CN1249577A - 高速光学传输系统用的前向纠错 - Google Patents

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Abstract

与在高速光学传输系统中应用前向纠错相关联的存储器要求及处理时延,根据本发明的将前向纠错码按照逐行原则映象到高速传输速率信号帧中未使用的开销字节中的原理,可以得到很大的降低。通过将前向纠错码根据逐行原则应用于信号帧整个一行,每次大约需要存储一行,从而可减少用于前向纠错处理的总存储器大小的要求。利用SONET作为一个示例,需要缓冲存储用来进行前向纠错处理的大约是SONET的整个1帧的1/9(例如9行中的1行)。

Description

高速光学传输系统用的前向纠错
本发明一般涉及光学传输系统，特别涉及高速光学传输系统用的前向纠错。
已知以高传输率工作的光学传输系统，比如以10 Gb/s工作的同步光纤网/同步数字系列(SONET/SDH)系统，容易遭受信噪比差错的损伤以及与光学放大器相关联的损伤。除了其他问题之外，这些损伤可在既承载话音又承载数据业务的高速光学链路上产生不可预料的误码率。例如，当在一长途光学通信系统中串接多个光纤放大器时，由于光纤放大器产生的噪声积累的结果会为链路的误码率性能造成基底(即可达到的最小误码率)。
多年来一直采用前向纠错(FEC)来改善通信系统的通路可靠性。然而，在SONET/SDH系统中应用前向纠错却提出了很多难题。特别是，如果未使用的开销数量有限的话，在SONET/SDH传输帧中插入一个前向纠错码是很困难的。另外，前向纠错方式要求大量的存储器以便在SONET/SDH系统的接收机中缓冲存储大量的数据。与处理SONET/SDH系统中前向纠错相关联的时延也是一个问题，特别是对于较高速率的系统。
在由W.Grover等人发表在IEEE Transaction onCommunication，Vol.38，No.4，April 1990一期上的Design andCharacterization of an Error-Correcting Code for the SONET STS-1Tributary一文中提出的一种方案中前向纠错是应用于同步传输信号的基础上，其中整个一个STS-1帧映象到一前向纠错分组中。因为整个帧必须缓冲存储，时延大约为125μs以上。这种方案也要求未使用的STS-1帧的开销字节用来承载前向纠错码。公知未使用的STS-1帧的开销字节很有限。利用这种以STS-1为基础的纠错方案定标于较高速率是有问题的，因为应用复杂，要求缓冲存储并且处理产生时延。特别是，随着传输速率的增加，所要求的前向纠错分组数目增加，并从而使缓冲存储量及相关联的处理时延加大。比如，在将这种纠错方案应用于STS-192信号将要求192个分组(即独立的前向纠错算法)和总缓冲大小接近一百万比特的192个逻辑缓冲区。
在所提出的另外一种方案中，前向纠错码应用于SONET STS-3信号的3排上(比如1帧的3分之1)。虽然这种方式与前面一种方式相比要求较少的开销，但这种方式还是要求缓冲存储3分之1帧，并且相关联的时延大约为45μs。另外，这种方案也要求多个前向纠错算法用来处理该3行分组。由于与前述相同的原因定标于与较高速率是有问题的。比如，在将这种纠错方案应用于STS-192信号将要求并行处理至少64个前向纠错算法并缓冲存储大约414,720比特。
美国专利No.5,574,717描述了一种将纠错应用于同步数字系列(SDH)同步传输模块(STS-1)信号结构的方法，该信号结构在速率上与SONET STS-3c信号(比如155MB/s)等同。定标于更高的速率，比如在速率上等同于SONET STS-192信号的STM-64信号，也会由于要求缓冲存储(比如整个1帧)及存在时延(比如大约125μs)而产生问题。此外，这种方案将要求并行处理64个前向纠错算法。
与在高速光学传输系统中应用前向纠错相关联的存储器要求及处理时延，根据本发明的将前向纠错码按照逐行原则映象到高速传输速率信号帧中未使用的开销字节中的原理，可以得到很大的降低。通过将前向纠错码根据逐行原则应用于信号帧整个一行，每次大约需要存储一行，从而可减少用于前向纠错处理的总存储器大小的要求。利用SONET作为一个示例，需要缓冲存储用来进行前向纠错处理的大约是SONET的整个1帧的1/9(例如9行中的1行)，而现有的方案则需要缓冲存储SONET整个一帧或其1/3帧。减少存储器就意味着降低成本和降低应用前向纠错的分复杂程度。另外，减少缓冲存储和处理的结果也使时延减小。
在本发明的一个说明实施例中，对每一行提供4个纠错(FEC)分组，一帧总共36个FEC分组。每个FEC分组的构成包括4个纠错字节，总共32个纠错比特。这32个纠错比特映象为未使用的开销并用于单帧一行中的一个分组的纠错，其中一个分组覆盖1/4行。该行中其他未使用的开销字节可用于承载检错码以促进对前向纠错的合理控制。特别是，检错技术，如比特交错奇偶校验(BIP)，循环冗余码校验(CRC)等等都可用来检测一行中的多重错误以便判断何时应当使前向纠错失效。例如，如应用一比特纠错码，则可使纠错失效以避免在检测到一个以上的错误时的误纠错。其他未使用的开销字节也可用于提供带内维护性能，例如承载用于导致接收机的纠错功能有效或失效的控制字节。
采用逐行映象方法与现有的方案相较可使时延显著减小并使纠错处理所需的存储器容量减小。例如，因为一次只有1行需要缓冲存储和处理，一个10Gb/s的STS-192信号可减小为大约15μs或更短(大约为125μs帧的1/9)，而存储器可减小到大约17K字节，这两点对于企图用于SONET/SDH系统的现有的前向纠错方案都是显著的改善。此外，根据本发明原理的映象方案使用的开销大为减少并且不要求像现有的方案那样对大量前向纠错算法减小并行处理。其优点在于这种映象方案可保持信号的结构并且适用于各种有效负荷率，例如STS-3/3c，STS-12/12c，STS-48/48c，STS-192/192c，以及在将来的应用中可能采用的更高传输速率的信号。
参考附图来审视下面的详细描述可以对本发明的原理获得更全面的了解，附图中相同的元件采用相同的标号，其中；
图1为示出典型SONET STS-192信号帧的示例的简化框图；
图2为示出根据本发明的原理的SONET STS-192信号帧的前向纠错映象方案一个实施例的简化框图；
图3A、3B和3C为根据本发明的一个实施例的前向纠错字节分配的简化框图；
图4为示出根据本发明的原理的前向纠错起始字节的一个示例图；
图5为示出根据本发明一个实施例用来设置前向纠错比特的典型SONET STS-192字节的示例图；
图6为示出根据本发明的原理在SONET STS-192信号中设置前向纠错比特的映象方案的另一实施例的简化框图；
图7和图8为分别示出与系统的接收及发送功能相关联的编码及译码功能的简化流程框图；
图9为示出根据本发明的实施例所达到的误码率的曲线图；
图10为示出根据本发明的实施例所达到的信噪比的曲线图；
图11示出根据本发明的原理的映象方案所使用的交错次序的简化示意图。
虽然本说明书中所描述的实施例特别适合SONET/SDH STS-192/STM-64(10Gb/s)信号结构，并且将在此示例说明中描述，但技术人员从本说明书中的讲解将可了解本发明的原理也应用于其他信号传输速率及其他信号结构。因此，此处所示出及描述的实施例仅仅是示例性的而非限制性的。但是，应当指出，虽然本发明的原理可以应用于低传输速率的SONET/SDH信号，但通常都知道较低传输速率的信号不像较高传输速率信号那样容易受到光学损伤。
一般讲，应用前向纠错涉及两个主要考虑。第一，必须选择合适的前向纠错算法，该算法应能提供合适的纠错用的数据冗余以便改善系统的全面误码率性能。现在公知的可以与本发明原理结合使用的能够提供一比特纠错、多比特纠错等的前向纠错算法有很多种。仅仅作为示例，可以举出的著名算法包括汉明码、里德-索罗门码、BCH码(博斯-乔赫里-霍克文黑姆码)等等。选择合适的前向纠错算法取决于应用所要求的误码纠错的级别及本行技术人员所熟知的其他一些因素。
第二，必须选择一种方法用来将前向纠错算法映象到网络信令结构。此处出并描述的本发明的实施例是针对此第二考虑，即一种用于在高传输速率光学信号中设置前向纠错的映象方案。仅仅为了举例，此处所描述的网络信令结构将为SONET STS-192(10Gb/s)信号，虽然其他的信号传输速率和结构也是本发明的讲解的目标。
图1为示出一典型SONET STS-192信号帧100，其持续时间为125μs，包含9行及17,280列(即字节)。帧100的格式是公知的并在大量的以SONET为基础的标准中已有详尽的描述。如图所示，行1-9的前576列承载用于传送开销101的字节，而其余各列承载同步有效负荷包封(SPE)102用的字节。众所周知，传送开销101的构成包括行1-3中的段开销105及行4-9的行开销110，而有效负荷包封(SPE)102包含前192列的通路开销120及其余各列的有效负荷数据125。SONET STS-192帧100的信号传输速率大约为10Gb/s。
图2为示出将前向纠错映象方案应用到SONET STS-192信号帧100的一个实施例的简化框图。一般讲，前向纠错是根据下述的逐行原则通过将前向纠错字节映象到传送开销101而应用于信号帧100。每行具有4个前向纠错(FEC)分组205，帧100共有36个FEC分组。前向纠错分组205以FECXY代表，其中X代表行数(以1-9表示)，而Y代表行内的分组数(以A，B，C和D表示)。图示中FEC1A-1D代表行1的FEC分组，FEC 2A-2D代表行2的FEC分组，依此类推。如图所示，在一具体行中的FEC分组205适用于仅前面一行，即FEC分组1A至1D覆盖前一帧的行9，FEC分组2A至2D覆盖当前帧的行1，依此类推。FEC分组205在传送开销101中的比特置将在下面详细描述。
根据本发明的原理，前向纠错可应用于整个帧100而使传送开销101和有效负荷包封(SPE)102两者中的错误都可得到纠正，只有某些例外，见下述。因为4个FEC分组覆盖每一行，因此每一个FEC分组就覆盖1/4行或34,560比特，即{(17,280字节/行)×(8比特/字节)}/(4分组/行)。图示中，行2的FEC分组2A覆盖行1中的比特的1/4。正如下面将更为详细描述的那样，行2中的FEC分组2A覆盖行2中的FEC纠错比特，而不是行1中的FEC纠错比特。
应当指出，图2只示出根据本发明的原理的一个实施例。对本专业的技术人员来讲其他的变化和修改是显而易见的，并且也都为此处的讲解所涵盖。例如，每行可以采用4个以上的FEC分组或少到1个FEC分组。决定每行的合适的FEC分组数取决于几个方面的考虑，例如其中可包括所使用的前向纠错码的类型、每行可使用的开销以及用来实现器件的技术水平。无论如何，与现有的方案比较，根据本发明的原理可以显著减小与采用前向纠错算法的并行处理相关联的复杂性。以使用每行4个FEC分组作为例子，每次只需要处理4个前向纠错过程，因为逐行处理容许对每一行重复使用同一前向纠错电路。
图3A示出根据本发明的一个实施例的单个FEC分组300的字节分配的一个示例。如图所示，FEC分组300的构成包括4个纠错比特字节301-304，总共32个纠错比特。这32个纠错比特用于在一个STS-192行的一个分组中纠错，其中一个分组包括1/4行或34,560比特。结果，在整个STS-192行使用4个FEC分组300进行纠错。应当指出，32个纠错比特仅仅是FEC分组的一个示例，也可以采用更多的纠错比特，这取决于所选择的前向纠错码的类型和强度。
除了用来在每一行内的数据的相应分组中进行纠错的纠错比特之外，也可将检错码与纠错比特一起映象到各行的相应的传送开销中。例如，像比特交错奇偶校验(BIP)，循环冗余码校验(CRC)以及其他众所周知的用于检测多重错误的编码技术都可用来保证只有在一行中的错误数目不超出所使用的前向纠错码的纠错能力时才启用前向纠错。为简化解释起见，采用8比特交错奇偶校验(BIP-8)作为实施例。然而，应当指出，这一具体实施例仅仅是示例性的而非限制性的。
图3B示出比特交错奇偶校验(此处示出的是BIP-8)的一种可能的应用，该校验可用来提供对相应的数据分组加上FEC纠错比特的奇偶校验。如图所示，BIP-8分组325的构成包括4个字节326-329的BIP-8奇偶校验比特，其中BIP-8奇偶校验比特的每个字节相应于一行中的一个FEC分组300，比如FEC分组A，B，C和D。结果，每个BIP-8奇偶校验字节326-329都提供对一行中的34,560比特的奇偶校验，包含与FEC分组相对应的32个FEC纠错比特。正如下面将更为详细地描述那样，BIP-8奇偶校验可用于合理控制何时启用和何时禁用前向纠错。比如，如BIP-8奇偶校验检测到一行中存在有超出前向纠错算法能力的多个错误时，就是在算法具有2比特纠错能力而检测到的错误有3个时，就可使前向纠错失效而防止任何误纠错。
图3C示出的的示例是与STS-192信号的整个一行相对应的FEC映象350。如在此实施例中所示，FEC映象350总共包含20个映象到每一行的FEC字节。更具体地说，FEC映象350的构成包括4个每一个都具有如图3A所示的4个FEC字节并且相应于1/4行的FEC分组300，和一个包含如图3B所示的用来提供对4个FEC分组300和相应的数据进行奇偶校验的4个BIP-8奇偶校验字节的BIP-8分组325。这样就要求在每一个STS-192行有20个传送开销字节以承载FEC映象350中的FEC纠错比特及BIP-8奇偶校验比特。
应当指出，上述的字节定义示出的仅仅是前向纠错映象到STS-192信号的一例。可以进行与此处的讲解一致的其他改变。例如，字节定义可根据所选择的具体前向纠错算法而改变。为了最有效的使用未使用的开销来承载根据本发明的前向纠错字节，最好是所选择的前向纠错算法所使用的字节数不超过每行24个开销字节，尽管可以使用更多的未使用开销，见下述。
再参见图2，示出的一个实施例是专门将FEC设置，即行/列映象，于STS-192帧100的传送开销。像在此实施例中所示出的FEC字节的专门设置提供了一种前向纠错映象的最佳化解决方案；然而，这一实施例仅仅是一个示例性而非限制性的，因为其他的替代设置方法也是可能的。为了在STS-192帧100中得到FEC字节的最佳映象，在行4中设置FEC字节的处理方式应当与在行1-3和5-9中设置FEC字节的方式不同，因为在STS-192帧100的行4中缺少未使用的开销。
如图2中所示，FEC字节置于STS-192帧100的行1-3的未使用的段开销中及行5-9的未使用的行开销中。为了完全起见，FEC字节在这些行中的详细设置还将参照等效传输速率的SDH信号，即10Gb/s的STM-64信号，进行描述。SDH STM-64帧的格式是众所周知的并且在有关SDH的标准中已有详尽的描述。所以，这些对于本领域的技术人员而言，参考SONET和SDH格式中的具体映象比特置将是可以理解的。
特别是，与行1-3及行5-9中的分组A相对应的FEC字节205(即FEC 1A，2A，3A，5A，6A，7A，8A，9A)映象到列449至452(384+65至384+68)和映象到列465(384+81)。对于与SDH等效的STM-64信号，这些FEC字节是映象到比特置S(1-3和5-9，8，1-4和17)，其中S(x，y，z)利用x＝行(1-9)，y＝多行(1-9)，和z＝深度(1-64)进行定义。与此类似，与行1-3和5-9中的分组205相对应的FEC字节205(即FEC 1B，2B，3B，5B，6B，7B，8B，9B)映象到列453至456(384+69至384+72)和映象到列466(384+82)。对于与SDH等效的STM-64信号，这些FEC字节是映象到比特置S(1-3和5-9，8，5-8和18)。与行1-3和5-9中的分组C相对应的这些FEC字节(即FEC 1C，2C，3C，5C，6C，7C，8C，9C)映象到列457至460(384+73至384+76)和映象到列467(384+83)。对于与SDH等效的STM-64信号，这些FEC字节是映象到比特置S(1-3和5-9，8，9-12和19)。与行1-3和5-9中的分组D相对应的这些FEC字节205(即FEC 1D，2D，3D，5D，6D，7D，8D，9D)映象到列461至464(384+77至384+80)和映象到468(384+84)。对于与SDH等效的STM-64信号，这些FEC字节是映象到比特置S(1-3和5-9，8，13-16和20)。
一个FEC起始字节400(也称为FEC纠正控制码)可用于控制SONET帧内的所有36个分组所使用的前向纠错的启用/失效。在一种示例性的映象方案中，FEC起始字节400可映象到STS-192帧的行1，列469(384+85)或等效的STM-64比特置S(1，8，21)。如图4所示，FEC起始字节400的一个示例性的字节定义的构成包括8个有效比特401。在操作中，使用FEC起始字节400可能有利，如果应用要求服务中的纠错有效或无效而不会引起业务的瞬时中断。
图2、5和6一起示出在帧100的行4中的FEC字节的一个最佳映象。因为行4不包含像在行1-3和行5-9中的未使用的开销，所以可考虑利用行4中的H1字节来采用另外一种替换的映象方案。图5示出行4中的H1字节500的典型字节配置。为了采用这一映象方案，考虑可以在行4中的H1字节500的S0比特的比特置501中承载FEC字节。更具体地讲，在行4行开销中的H1字节之后的160中的S0比特必须用来承载用于行4的20个FEC字节(即20字节×8比特/字节)。图6示出用于行4中的单个FEC分组600的简化映象方案。其中32个纠错比特替代比特置601中的S0比特的内容。
应当指出，选择H1字节和选择H1字节中的S0比特以承载行4的FEC字节仅仅是一个实施例。例如，也可以采用其他的开销字节。此外，H1字节中的S1比特也可以通过与对S0比特描述过的类似的方式使用。在另外一个替代的实施例中，S0和S1比特两者可一起使用，结果只需要H1字节帧后面的一半的数量(即80个)。
再参考图2，与行4中的分组A至分组D相对应的FEC字节205(即FEC 4A，4B，4C，4D)映象到与STS-192帧100的列33-192相对应的线路开销中的最后160个H1字节的S0比特的比特置，或是在等效的SDH信号格式中，比特置S(4，1，33)至S(4，3，64)。更具体地说，与行4中的分组A相对应的FEC字节(即FEC 4A)映象到列33-46和161-168，与FEC 4B相对应的FEC字节映象到列65-96和169-176，与FEC 4C相对应的FEC字节映象到列97-128和177-184，而与FEC 4D相对应的FEC字节映象到列129-160和185-192。应当指出，对于SDH应用，根据适用的标准对于STM-64接口可能需要使SS比特失配失效。
虽然行4中的S0开销比特由FEC字节重写，这些被重写的字节可利用重排进行保存，见下述。也可以以预期的方式利用重排以适应标准会由于现在未定义的开销字节因为用于一特定应用而被定义所引起的未来的变化。一个例子就是下面将要描述的Z0扩展字节。重排是一个相当直接的过程，其中重写的字节和比特比特置的内容复制并映象到其他时隙，比如在不同的行中，并且其后在完成FEC处理之后复制并移回到原来的时隙。所以这种重排技术可以保存重写的开销的内容(比如S0比特)以及当前未定义的将来可能定义的开销(比如Z0扩展字节)。因此，本发明的原理对于信令结构等等的未来改变可以有效地经受住“未来的考验”。
比如，将FEC起始字节400(图4)和用于行1中的分组A至D的FEC字节205(即FEC 1A，1B，1C，1D)映象会重写Z0扩展字节。如果这些Z0扩展字节以后被定义，则最好是保存输入的Z0字节的内容。这可以通过重排来实现，其中被重写的Z0字节的内容复制到另一行中未使用的开销中，比如行2中的“国内使用”字节。经过FEC译码之后，Z0字节的内容可以反过来移回到行1中的原来时隙。
与此类似，将行4的FEC字节205映象会如前所述重写S0指针比特。如果必须保存输入的S0比特的内容，则此内容可移到另一行，比如行5，中未使用的开销中。经过FEC译码之后，内容可以复制返回到行4中的S0比特的比特置。上述的示例仅仅是两种用于保存被重写比特和字节的内容的可能的重排情况的说明示例。
图7和图8为示出根据本发明的原理的一个实施例的前向纠错映象操作的简化流程框图。特别是，图7示出由FEC编码器725承载的针对发送功能的FEC编码功能，而图8示出由FEC译码器825承载的针对接收功能的FEC译码功能。
在运行时，如图7所示，线路开销传输字节处理(步骤701)，B2字节计算和插入(步骤702)，以及段开销传输字节处理(步骤703)利用符合公知的SONET/SDH有关标准的处理技术进行。在段开销字节处理(步骤703)之后，将Z0字节以前述方式重排(步骤704)，比如将Z0字节的内容从行1复制和插入到行2的时隙中。与此类似，行4中的H1字节的S0比特通过将这些比特的内容复制并插入到行5而保存(步骤705)。在S0比特重排之后，执行由于S0重排而产生的B2字节补偿(步骤706)。B2字节补偿将在下面更为详细地描述。
然后计算FEC纠错比特并插入到帧内，如在步骤707中所示。特别是，16个FEC纠错字节(即行中每个分组各4个纠错字节)映象到适当的比特置。应当指出，FEC BIP-8奇偶校验字节此时不插入。在插入FEC纠错比特之后，执行由于FEC纠错比特插入而产生的B2字节补偿(步骤708)。之后将FEC BIP-8奇偶校验字节插入到相应的FEC分组，如在步骤709中所示。再执行由于FEC BIP-8插入而产生的B2字节补偿(步骤710)。因为行1开销不像在其他行中经过加扰，行1的FEC分组，例如FEC 1A至1D，与可切换的固定模式(如在步骤711中所示)进行“异”运算(XOR)以防止出现全零比特串。比如，此固定模式可为一具有一个零(“10”)的替换模式。然后将FEC起始字节插入，如在步骤712中所示。如果由步骤713表示的再生器旁路模式可以使用，则FEC开销字节、FEC起始字节和重排的Z0字节即S0比特将通过而不改变。
然后利用公知的SONET/SDH处理技术执行B1字节的插入(步骤714)及SONET的加扰(步骤715)。对于此处所示及描述的实施例应当指出，在插入校验比特之后执行B2字节补偿(比如步骤706，708，710)及B1字节计算和插入以使B1和B2字节保持原样进行传输。
如图7所示，步骤704至713的功能可在由此处以步骤725代表其功能的FEC编码器中结合和具体实现。FEC编码器(步骤725)的可利用由硬件、软件、专用集成电路(ASIC)或其结合完成的公知技术实现。
参考图8，FEC译码功能是针对系统的接收功能而示出。在运行时，SONET/SDH组帧(步骤801)和SONET/SDH加扰(步骤802)通过符合SONET/SDH有关标准的公知处理技术执行。在解扰之后，如图示，对FEC起始字节进行定比特(标准803)并取决于该起始字节的值而启用前向纠错进行纠错或使其失效。行1的FEC分组，即FEC1A至1D，如在步骤804中所示及如上所述，与可切换的固定模式进行“异”运算(XOR)。之后对其相应的数据分组计算FEC BIP-8奇偶校验字节(步骤805)。如前所述，FEC BIP-8奇偶校验可原来检测多重错误并根据所检测到的错误数量是否处于所选择的前向纠错算法的纠错能力之内而适当地启用或禁用前向纠错。
在数据存储之后(步骤806)，计算FEC纠错比特(步骤807)以确定任何错误的比特置。之后，如纠错未禁用，就可进行如步骤808所示的纠正误码。在纠错结束时，利用公知的SONET/SDH处理技术计算B1字节并进行比较(步骤809)。之后，如步骤810及811所示，通过将内容复制返回到其相应的行而对Z0字节即S0比特分别进行重排。在S0比特重排之后，执行由于S0重排所产生的B2字节补偿(步骤812)。比如，B2字节要求对从行4去除FEC纠错比特进行补偿。之后执利用公知的SONET/SDH处理技术进行其他段开销接收字节处理(步骤813)、B2字节计算(步骤814)和线路开销接收字节处理(步骤815)。
如图8所示，步骤803之812的功能可在由此处以步骤825代表其功能的FEC译码器中结合和具体实现。FEC译码器(步骤825)的可利用由硬件、软件、专用集成电路(ASIC)或其结合完成的公知技术实现。
如前所述，此实施例中的B1和B2字节补偿不变进行传输。这样B2字节必须考虑FEC字节的重排和插入而对其进行补偿。例如，需要对由于对S0进行重排(步骤706)进行B2字节补偿，因为将行4的S0比特内容移到行5会造成可用的行5比特的比特置，比如时隙，中的内容被重写。因此，就要求B2字节补偿以便在插入FEC字节(步骤708)之后维持行5中的正确的奇偶校验。应当指出，在某些应用中，在时隙之间移动内容可能不一定需要B2奇偶校验，这取决于所选择用来执行移动的是哪一个时隙。
如前面所指出的，此处所示出和描述的实施例只是示例性而非限制性的。例如，在上述的实施例中，4个分组的每一个的5个FEC字节(4个纠错比特和1个字节的BIP-8奇偶校验映象到给定行，结果总共20个FEC字节映象到每一行。然而，应当指出，根据本发明的原理的映象方案可以用来映象多达每行48个FEC字节。因此，每行的分组数和每分组的FEC字节数可因对该应用所选择的具体前向纠错码和前述的其他因素而变化。根据本发明的原理可映象为STS-192信号的适用的前向纠错算法的多个例子中的一个是双比特纠错BCH码(即BCH-2)。采用与本发明的映象方案结合的BCH-2码的一些性能优点示于图9和图10。特别是，图9示出了输入误码率(BER)和采用具有码长为16，即16个纠错字节，的BCH-2码进行纠错之后的输出BER的曲线。图10示出经过纠错和未经纠错的误码率与信噪比(SNR)的关系。如图所示，曲线901代表未经纠错的误码率，曲线902代表经过采用根据本发明的原理的单错纠正汉明码进行纠错的误码率，曲线903代表经过采用根据本发明的原理的双错纠正BCH-2码进行纠错的误码率。性能上的优点当然会依所选择的前向纠错码的类型和强度而改变。因此，图9和图10中所示的性能优点仅仅是示例性而非限制性的。
根据本发明的另一方面，借助如图11所示的前向纠错分组的比特交错可以得到对突发性错误进行纠错的能力。特别是，比特交错可改善突发性错误的纠错能力是因为多个连续误码将映象到不同的前向纠错分组，并且每个前向纠错分组都可纠正多个错误。
如前面所指出的，前向纠错可应用于整个SONET帧而使传送开销和有效负荷中的错误都可得到纠正，但有某些例外。一般讲，FEC分组应当不覆盖FEC起始字节、FEC BIP-8字节、行1-3中的段开销、B2字节、以及重排的Z0字节即S0比特。比如，FEC起始字节在传输中可能由于，比如，设备的缺陷而改变其数值。所以，将FEC应用于起始字节有可能产生误纠错。
如果希望保有线路终端元件对线路终端元件的能力，段开销也不应当由FEC分组覆盖。例如，段开销可在再生器(比如段终端元件)中重写，这就会引起误纠错，如果FEC分组覆盖这些重写字节。因此，如果一个段开销行已经被FEC分组覆盖，则再生器将永远需要提供FEC译码和编码，这又将增加时延。所以，段开销可以按如下方式处理。
在一个说明实施例中，假设行1-3的段开销字节为零以便进行FEC编码和译码。就是说对于与段开销字节相对应的每个FEC纠错比特都赋予为零的值。于是，再生器可简单地令FEC纠错字节和FEC起始字节、重排的Z0字节、以及FEC BIP-8字节通过而不执行任何FEC编码或B2字节补偿。虽然段开销中的错误不采用这一方法纠正，但可以避免否则会由于在再生器中进行的译码和编码而重写的附加时延。
在某些应用中由于重排也许会希望FEC分组不覆盖B2和Z0字节及S0比特。在这种场合，这些字节和比特可按如下方式处理。对FEC编码和译码都可以假设B2为零。这种方式是用来消除在对B2为FEC计算功能进行补偿之后从B2产生的某些反馈通路。重排Z0字节(行1)和S0比特(行4)以便保存如前所述的内容。所以，在接收方向，所保存的未纠错的值将重写Z0和S0的内容。
从编码和译码的观点也假设FEC BIP-8字节为零，因为利用FECBIP-8来确定是否要执行纠错。这样，在接收方向，FEC BIP-8字节在FEC译码和纠错之前进行处理。所以，对FEC BIP-8奇偶校验字节进行纠错不会增加值。
在将前向纠错方案应用到其他类型的信号时由于具体信号特有的操作和信号结构上的限制可能需要类似的例外。所以，与前述类似的技术可用来根据具体的例外情况来改变对给定的信号结构进行前向纠错的映象方式和应用。应当指出，上述技术仅仅是示例性的而非限制性的。比如，可采用全1方式来代替全0方式。
根据本发明的另一个方面，前向纠错也可根据FEC起始字节值、设备缺陷、FEC BIP-8错误计数、FEC并发错误、硬件/软件命令等等而启用或禁用。除了其他优点之外，根据本发明的原理的前向纠错合理控制可防止误纠错，比如误码增殖，以及改善监控计数精度的性能。
在前向纠错方案中将时延减小至最小是许多SONET应用的主要考虑。比如，虚拟级联，一种将很多STS-1信号作为一组处理而不当作邻接束的方法，就要求STS-1信号之间的差分时延最小。保护转换是另一个对时延很敏感的应用。比如，在基于硬件的保护转换和无损伤保护转换方式中切换决定的出现必须具有最小的时延。某些保护转换方式，如双向用户接线环，要求承载于SONET开销的K1/K2字节中的信号交换协议。所以，这些字节必须在网络元件之间尽可能迅速地发送。随着传播时延的增加，K1/K2字节的传输时间增加，因而切换时间延长。考虑到这些问题以及其他时延敏感的应用，采用根据本发明的原理的映象方案可得到极短的时延并可改善系统的综合误码率性能是十分有利的。
根据本发明的另一个方面，可提供一种能够根据应用而使前向纠错处理出现于SONET段层或SONET线路层的可安排的前向纠错能力。比如，在线路层上的前向纠错处理在网络总体时延是最重要的考虑时可能有利。比如，当在根据本发明的原理的线路层上处理时，可在再生器中采用通过功能而使SONET帧的前3行中的前向纠错字节通过。反之，在段层上的前向纠错处理在网络总体时延不是重要的考虑而得到尽可能少的误码率很重要时就可能最有利。
此处示出和描述的基于逐行方式的映象前向纠错的实施例可利用本领域技术人员公知的技术结合在器件和系统中。比如，前向纠错映象方案可利用超大规模集成电路技术在SONET或SDH终端网络元件用的专用集成电路中实现。
应当理解，上述的具体实施例和应用仅仅是本发明原理的示例。本领域的技术人员可为其他的信号结构和传输速率提出其他的实现方式而不脱离此处讲解的精神和范围。比如，本发明的原理可通过对与此处的讲解一致的各种FEC纠错比特及比特交错奇偶校验比特的映象比特置进行修改而应用于STS-192/STM-64以外的SONET和SDH的信号传输速率中。此外，本发明的原理也可应用于可归结为逐行映象前向纠错的任何类型的信号结构以改善误码率性能并同时减小存储器要求和相关联的时延。因此，本发明的范围仅仅由后附的权利要求书限定。

Claims (29)

1.一种改善光学传输系统的误码率性能的方法，其中由系统提供的信号的构成包括多个信号帧，每个信号帧具有预定数量的行，本方法的构成步骤包括：
根据逐行原则在信号帧的预定的开销字节中插入预定数量的前向纠错字节；以及
通过对对应于每一行的前向纠错字节根据逐行原则进行处理在信号帧内进行检错并纠错。
2.如权利要求1的方法，其构成步骤还包括在对行中的前向纠错字节进行处理之前存储信号帧的大约一行。
3.如权利要求1的方法，其中一具体行中的前向纠错字节可应用于信号帧中其紧前方的一行中的数据。
4.如权利要求1的方法，其中光学传输系统是从由基于SONET的系统和基于SDH的系统构成的一组中选择出来的系统。
5.如权利要求4的方法，其中信号是从由STS-192信号和STM-64信号构成的一组中选择出来的，两种信号的工作传输速率都大约为10Gb/s。
6.如权利要求5的方法，其中预定的行数为9。
7.一种对由光学传输系统提供的信号提供前向纠错的方法，每个信号都包括多个信号帧，每个信号帧具有预定数量的行，本方法的构成步骤包括：
将信号帧的每行切分为预定数量的段；
根据逐行原则将前向纠错字节插入到信号帧的预定开销字节中，其中预定数量的前向纠错字节可应用于行内的每一段；以及
通过对对应于每一行的前向纠错字节根据逐行原则进行处理在信号帧内进行检错并纠错。
8.如权利要求7的方法，其构成步骤还包括在对行中的前向纠错字节进行处理之前存储信号帧的大约一行。
9.如权利要求8的方法，其中段的预定数量为4以使每一段代表大约一行数据的1/4。
10.如权利要求9方法，其中预定的前向纠错字节数为4。
11.如权利要求7的方法，其中一具体行中的前向纠错字节可应用于信号帧中其紧前方的一行中的数据。
12.如权利要求7的方法，其中光学传输系统是从由基于SONET的系统和基于SDH的系统构成的一组中选择出来的系统。
13.如权利要求12的方法，其中信号是从由STS-192信号和STM-64信号构成的一组中选择出来的，两种信号的工作传输速率都大约为10Gb/s。
14.如权利要求13的方法，其中每个段包括大约34,560比特。
15.如权利要求13的方法，其中对信号帧的一具体行，插入前向纠错字节的步骤包括根据逐行原则在其后的开销字节的至少一个比特位置插入前向纠错字节。
16.如权利要求7的方法，其构成步骤还包括根据逐行原则在信号帧的预定开销字节中插入检错字节，其中预定数量的检错字节可应用于行中的每一段。
17.如权利要求16的方法，其中对检错字节进行处理以检测每一段中的错误总数，并且其中前向纠错处理作为在行内检测到的错误数量的函数根据逐行原则进行启用和禁用。
18.如权利要求17的方法，其中，如果检测到的错误总数超过预定阈值，就禁用前向纠错处理以避免误纠错，并且其中，如果检测到的错误总数小于和等于预定阈值，就启用前向纠错处理。
19.如权利要求18的方法，其中检错字节包括比特交错奇偶校验字节。
20.如权利要求16的方法，其构成步骤还包括补偿开销字节以考虑由于插入前向纠错字节和插入检错字节而引起的奇偶校验的改变。
21.如权利要求7的方法，其构成步骤还包括：
在信号帧的预定开销字节中插入前向纠错起始字节；以及
前向纠错的处理的启用和禁用是起始字节的值的函数。
22.如权利要求7的方法，其构成步骤还包括：
重排信号帧中所选择的行中的开销字节以保存其内容，其中重排步骤包含在所选择的行中插入前向纠错字节之前复制并移动信号帧中所选择的行之间的开销字节的内容；以及
补偿具体开销字节以考虑由于重排所选择的行中的开销字节而引起的奇偶校验的改变。
23.如权利要求7的方法，其中与行内每一段相对应的前向纠错字节是在预定开销字节中的比特交错的，其中每个前向纠错字节包含行内每一段的前向纠错比特以使信号帧的行内的多个连续错误可检测和可纠正。
24.如权利要求12的方法，其中前向纠错处理可在段层或线路层上选择启用和禁用。
25.一种改善光学传输系统的误码率性能的装置，其中由系统提供的信号的构成包括多个信号帧，每个信号帧具有预定数量的行，本装置的构成包括；
根据逐行原则在信号帧的预定的开销字节中插入预定数量的前向纠错字节的装置；以及
通过对对应于每一行的前向纠错字节根据逐行原则进行处理在信号帧内进行检错并纠错的装置。
26.如权利要求25的装置，其中用来插入的装置的构成包括前向纠错编码器，而用来处理的装置包括前向纠错译码器。
27.如权利要求25的装置，其中用来处理的装置还包括用来在处理行中的前向纠错字节之前存储信号帧的大约一行的存储器。
28.如权利要求25的装置，其中光学传输系统的构成和包括从由基于SONET的系统和基于SDH的系统构成的一组中选择出来的系统。
29.如权利要求28的装置，其中信号是从由STS-192信号和STM-64信号构成的一组中选择出来的，两种信号的工作传输速率都大约为10Gb/s。
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