CN1245587A - 膜状复合结构体及其制造方法 - Google Patents
膜状复合结构体及其制造方法 Download PDFInfo
- Publication number
- CN1245587A CN1245587A CN97181513A CN97181513A CN1245587A CN 1245587 A CN1245587 A CN 1245587A CN 97181513 A CN97181513 A CN 97181513A CN 97181513 A CN97181513 A CN 97181513A CN 1245587 A CN1245587 A CN 1245587A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- zone
- film
- semiconductor layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002131 composite material Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 129
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000002184 metal Substances 0.000 claims abstract description 83
- 230000004888 barrier function Effects 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005036 potential barrier Methods 0.000 claims abstract description 28
- 239000012212 insulator Substances 0.000 claims abstract description 16
- 241000293001 Oxytropis besseyi Species 0.000 claims description 5
- 239000013078 crystal Substances 0.000 abstract description 9
- 239000010408 film Substances 0.000 description 63
- 229910015365 Au—Si Inorganic materials 0.000 description 16
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 16
- 229910052708 sodium Inorganic materials 0.000 description 16
- 239000011734 sodium Substances 0.000 description 16
- 238000001451 molecular beam epitaxy Methods 0.000 description 11
- 239000000376 reactant Substances 0.000 description 11
- 230000003595 spectral effect Effects 0.000 description 9
- 239000000523 sample Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 5
- 238000001704 evaporation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 229910017982 Ag—Si Inorganic materials 0.000 description 4
- 229910004261 CaF 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 240000007594 Oryza sativa Species 0.000 description 2
- 235000007164 Oryza sativa Nutrition 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 235000009566 rice Nutrition 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004613 CdTe Inorganic materials 0.000 description 1
- 241001673585 Dimares Species 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
在由半导体单晶衬底等构成的半导体层1上形成了厚度为20nm以下的金属层2。金属层2具有与半导体层1直接相接的第1区域A和在与半导体层1之间介入了由绝缘体、与金属层2不同的金属或与半导体层1不同的半导体构成的、且厚度为10nm以下的中间层3的第2区域B。第1区域A与第2区域B的肖特基电流以及肖特基势垒高度不同。该各区域A、B都有钠米级的大小,而且各区域A、B内的各界面分别具有实际上均匀的电位势垒。这样的膜状复合结构体对实现钠米级的半导体元件的微细化及新的功能元件等有贡献。
Description
技术领域
本发明涉及具有肖特基电流及肖特基势垒高度不同的多个微小区域的膜状复合结构体及其制造方法。
背景技术
在半导体元件中，各种界面对于元件的工作来说起到基本的作用。在界面上存在电位变化，产生载流子的非热平衡状态。其中，已知在金属与半导体的结界面上产生电位势垒、所谓的肖特基势垒。肖特基势垒具有整流作用。将显示该整流作用的金属-半导体结、即所谓的肖特基结，作为肖特基势垒二极管、肖特基栅晶体管等来利用，成为半导体元件的基础。
控制在金属-半导体界面上形成的肖特基势垒这一点在元件的设计、制造上是重要的，但关于势垒的形成机构还没有统一的理解。此外，在将电极连接到元件上时，存在金属-半导体界面，虽然有必要得到非整流性的欧姆接触，但一般来说要完全避免整流性的势垒是极为困难的。利用肖特基势垒也好、利用欧姆接触也好，对金属-半导体界面处的电位势垒进行控制是不可缺少的。但是，在现有的界面上不可避免地形成界面能级，控制肖特基势垒是困难的。
此外，由于在界面形成时的半导体表面的晶体结构方面的缺陷、杂质的存在、界面反应等，难以形成均匀的界面，这也使金属-半导体界面的电位势垒的控制变得困难。这是界面形成过程的理解没有得到进展的一个原因。为了解决上述的问题，有必要理解原子级的界面形成过程并进行控制。
如上所述，迄今为止，作为肖特基势垒二极管、肖特基栅晶体管等，使用了利用肖特基势垒的各种电子元件。这些元件不过是利用了金属-半导体界面的总体的肖特基势垒，其利用领域限于在整个界面上控制电荷的流动及量等那样的元件。
通过控制金属-半导体界面的电位势垒，寻求在制造具有均匀的电位势垒的界面的同时，使电位势垒不同的界面存在于钠米级的区域中。如果可实现这一点，则预期可谋求钠米级的半导体元件的微细化、进而向介子(mesoscopic)元件等的新的功能元件的应用进展。但是，迄今为止，尚未发现那样的电子元件。
另一方面，已报告了，关于肖特基势垒高度的值本身，即使是相同的金属-半导体结，也因界面的状态等的不同而不同。例如，已报告了，在NiSi2/Si(111)的结系统中，在Si的(111)面和NiSi2的(111)面满足完全的外延关系的情况下和这些面处于双晶关系的情况下，肖特基势垒高度的值不同。具体地说，前者为0.65eV，而后者为0.79eV(R.T.Tung，Phys.Rev.Lett.52，461(1984))。一般认为，这是因为在结界面上的Ni原子和Si原子的排列不同，这一点使得在肖特基势垒高度方面产生差别。
上述的报告虽然显示了因界面结构的不同从而肖特基势垒高度不同的情况，但该情况是以金属-半导体的测定结区域内的肖特基势垒高度是相同的这一点为前提。这不过是显示了在不同的金属-半导体结中的肖特基势垒高度的不同。因而，不是显示在金属-半导体的微小结区域内共存肖特基势垒高度不同的多个区域，这样的结构不超出利用了现有的肖特基势垒的电子元件的范围。
如上所述，现有的利用了肖特基势垒的电子元件不过是利用了金属-半导体界面的总体的肖特基势垒高度，未能得到使肖特基势垒不同的界面在钠米级的区域中存在的膜结构。由这一点可知，希望在实现钠米级的半导体元件的微细化及新的功能元件方面，控制金属-半导体界面的电位势垒。而且，寻求在制造具有均匀的电位势垒的界面的同时，使肖特基电流、进而肖特基势垒高度不同的界面共存于钠米级的区域中的膜状复合结构体。
本发明的目的在于通过实现金属-半导体界面的肖特基势垒的控制来提供一种使肖特基电流及肖特基势垒高度不同的钠米级的多个区域存在于微小区域内的膜状复合结构体及其制造方法。
发明的公开
本发明的膜状复合结构体的特征在于：具备半导体层、在上述半导体层上形成的厚度在20nm以下的金属层和中间层，该中间层部分地介入于上述半导体层与上述金属层之间，而且由绝缘体、与上述金属层不同的金属或与上述半导体层不同的半导体构成，并且厚度在10nm以下，上述金属层具有与上述半导体层直接相接的第1区域和将上述中间层介入于与上述半导体层之间的、肖特基电流与上述第1区域不同的第2区域。
本发明的膜状复合结构体的特征在于：第1区域和第2区域的各区域内的各界面分别具有实际上均匀的电位势垒。再有，其特征在于：第1区域和第2区域具有不同的肖特基势垒高度，而且第1区域和第2区域分别在各区域内具有实际上均匀的肖特基势垒高度。
在本发明的膜状复合结构体中，根据所希望的元件图形，例如相对于金属层的全部区域，部分地设置了第2区域。第2区域根据中间层的形状而形成。作为中间层的具体形状，可举出最大直径在100nm以下的岛状体，或宽度在100nm以下的带状体等。
本发明的膜状复合结构体的制造方法的特征在于：具备在半导体层上以岛状或带状形成由绝缘体、第1金属或与上述半导体层不同的半导体构成的厚度在10nm以下的中间层的工序和在具有上述中间层的半导体层上形成由与上述第1金属不同的第2金属构成的厚度在20nm以下的金属层的工序。
发现了，在形成金属-半导体界面时，通过例如在控制单晶半导体衬底的初始表面的同时，以原子级控制金属薄膜、绝缘体薄膜或半导体薄膜的形成，可控制界面的电位势垒。本发明是基于这样的发现而完成的。
即，降低单晶半导体衬底表面的表面能级密度。再有，以原子级使单晶半导体衬底的表面平坦化，同时，在中间层和金属层的形成中例如利用分子束外延(MBE)法。在超高真空中控制了初始表面之后，一边控制衬底温度及蒸发速度，一边形成中间层和金属层。由此，可控制各界面的电位势垒。
基于界面的电位势垒的控制，金属层与半导体层直接相接的第1区域和在金属层与半导体层之间介入了厚度在10nm以下的中间层的第2区域的各区域内的界面分别具有均匀的电位势垒。这样的各区域内的肖特基电流及肖特基势垒高度可分别地控制。而且，因为第1区域和第2区域具有中间层的有无那样的界面结构的差别，故可作成肖特基电流及肖特基势垒高度不同的区域。
另一方面，由金属、绝缘体或半导体构成的厚度为10nm以下的中间层，例如可通过利用半导体层表面的平台以岛状或条状等的所希望的图形部分地形成。因而，通过形成金属层使之覆盖包含这样的中间层上的半导体层表面，能以钠米级得到具有肖特基电流及肖特基势垒高度不同的多个区域的膜状复合结构体。
在这样的膜状复合结构体中，例如能以下述方式来确认钠米级的微小区域的复合化状态。即，在超高真空中制造了膜状复合结构体之后，在不破坏真空的情况下，在超高真空中进行弹道电子发射显微镜(BEEM)观察。利用BEEM观察来测定每个区域的肖特基电流、进而肖特基势垒高度。通过这样做，可确认钠米级的微小区域的复合化状态。
本发明的膜状复合结构体利用上述的第1区域和第2区域中的不同的肖特基电流及不同的肖特基势垒高度，可应用于以钠米级微细化了的肖特基二极管及肖特基栅晶体管等各种高集成化功能元件。
例如，使隧道电流由探针流到金属层中。在到达金属层的表面的电子中的在金属层内不受散射地到达了金属层与半导体层的界面的电子(弹道电子)的一部分超越金属-半导体界面的电位势垒、即所谓的肖特基势垒，作为肖特基电流(也称为收集极电流或BEEM电流)流到半导体层中。
特别是在弹道电子充分地到达界面的条件下，相对于施加到探针上的电压，肖特基电流从肖特基势垒高度附近起急剧地增加。因而，如果第1区域和第2区域的肖特基势垒高度不同，则可根据流到金属层中的隧道电流的电压(探针电压)来控制在各区域间流到半导体层中的电流、即肖特基电流。此外，即使在中间层使弹道电子受到较强的散射的情况下，同样也可在第1区域和第2区域间控制肖特基电流。
本发明的膜状复合结构体进而还可应用于利用钠米级的区域的BEEM电流值的不同来进行读出的高密度存储元件等。这样，本发明的膜状复合结构体具有应用于各种高集成化功能元件的可能性。
附图的简单说明
图1是示意性地示出本发明的膜状复合结构体的一实施形态的结构的剖面图。
图2是作为本发明的膜状复合结构体中的各区域的确认结果而示出的Au膜的STM照片。
图3是与图2中示出的STM照片处于相同部位的BEEM照片。
图4是示意性地示出图2中示出的Au膜的BEEM照片的一部分的图。
图5是示出图2中示出的Au膜的Au-Si界面和具有Au-Si反应物的界面的BEEM谱的测定结果的图。
图6是示出本发明的一实施例的膜状复合结构体的Ag-Si界面和Au-Si界面的BEEM谱的测定结果的图。
用于实施发明的形态
以下，说明用于实施本发明的形态。
图1是示意性地示出本发明的膜状复合结构体的基本结构的剖面图。在该图中，1是半导体层。可使用各种半导体的单晶衬底或外延生长膜作为半导体层1，其材料不作特别限定。作为半导体层1的具体例，可举出Si单晶衬底、Ge单晶衬底、Si-Ge衬底、GaAs、GaSb、InP、ZnTe、CdCe、CdTe等各种化合物半导体的单晶衬底、或上述各种半导体的外延生长膜等。
在半导体层1上形成了厚度为20nm以下的薄膜状的金属层2。该金属层2的构成材料也不作特别限定，可使用Au、Ag、Pt、Cu、Al等各种单质金属、或合金等。将该金属层2的厚度定为20nm以下。这是因为，如果金属层2的厚度太厚，则与后面详细叙述的中间层3的存在的有无无关，在对金属(2)-半导体(1)的结界面注入弹道电子时，流到半导体层1中的肖特基电流(收集极电流/BEEM电流)变得太小，肖特基电流的控制变得困难。
金属层2具有与半导体层1直接相接的第1区域A和在与半导体层1之间介入了厚度为10nm以下的中间层3的第2区域B。利用该第1区域A和第2区域B构成了金属(2)-半导体(1)的结界面(金属-半导体界面)。
该第1区域A和第2区域B的各区域内的金属层2与半导体层1的界面、中间层3与半导体层1和金属层2与中间层3的界面分别具有实际上均匀的电位势垒。这样的具有实际上均匀的电位势垒的界面可利用BEEM观察来确认。即，如果各区域内的界面的电位势垒实际上是均匀的，则与各区域对应的BEEM像(使BEEM电流的测定结果图象化后的结果)几乎没有反差。利用这样的BEEM像可进行界面状态的确认。
通过在控制半导体层1的初始表面的同时以原子级来控制中间层3及金属层2的形成，可得到具有实际上均匀的电位势垒的界面。例如，通过有意识地将由单晶半导体衬底构成的半导体层1的表面处理得较深，可降低表面能级密度和实现原子级的表面平坦化。
例如如分子束外延(MBE)法那样，在超高真空中控制了初始表面之后，利用能控制对金属薄膜、绝缘体薄膜、半导体薄膜等进行成膜时的衬底温度及蒸发速度的成膜方法，在具有上述那样的表面的半导体层1上来形成中间层3、进而形成金属层2，由此可得到分别具有实际上均匀的电位势垒的界面。具体地说，最好在1×10-7Pa以下那样的超高真空中形成中间层3及金属层2。
作为中间层3的构成材料，可使用绝缘体、与金属层2不同的金属、或与半导体层1不同的半导体。除了积极地使由绝缘体、不同种类的金属或半导体构成的第3物质介入以外，也可利用金属层2与半导体层1的反应层等作为中间层3。将这样的中间层3的厚度定为10nm以下。如果中间层3的厚度超过10nm，则难以形成所希望的图形形状。
相对于金属2-半导体1的结界面、即金属层2的整个区域，部分地设置了中间层3。通过利用半导体层1表面的平台等，可将中间层3的形状作成与所希望的图形对应的形状。
即，通过利用例如由单晶半导体衬底构成的半导体层1的平坦的平台，可将厚度为10nm以下的中间层3形成为最大直径例如约为1～100nm的岛状体。或者，可沿台阶形成为宽度例如约为1～100nm的带状体。也可这样来形成中间层3，使其只覆盖特定的平台。利用来自半导体层1表面的特定结晶面的角度调整及在大气中的氧化处理和在超高真空中的加热处理的适当的组合等，可在几十nm～几百nm的范围内控制平台宽度。
这样，通过将中间层3的厚度定为10nm以下的同时利用半导体层1表面的平台及台阶，可作为最大直径约为1～100nm的岛状体或宽度约为1～100nm的带状体来形成。可将中间层3以所希望的图形来形成。
在半导体层1上形成了厚度为10nm以下的中间层3之后，通过用上述那样的成膜方法连续地形成金属层2，可得到在每个区域A、B中界面的电位势垒是均匀的膜状复合结构体4。膜状复合结构体4的各区域A、B内的肖特基电流和肖特基势垒高度如下所述。
例如，在使用厚度为10nm以下的绝缘体薄膜作为中间层3的情况下，因为金属(2)-半导体(1)的结界面中的第1区域A的半导体层1与金属层2直接相接，故具有基于构成半导体层1的半导体和构成金属层2的金属的肖特基势垒高度。因为第1区域A内的界面具有实际上均匀的电位势垒，故在第1区域A内该肖特基势垒高度实际上为均匀的。在这样的第1区域A中，例如在使隧道电流由探针流到金属层2中的情况下，弹道电子作为与上述的肖特基势垒高度对应的肖特基电流流到半导体层1中。
另一方面，由于在半导体层1与金属层2之间介入了由绝缘体构成的中间层3，故第2区域B成为金属(M)-绝缘体(I)-半导体(S)结，具有基于所谓的MIS结的肖特基势垒高度。因为第2区域B内的各界面具有实际上均匀的电位势垒，故基于该MIS结的肖特基势垒高度在第2区域B内实际上是均匀的。在这样的第2区域B中，流到金属层2中的隧道电流作为与基于MIS结的肖特基势垒高度对应的肖特基电流流到半导体层1中。或者，在由绝缘体构成的中间层3使弹道电子受到较强的散射的情况下，没有肖特基电流本身的流动。
此外，在中间层3由与金属层2不同的金属构成的情况下，在构成该中间层3的金属与半导体层1之间的金属-半导体界面就支配第2区域B的肖特基势垒高度。因而，在这样的第2区域B中，在使隧道电流流到金属层2中的情况下，根据基于与金属层2不同的金属与半导体层1的界面的肖特基势垒高度，电流作为肖特基电流流到半导体层1中。即，第2区域B具有与第1区域A不同的肖特基势垒高度和肖特基电流。
再有，在中间层3由与半导体层1不同的半导体构成的情况下，在构成该中间层3的半导体与金属层2之间的金属-半导体界面就支配第2区域B的肖特基势垒高度。因而，在这样的第2区域B中，在使隧道电流流到金属层2中的情况下，根据基于金属层2与半导体层1不同的半导体之间的界面的肖特基势垒高度，电流作为肖特基电流流到半导体层1中。即，第2区域B具有与第1区域A不同的肖特基势垒高度和肖特基电流。
这样，在使中间层3部分地存在于金属层2与半导体层1之间的膜状复合结构体4中，可控制第1区域A和第2区域B的肖特基电流以及肖特基势垒高度、具体地说，相对于第1区域A和第2区域B，例如通过使隧道电流由探针流到金属层2中，可在各区域间控制肖特基电流。即，可使肖特基电流及肖特基势垒高度不同的钠米级的多个微小区域(第1区域A和第2区域B)存在于金属(2)-半导体(1)的结界面(金属-半导体界面)内。
上述那样的膜状复合结构体利用在第1区域A和第2区域B中的不同的肖特基电流及肖特基势垒高度，可应用于以钠米级微细化了的肖特基二极管及肖特基栅晶体管等各种高集成化元件、以及利用钠米区域的BEEM电流值的不同来进行读出的高密度存储元件及介子元件等新的功能元件。
其次，叙述用BEEM观察来确认在金属(2)-半导体(1)界面上存在上述那样的钠米级的微小的第1区域A和第2区域B的情况的具体例。
首先，使用Si(111)衬底作为半导体层1，在该Si(111)衬底表面上在1×10-7Pa以下的超高真空中对Au进行成膜。为了减少成为表面及界面的控制或测定的妨碍的来自气氛的氧、水、有机物等吸附，利用能在超高真空中进行从成膜到评价为止的全部过程的装置来实施Au的成膜及其评价。
上述的装置首先具有适用于在控制性方面良好的分子束外延(MBE)法的成膜室。将STM准备室通过样品运送室连接到成膜室。将STM准备室连接到STM室，STM室具有STM观察装置和BEEM观察装置。STM准备室可实施附加BEEM测定用的电极等的操作。从以上的成膜到STM观察和BEEM观察为止的过程，要保持于2×10-8Pa以下的超高真空中。
使用上述的超高真空成膜-评价装置，将Si(111)衬底的(7×7)表面定为成膜面，用MBE法在该清洁的Si(111)·(7×7)表面上对厚度为3.0nm的Au进行成膜。成膜时的衬底温度受到Au的蒸发源的影响，约为423K。接着，用超高真空成膜-评价装置进行Au膜的同一部位的STM观察和BEEM观察。在图2中示出STM像，在图3中示出BEEM像。观察范围为100nm×100nm。BEEM像因BEEM电流的强弱而带有反差。
由图中示出的STM像可知，Au以大小的岛状来生长。由于在BEEM中到达界面的弹道电流随膜厚的增加而减少，故BEEM电流也随膜厚的增加而减少。因而，大的岛与小的岛相比，BEEM电流减少。
图3中示出的BEEM像受到以上所述的影响，笼统地说，成为使STM像的反差反转后的像。但是，在BEEM像中，在与STM像的岛状部对应的部分内，存在黑色区域、即BEEM电流极低的区域。在图4中示意性地示出该状态。图4示意性地示出图3中示出的BEEM像的一部分，加上点的部分是黑色区域。此外，用图4的虚线包围的区域(斜线区域)示出同一部位的因STM像引起的岛状部。
关于上述的Au的原来的岛状区域(在图4中用箭头a示出的部分/黑色区域以外的部分)和黑色区域(在图4中用箭头b示出的部分)，评价了BEEM电流的芯片(chip)电压的依存性、即所谓的BEEM谱线。在图5中示出其结果。在区域a中，BEEM电流显示出从Au/Si(111)的肖特基势垒高度、即0.8eV起上升的谱线。另一方面，在区域b中，即使增加电子能量，也未见到BEEM电流的增加。
一般认为，在区域b中，如通常的Au/Si(111)界面那样，未见到BEEM电流的增加这一点，是由于在Au/Si(111)界面上存在Au与Si的反应物。由于在成膜时衬底温度上升到约423K，故该反应物是Au与Si因该衬底温度而发生低温反应的反应物。通过将上述样品在573K、30分的条件下再次退火、以促进在界面处的反应时，在样品整个面上BEEM电流成为检测极限以下，确认了这一点。如果在界面上存在Au与Si的反应物层，则由于弹道电子在通过该反应物层时受到较强的散射，故BEEM电流(肖特基电流)几乎不流过。
如上述的区域a和区域b那样，在金属-半导体界面上存在BEEM电流不同的多个区域这一点，只利用STM观察是不能知道的。通过合并使用STM观察和BEEM观察，首次确定了BEEM电流不同的多个区域。
这样，通过使Au与Si的反应物层部分地存在于界面上，可得到在Au/Si(111)界面上不存在其它杂质的区域(相当于图1的第1区域A)和在界面上存在Au-Si反应物的区域(相当于图1的第2区域B)。这样的界面结构导致具有肖特基电流不同的多个区域的膜状复合结构体。Au/Si(111)界面上的反Au-Si应物的生成，可通过Si(111)衬底的表面状态、成膜时的衬底温度等来控制。因而，在被控制的状态下可得到与本发明的第2区域相当的在界面上存在Au-Si反应物的区域。
但是，上述的Au-Si反应物的生成状态及生成区域的可控性较低。因此，其次叙述通过控制Si衬底的表面状态及成膜时的衬底温度等，在不使Au-Si反应物等的杂质存在于Au/Si(111)界面上的情况下，对只由Au-Si界面构成的Au膜进行成膜的例子。
首先，Si(111)·(7×7)DAS(Dimar吸附原子堆垛层错)结构含有较多的悬挂键(dangling bond)，由于该悬挂键具有化学活性，故为了抑制Au-Si的低温反应，以没有为好。因此，作为Au生长的初始状态，使用了Si(111)·(31/2×31/2)·Au表面。
在Au的蒸发量为2个分子层以下时，即使将衬底加热到约973K，Au原子也不与Si原子产生低温反应，Au原子与Si原子配合，在表面上形成稳定的再排列状态。此外，在蒸发量约为1.5个分子层(膜厚0.2nm)时，在衬底温度约为573K时，成为(31/2×31/2)结构。因此，首先，在衬底温度573K下形成了约0.2nm厚的Au膜之后，为了抑制Au-Si的低温反应，将衬底一度在运送室中冷却到室温，然后再次导入到MBE室中，形成3.0nm厚的Au膜。
在进行所得到的Au膜的STM观察和BEEM观察时，由STM像确认了Au作为约10nm的岛状体存在的情况。该岛状Au膜的BEEM像几乎无反差，此外在其内部的代表性的BEEM谱线中观察到从0.8eV附近起的上升。由这些情况可知，BEEM像的反差的缺乏显示了BEEM电流的强度是均匀的。于是，确认了岛状Au膜内的界面的电位势垒实际上是均匀的，而且在界面上的肖特基势垒高度实际上是均匀的。
上述的岛状Au膜可作为图1中示出的膜状复合结构体4的中间层3来使用，通过在Si衬底上包含该岛状Au膜而形成其它的金属层、例如厚度约为10nm的Ag层，可得到图1中示出的膜状复合结构体4。
其次，根据上述的Au膜的成膜结果，叙述介入了第3物质作为中间层3的膜状复合结构体4的制造例及其评价结果。再有，使用上述的超高真空成膜-评价装置由各膜的成膜来进行评价。
实施例1
首先，使用Si(111)·(7×7)衬底作为半导体层1，利用在大气中的氧化处理和在超高真空中的加热处理，将该Si衬底表面的平台的大小控制为约50nm。在具有这样的平台的清洁的Si(111)·(7×7)衬底的表面上，首先，一边将衬底温度控制为303K，一边用MBE法形成厚度为1nm的Au膜。接着，一边将衬底温度控制为303K，一边用MBE法形成厚度为10nm的Ag膜。在此，将Au膜作为中间层3来形成，在其上形成的Ag膜成为金属层2。
在进行这样的复合膜的STM观察和BEEM观察时，确认了下述情况：Au膜在平台上作为岛状体存在，Ag形成了与Si衬底的界面的区域和存在Au中间层且Au形成了与Si衬底的界面的区域共存。由BEEM像确认了各界面的电位势垒实际上是均匀的。
再者，在图6中示出Ag-Si界面区域的BEEM谱线的测定结果和Au-Si界面区域的BEEM谱线的测定结果。显示出在Ag-Si界面区域处BEEM电流从Ag-Si的肖特基势垒高度、即0.7eV附近起上升的谱线，另一方面，显示出在Au-Si界面区域处BEEM电流从Au-Si的肖特基势垒高度、即0.8eV附近起上升的谱线。由这些情况确认了肖特基势垒高度不同的多个区域共存的情况。
实施例2
使用Si(111)·(7×7)衬底作为半导体层1，在该清洁的Si(111)·(7×7)衬底的表面上，首先，一边将衬底温度控制为973K，一边用MBE法形成厚度为1nm的作为绝缘体的CaF2膜。该CaF2膜从台阶起以带状生长。其次，将衬底温度控制为303K，用MBE法包含该CaF2膜形成厚度为5.0nm的Au膜。在此，将CaF2膜作为中间层3来形成，在其上形成的Au膜成为金属层2。
在进行这样的复合膜的STM观察和BEEM观察时，确认了：Au膜形成了与Si衬底的直接界面的区域和厚度为1nm的带状的CaF2膜介入于Au-Si界面处的区域共存。由该各区域的BEEM谱线确认了各区域的肖特基势垒高度是不同的。
实施例3
使用Si(111)·(7×7)衬底作为半导体层1，利用在大气中的氧化处理和在超高真空中的加热处理，将该Si衬底表面的平台的大小控制为约50nm。在具有这样的平台的清洁的Si(111)·(7×7)衬底的表面上，首先，一边将衬底温度控制为773K，一边用MBE法形成厚度为1nm的作为绝缘体的CaF2膜。其次，将衬底温度控制为303K，用MBE法包含该CaF2膜形成厚度为5.0nm的Au膜。在此，将CaF2膜作为中间层3来形成，在其上形成的Au膜成为金属层2。
在进行这样的复合膜的STM观察和BEEM观察时，确认了下述情况：CaF2膜在平台上作为岛状体存在，厚度为1nm的CaF2膜介入于Au-Si界面处的区域和Au膜形成了与Si衬底的直接界面的区域共存。由该各区域的BEEM谱线确认了各区域的肖特基势垒高度是不同的。
产业上利用的可能性
按照本发明的膜状复合结构体及其制造方法，可在金属-半导体界面内制成肖特基电流及肖特基势垒高度不同的多个微小区域。具有这样的金属-半导体界面的膜状复合结构体可用于集成度高的肖特基二极管及肖特基栅晶体管等各种功能元件、以及利用钠米区域的BEEM电流值的不同来进行读出的高密度存储元件等。
Claims (12)
1.一种膜状复合结构体，其特征在于：
具备：
半导体层；
在上述半导体层上形成的厚度在20nm以下的金属层；以及
中间层，该中间层部分地介入于上述半导体层与上述金属层之间，而且由绝缘体、与上述金属层不同的金属或与上述半导体层不同的半导体构成，并且厚度在10nm以下，
上述金属层具有与上述半导体层直接相接的第1区域和第2区域，该第2区域中将上述中间层介入于与上述半导体层之间，该第2区域的肖特基电流与上述第1区域不同。
2.如权利要求1中所述的膜状复合结构体，其特征在于：
上述第1区域和上述第2区域的各区域内的各界面分别具有实际上均匀的电位势垒。
3.如权利要求1中所述的膜状复合结构体，其特征在于：
上述第1区域和上述第2区域具有不同的肖特基势垒高度，而且上述第1区域和上述第2区域分别在各区域内具有实际上均匀的肖特基势垒高度。
4.如权利要求1中所述的膜状复合结构体，其特征在于：
根据所希望的图形，相对于上述金属层的全部区域，部分地设置了上述第2区域。
5.如权利要求1中所述的膜状复合结构体，其特征在于：
上述中间层在上述半导体层与金属层之间作为最大直径在100nm以下的岛状体而存在。
6.如权利要求1中所述的膜状复合结构体，其特征在于：
上述中间层在上述半导体层与金属层之间作为宽度在100nm以下的带状体而存在。
7.如权利要求1中所述的膜状复合结构体，其特征在于：
上述半导体层是半导体单晶衬底，而且在上述半导体单晶衬底表面的平台上部分地形成了上述中间层。
8.一种膜状复合结构体的制造方法，其特征在于，具备：
在半导体层上以岛状或带状形成由绝缘体、第1金属或与上述半导体层不同的半导体构成的厚度在10nm以下的中间层的工序；以及
在具有上述中间层的半导体层上形成由与上述第1金属不同的第2金属构成的厚度在20nm以下的金属层的工序。
9.如权利要求8中所述的膜状复合结构体的制造方法，其特征在于：
上述金属层具有上述金属层与上述半导体层直接相接的第1区域和在上述金属层与上述半导体层之间介入了上述中间层的第2区域，上述第1区域与上述第2区域的肖特基电流不同。
10.如权利要求8中所述的膜状复合结构体的制造方法，其特征在于：
上述中间层作为最大直径在100nm以下的岛状体来形成。
11.如权利要求8中所述的膜状复合结构体的制造方法，其特征在于：
上述中间层作为宽度在100nm以下的带状体来形成。
12.如权利要求8中所述的膜状复合结构体的制造方法，其特征在于：
作为上述半导体层使用半导体单晶衬底，而且在上述半导体单晶衬底表面的平台上部分地形成上述中间层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337476A JPH10163468A (ja) | 1996-12-03 | 1996-12-03 | 膜状複合構造体 |
| JP337476/1996 | 1996-12-03 | ||
| JP337476/96 | 1996-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1245587A true CN1245587A (zh) | 2000-02-23 |
| CN1156012C CN1156012C (zh) | 2004-06-30 |
Family
ID=18309011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB971815135A Expired - Fee Related CN1156012C (zh) | 1996-12-03 | 1997-12-03 | 膜状复合结构体及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6452244B1 (zh) |
| EP (1) | EP0945904A4 (zh) |
| JP (1) | JPH10163468A (zh) |
| KR (1) | KR100335701B1 (zh) |
| CN (1) | CN1156012C (zh) |
| WO (1) | WO1998025308A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097476A (zh) * | 2014-05-22 | 2015-11-25 | 英飞凌科技股份有限公司 | 用于处理半导体器件的方法和半导体器件 |
| WO2021003806A1 (zh) * | 2019-07-11 | 2021-01-14 | 瑞能半导体科技股份有限公司 | 半导体器件及其制造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3816224B2 (ja) * | 1997-12-25 | 2006-08-30 | 独立行政法人科学技術振興機構 | Ｂｅｅｍ測定装置 |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| DE112017005855T5 (de) | 2016-11-18 | 2019-08-01 | Acorn Technologies, Inc. | Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1265017A (zh) * | 1968-08-19 | 1972-03-01 | ||
| US3699408A (en) * | 1970-01-23 | 1972-10-17 | Nippon Electric Co | Gallium-arsenide schottky barrier type semiconductor device |
| GB1348811A (en) * | 1970-11-27 | 1974-03-27 | Siemens Ag | Production of schottky contacts |
| US3742315A (en) * | 1971-10-18 | 1973-06-26 | Matsushita Electronics Corp | Schottky barrier type semiconductor device with improved backward breakdown voltage characteristic |
| JPS51126761A (en) * | 1975-04-25 | 1976-11-05 | Sony Corp | Schottky barrier type semi-conductor unit |
| DE3219606A1 (de) * | 1982-05-25 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Schottky-leistungsdiode |
| US4816879A (en) * | 1982-12-08 | 1989-03-28 | North American Philips Corporation, Signetics Division | Schottky-type rectifier having controllable barrier height |
| JPS62193280A (ja) * | 1986-02-20 | 1987-08-25 | Fuji Electric Co Ltd | シヨツトキ−バリアダイオ−ド |
| JPH0677464A (ja) * | 1992-08-25 | 1994-03-18 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| JPH08116072A (ja) | 1994-10-17 | 1996-05-07 | Murata Mfg Co Ltd | ショットキーバリア半導体装置 |
| JPH09307120A (ja) * | 1996-05-14 | 1997-11-28 | Rohm Co Ltd | ショットキーバリア半導体装置およびその製法 |
| US5898210A (en) * | 1996-06-14 | 1999-04-27 | The United States Of America As Represented By The Secretary Of The Army | Semiconductor diode with high turn on and breakdown voltages |
-
1996
- 1996-12-03 JP JP8337476A patent/JPH10163468A/ja active Pending
-
1997
- 1997-12-03 WO PCT/JP1997/004417 patent/WO1998025308A1/ja active Search and Examination
- 1997-12-03 CN CNB971815135A patent/CN1156012C/zh not_active Expired - Fee Related
- 1997-12-03 KR KR1019997004919A patent/KR100335701B1/ko not_active IP Right Cessation
- 1997-12-03 US US09/319,210 patent/US6452244B1/en not_active Expired - Fee Related
- 1997-12-03 EP EP97946080A patent/EP0945904A4/en not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097476A (zh) * | 2014-05-22 | 2015-11-25 | 英飞凌科技股份有限公司 | 用于处理半导体器件的方法和半导体器件 |
| US10665687B2 (en) | 2014-05-22 | 2020-05-26 | Infineon Technologies Ag | Method for processing a semiconductor device and semiconductor device |
| WO2021003806A1 (zh) * | 2019-07-11 | 2021-01-14 | 瑞能半导体科技股份有限公司 | 半导体器件及其制造方法 |
| US11264450B2 (en) | 2019-07-11 | 2022-03-01 | Ween Semiconductors Technology Co., Ltd. | Semiconductor device and manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100335701B1 (ko) | 2002-05-08 |
| KR20000057378A (ko) | 2000-09-15 |
| EP0945904A4 (en) | 2000-02-09 |
| JPH10163468A (ja) | 1998-06-19 |
| US6452244B1 (en) | 2002-09-17 |
| CN1156012C (zh) | 2004-06-30 |
| WO1998025308A1 (fr) | 1998-06-11 |
| EP0945904A1 (en) | 1999-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10134848B2 (en) | Semiconductor device having a graphene layer, and method of manufacturing thereof | |
| CN1251335C (zh) | 以氮化镓为基底的半导体发光装置及其制造方法 | |
| US7294858B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN1949551A (zh) | Ⅲ－氮化物基顶发射型光发射装置及其制造方法 | |
| CN1612300A (zh) | GaN基III－V主族化合物半导体器件和p型电极 | |
| CN1306560C (zh) | 用于第III族氮化物化合物半导体器件的n－电极 | |
| US11081564B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| CN107785251B (zh) | 使用热处理的阻挡层形成 | |
| TW201523886A (zh) | Ｉｉｉ－ｖ族化合物半導體奈米線、場效電晶體以及開關元件 | |
| CN1156012C (zh) | 膜状复合结构体及其制造方法 | |
| US20180308935A1 (en) | Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator | |
| JP7271483B2 (ja) | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 | |
| WO2002103769A1 (en) | P-type semiconductor manufacturing method and semiconductor device | |
| EP1394866A1 (en) | Method for manufacturing group-iii nitride compound semiconductor device | |
| JP2008244006A (ja) | ダイオード及びその製造方法 | |
| US20110260325A1 (en) | Semiconductor device | |
| TW202215664A (zh) | 半導體元件及半導體裝置 | |
| WO2023145910A1 (ja) | 積層構造体、半導体素子および半導体装置 | |
| KR102396072B1 (ko) | GaN계 전자 소자의 오믹 접촉 형성 방법 및 이에 따라 제조된 GaN계 전자 소자의 오믹 접촉 | |
| WO2023145911A1 (ja) | 積層構造体、半導体素子および半導体装置 | |
| KR102224395B1 (ko) | 발광 구조체 및 그 제조 방법 | |
| TWI307166B (en) | Ohmic contact-structure and its production method | |
| WO2023145912A1 (ja) | 積層構造体、半導体素子および半導体装置 | |
| KR101980270B1 (ko) | P형 반도체의 오믹 컨택 형성을 위한 페이스트 및 이를 이용한 p형 반도체의 오믹 컨택 형성 방법 | |
| CN117316773A (zh) | 一种钯/二硒化钨肖特基晶体管的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: INDEPENDENT ADMINISTRATIVE LEGAL PERSON S SCIENCE Free format text: FORMER OWNER: JAPAN SCIENCE + TECH CORPORATION; TOSHIBA CORPORATION Effective date: 20080905 Owner name: INDEPENDENT ADMINISTRATIVE LEGAL PERSON S SCIENCE Free format text: FORMER OWNER: INDEPENDENT ADMINISTRATIVE LEGAL PERSON S SCIENCE AND TECHNOLOGY DEVELOPMENT ORGANIZATION; TOSHIBA CORPORATION Effective date: 20080905 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20080905 Address after: Saitama Prefecture, Japan Patentee after: JAPAN SCIENCE AND TECHNOLOGY AGENCY Address before: Saitama Prefecture, Japan Co-patentee before: Toshiba Corp. Patentee before: JAPAN SCIENCE AND TECHNOLOGY AGENCY Effective date of registration: 20080905 Address after: Saitama Prefecture, Japan Co-patentee after: Toshiba Corp. Patentee after: JAPAN SCIENCE AND TECHNOLOGY AGENCY Address before: Saitama Prefecture, Japan Co-patentee before: Toshiba Corp. Patentee before: JAPAN SCIENCE AND TECHNOLOGY Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040630 Termination date: 20121203 |