CN1214321C - 信号处理设备 - Google Patents

信号处理设备 Download PDF

Info

Publication number
CN1214321C
CN1214321C CNB01804865XA CN01804865A CN1214321C CN 1214321 C CN1214321 C CN 1214321C CN B01804865X A CNB01804865X A CN B01804865XA CN 01804865 A CN01804865 A CN 01804865A CN 1214321 C CN1214321 C CN 1214321C
Authority
CN
China
Prior art keywords
register
result
functional unit
registers
register file
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB01804865XA
Other languages
English (en)
Other versions
CN1401101A (zh
Inventor
J·A·J·莱坦
M·J·G·贝库
A·J·滨克
J·S·H·范加格东克
J·胡格布鲁格
B·梅斯曼
C·A·J·范埃克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Benelux BV
Intel Corp
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1401101A publication Critical patent/CN1401101A/zh
Application granted granted Critical
Publication of CN1214321C publication Critical patent/CN1214321C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098Register arrangements
    • G06F9/3012Organisation of register space, e.g. banked or distributed register file
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098Register arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

本发明涉及一种信号处理设备,其中基于所述指令字中的相应指示来选择多个不同的寄存器堆,并且寄存器地址被提供给所述被选寄存器堆。由此,结果值可以在一个单独的处理器周期中被广播给多个寄存器,同时取消了不同寄存器堆之间的复制操作。因为在不同寄存器堆中提供了具有相同逻辑寄存器地址的物理寄存器,因此通过重叠寄存器地址空间来实现广播。

Description

信号处理设备
技术领域
本发明涉及一种信号处理设备,例如使用数据静态指令编码具有大指令字的数字信号处理器。并且,本发明涉及提供信号处理结果给多个寄存器的方法。
背景技术
近年来移动无线电和互联网应用得到了极大扩展。数字信号处理器(DSP)针对移动台和调制解调器进行了优化。同时增长的注意力集中在基础设备上,例如基站、交换中心、用于互联网服务提供商的调制解调器服务器以及远程接入服务器,所提到的仅仅是通信网络中的少数部件。为了应付增长的用户密度,必须开发出新的DSP,它能够管理网络中数量增长的连接,由此为第三代移动电信应用(UMTS)和音频点播应用(例如压缩音频)提供足够的处理资源。
在高性能DSP的开发中,焦点被集中在处理能力的提高上。这可以通过提供更高的处理器时钟频率或是增加额外的功能单元(也就是并行化)来实现。后一种方法基于一个程序部分中的多个局部任务的并行处理,并可以通过使用所谓的“超长指令字(VLIW)”来实现。这个VLIW的概念可以通过将几个功能单元集成到同一芯片上来实现,由此得到一个被超长指令字控制的性能强大的处理机。这种并行指令字包含用于各个处理单元的各个指令。这种方法所面临的难题是将一种算法拆分成可以在这种结构上被并行完成的局部任务。在严格考虑了处理定时的情况下,这些局部任务被分发到各个功能单元,由此实现每个单元的恒定运行速率。这个目标是通过所谓的调度来实现的,它可以由一个智能编译器来执行。
从功能单元的处理中所得到的结果可以被存储在分配给功能单元的相应寄存器堆中,并包含多个物理寄存器,它们可以根据一个逻辑地址而被寻址,例如一个结果寄存器索引。
各种已知的处理器使用在不同物理寄存器堆中具有相同逻辑寄存器地址的不同物理寄存器。这些寄存器被用于简化具有单独逻辑寄存器堆的VLIW处理器的实现。实际上,这意味着每个变量都被写入各个物理寄存器堆中的一个寄存器。由此可以在硬件中实现广播功能,以便于处理单独的多端口寄存器堆的定时问题。
在其他的处理器类型中,建议使用分区(partitioned)寄存器堆和广播。在这种情况下,实现广播功能的费用很低,由于该架构基于一个时间静态范例,它提供了一条数据通路,其中不同寄存器堆的写端口可以选择不同或是均等的结果总线来检索结果。然而,这种功能在数据静态指令编码中是不可能的,它需要复杂的硬件来缓冲处理器的序列发生器所提供的数据通路控制信息。
群集的VLIW处理器使用多个寄存器堆来存储变量。对编译器和/或汇编语言的程序员来说,这些寄存器堆在逻辑上是可视的。通常,一个功能单元可以只将其操作数读出或是将其结果写入到这些寄存器堆的一个子集中。因此,特定功能单元所需要的一个变量可以被定位在一个寄存器堆中,该寄存器堆无法被这个特定功能单元直接访问。在这种情况下,该变量的一个副本被写入一个可存取寄存器堆中。为了减少这种复制操作产生的开销,在一些处理器中使用了一种广播技术,在相同循环中把结果从特定功能单元写入到多个寄存器堆中。这种广播功能很容易执行,只要处理器的数据通路被以这样一种方式来组织,即寄存器堆的写端口可以选择多条结果总线中的一条,功能单元的输出端口连接到该总线以进行读操作。然而,在一个数据静态处理器中,这种数据通路的体系结构非常昂贵,这是因为上面提到的缓冲需要。取而代之的是,功能单元的一个输出端口必须选择多条结果总线中的一条,寄存器堆连接到该总线以完成写操作。因此,提供广播功能将导致处理器费用的不理想的增长。
发明内容
因此,本发明的一个目的是提供一种信号处理器设备和一种广播方法,借助于它们来保持低的实施费用。
这个目的是利用一种信号处理设备来实现的。并且,此目的利用提供信号处理结果给多个寄存器的方法来实现。
具体地,本发明提供一种信号处理设备,包括:多个功能单元,用于基于指令字对数字数据进行处理,每个功能单元具有至少一个结果输出端;多个寄存器堆,用于存储从相应的所述功能单元中获得的结果,每个功能单元具有用于通过使用从所述指令字中导出的寄存器地址将结果写入所述寄存器堆中一个预定寄存器的写端口;寄存器分配电路,包括多个多路分用器电路,每一个多路分用器电路具有耦合到相应一个结果输出端的输入端以及耦合到相应寄存器堆的写端口的多路分用输出端,用于将所述结果和所述寄存器地址多路分用到所述寄存器堆,每一个写端口耦合到所有的所述多个多路分用器电路的多路分用输出端,当所述指令字包含相应的指示时,所述寄存器分配电路被安排用于选择多路分用器电路中的一个以及所述寄存器堆中的至少两个以响应该指令字,并用于将所述寄存器地址从选择的一个多路分用器电路的多个多路分用输出端提供给所述选择的寄存器堆的写端口。
因此,使用不同寄存器堆中具有相同逻辑寄存器地址的少数物理寄存器,就可以实现一种便宜形式的广播。这样,寄存器堆被安排在一部分堆的逻辑寄存器地址范围与其它堆的逻辑寄存器地址范围相重叠的地方。由于寄存器分配装置选择至少两个寄存器堆并将寄存器地址提供给被选寄存器堆,因此可以取消寄存器堆之间的复制操作。功能单元的结果可以在一个单独的处理器周期中被广播给不同寄存器堆中的多个寄存器。实际上,广播是通过重叠寄存器的地址空间来实现的。
按照一种有益的发展,功能单元可以被安排来为寄存器分配装置提供相应指示。因此,寄存器分配装置响应于接收到的指示来完成到预定寄存器堆的交换功能。
相应指示可以是一个声明结果将被写入所述被选寄存器堆的寄存器地址的信息,或是一个结果寄存器地址,它涉及被选寄存器堆中的多播或广播寄存器。由此,指令字可以包含一个指示广播或多播功能的控制或标记信息,或是包括一个指示被选寄存器堆中的多播或广播寄存器的特定的结果寄存器地址。
根据另一种有益的发展,寄存器分配装置可以包括一个多路分用装置,它响应于相应指示,将结果和寄存器地址多路分用给被选寄存器堆。在这种情况下,只通过在功能单元的输出上添加相应的多路分用器就可以用很低的费用来完成广播功能的实施。
信号处理设备可以是具有使用数据静态指令编码的分区寄存器堆的任意类型的VLIW处理器。更进一步,功能单元可以是包含多个分配有一个寄存器堆的功能单元的功能单元群集。
附图说明
以下将参考附图对本发明的优选实施例进行描述,其中:
图1示出了作为本发明优选实施例基础的广播原理的基本框图,
图2示出了根据本发明优选实施例的信号处理设备的通常实施的基本框图,
图3示出了包含两个功能单元群集和两个寄存器堆的优选实施例的特定实施,
图4示出了根据本发明优选实施例的广播方法的基本流程图。
具体实施方式
现在将基于具有使用数据静态指令编码的分区寄存器堆的数据静态VLIW处理器来对优选实施例进行描述。
图1示出了作为本发明优选实施例基础的广播原理的基本框图。根据图1,从各个功能单元的指令字得到的逻辑寄存器地址以及从功能单元得到的结果数据被提供给一个寄存器堆分配单元RA,该单元被安排来将结果数据和逻辑寄存器地址,或是从逻辑寄存器地址得到的寄存器地址提供给寄存器堆RF1到RFn中一个或是多个特定的寄存器堆。寄存器堆分配单元RA的选择和交换操作是响应于逻辑寄存器地址、从逻辑寄存器地址或是相应的指令字所得到的控制信息来实现的。因此,寄存器堆分配单元RA可以由一个多路分用器、一个可控交换功能或是任何逻辑电路来实现,以完成结果数据和逻辑寄存器地址的理想分发。
图2显示了在n个寄存器堆RF1到RFn和n个功能单元群集UC1到UCn的一般情况下,实现根据本发明的广播或多播功能所需要的通用部件的原理框图。根据图2,具有宽度i并包含一个结果索引RI的指令字被提供给功能单元群集UC1到UCn。如已经提到的那样,该指令字中包含对于局部任务的相应指令字,所述任务是基于从寄存器堆RF1到RFn得到的各个变量,由功能单元群集UC1到UCn中相应的那些来执行的。从功能单元群集UC1到UCn中得到的结果数据D1到Dn与被包含在或是从指令字得到的结果索引RI中所获得的各个结果索引RI1到RIn一起,被提供给寄存器堆分配单元RA。寄存器堆分配单元被安排来把输入值D1到Dn以及RI1到RIn作为相应的输出值RDRF1到RDRFn以及RRIRF1到RRIRFn提供给各个分区寄存器堆RF1到RFn。响应于作为控制信息提供给寄存器堆分配单元RA的寄存器索引RI到RIn,寄存器堆分配单元RA的选择或交换功能被执行。
这样,任何结果数据D1到Dn以及寄存器索引RI1到RIn都可以被分发给分区寄存器堆RF1到RFn中的任意一个或几个,由此实现广播或多播功能。需要注意的是,图2显示的信号处理设备可以被安排成这样,即功能单元群集UC1到UCn可以访问寄存器堆RF1到RFn中的任何一个。
图3显示了用于两个功能单元群集UC1和UC2以及两个分区寄存器堆RF1和RF2的优选实施例的实施,其中寄存器堆的分配功能是通过三个多路分用器DM1到DM3来实现的。根据图3,要将变量广播给寄存器堆RF1和RF2,只需在功能单元群集UC1和UC2的输出上使用多路分用器就可以实现,功能单元群集可以将结果传送到其多个输出上。在指令字中,一个单独的结果寄存器地址(结果索引)被指定用于一个变量。如果在全局逻辑寄存器地址映射中,该地址涉及不同寄存器堆中的一个多播或广播地址,那么各个多路分用器的相应的多个输出经由对应的逻辑OR门而被连接到这些寄存器的结果总线。然后,结果总线将把变量传送到确切的目的地。结果寄存器索引RRI与变量或结果数据一起经由结果总线而被提供给各个寄存器堆RF1和/或RF2,在这里它被用于对应该写入结果数据的理想物理寄存器进行寻址。
在图3所示情况下,第一功能单元群集UC1被安排来从第一寄存器堆RF1接收两个变量,并将一个结果提供给第一多路分用器DM1。第二功能单元群集UC2被安排来从第二寄存器堆RF2接收三个变量,并将两个结果输出给相应的多路分用器DM2和DM3。每个功能单元都包含一个寄存器部分,在该部分中结果索引RI被处理并被提供给多路分用器DM1到DM3中相应一个的输入和受控端子。需要注意的是,结果索引RI可以与结果寄存器索引RRI相同。可替换的,结果索引RI可以与结果寄存器索引RRI相差一个指示广播功能和理想寄存器堆的附加信息。
图4显示了本发明优选实施例中执行的广播或多播功能的基本流程图。在步骤S100,提供给各个功能单元群集的指令字被读取。然后,在步骤S101,由指令字确定或是得到寄存器地址或结果索引。基于确定的结果索引RI,寄存器堆分配功能对物理寄存器堆RF1到RFn进行选择(步骤S102)。最后,将指示被选物理寄存器的结果数据和寄存器地址RRI提供给被选物理寄存器堆(步骤S103)。由此,结果数据可用于寄存器堆RF1到RFn中不同寄存器堆的几个物理寄存器,这样结果可以立即被每个功能单元群集UC1到UCn使用。
需要注意的是,本发明可以被用于具有使用数据静态指令编码的分区寄存器堆的任何类型的VLIW处理器。
根据本发明,使用几个在不同寄存器堆RF1到RFn中具有相同逻辑寄存器地址的物理寄存器就可以实现一种费用很低的广播。这样就可以实现具有重叠地址范围的寄存器堆。如果寄存器地址涉及所有寄存器堆中的物理寄存器,那么只要在指令中声明结果必须被写入该寄存器地址就可以实现广播。然后硬件(例如寄存器堆分配单元RA)就可以保证结果被写入所有具备相同地址的物理位置。可替换的,有可能有一个寄存器地址,它只涉及所有寄存器堆RF1到RFn的子集中的物理寄存器。这样可以实现多播。
尽管结合优选实施例对本发明进行了描述,但是对本领域技术人员来说,很明显,许多进一步的替换、修改和变化根据前述描述都是显然的。因此,这里所描述的本发明包括所附权利要求中的所有这类替换、修改、应用和变化。

Claims (6)

1.一种信号处理设备,包括:
多个功能单元(UC1-UCn),用于基于指令字对数字数据进行处理,每个功能单元具有至少一个结果输出端;
多个寄存器堆(RF1-RFn),用于存储从相应的所述功能单元中获得的结果,每个功能单元具有用于通过使用从所述指令字中导出的寄存器地址(RRI)将结果写入所述寄存器堆中一个预定寄存器的写端口;
寄存器分配电路(RA),包括多个多路分用器电路(DM1-DM3),其中每一个多路分用器电路具有耦合到相应一个结果输出端的输入端以及耦合到相应寄存器堆的写端口的多路分用输出端,用于将所述结果和所述寄存器地址(RRI)多路分用到所述寄存器堆,每一个写端口耦合到所有的所述多个多路分用器电路(DM1-DM3)的多路分用输出端,当所述指令字包含相应的指示时,所述寄存器分配电路(RA)被安排用于选择多路分用器电路(DM1-DM3)中的一个以及所述寄存器堆(RF1-RFn)中的至少两个以响应该指令字,并用于将所述寄存器地址从选择的一个多路分用器电路的多个多路分用输出端提供给所述选择的寄存器堆的写端口。
2.根据权利要求1的设备,其特征在于,所述功能单元(UC1-UCn)被安排用于将所述相应的指示提供给所述寄存器分配装置(RA)。
3.根据权利要求1或2的设备,其特征在于,所述信号处理设备是可编程VLIW处理器,并且所述寄存器堆是分区寄存器堆(RF1-RFn),其中使用数据静态指令编码。
4.根据权利要求1的设备,其特征在于,所述相应的指示是声明所述结果将被写到所述选择寄存器堆的所述寄存器地址的信息。
5.根据权利要求1的设备,其特征在于,所述相应的指示是一个结果索引(RI),它涉及所述选择寄存器堆中的多播或广播寄存器。
6.根据权利要求1的设备,其特征在于,所述功能单元是功能单元群集(UC1-UCn)。
CNB01804865XA 2000-12-11 2001-11-23 信号处理设备 Expired - Fee Related CN1214321C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00204430.3 2000-12-11
EP00204430 2000-12-11

Publications (2)

Publication Number Publication Date
CN1401101A CN1401101A (zh) 2003-03-05
CN1214321C true CN1214321C (zh) 2005-08-10

Family

ID=8172408

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB01804865XA Expired - Fee Related CN1214321C (zh) 2000-12-11 2001-11-23 信号处理设备

Country Status (6)

Country Link
US (1) US7032102B2 (zh)
EP (1) EP1346282A1 (zh)
JP (1) JP3861054B2 (zh)
KR (1) KR100861810B1 (zh)
CN (1) CN1214321C (zh)
WO (1) WO2002048871A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0215028D0 (en) * 2002-06-28 2002-08-07 Critical Blue Ltd Microarchitecture description
US7574583B2 (en) * 2002-09-24 2009-08-11 Silicon Hive B.V. Processing apparatus including dedicated issue slot for loading immediate value, and processing method therefor
AU2003272035A1 (en) * 2002-11-20 2004-06-15 Koninklijke Philips Electronics N.V. Vliw processor with copy register file
EP1763748A1 (en) * 2004-05-27 2007-03-21 Koninklijke Philips Electronics N.V. Signal processing apparatus
CN101027635A (zh) * 2004-09-22 2007-08-29 皇家飞利浦电子股份有限公司 其中功能单元共用读取端口的数据处理电路
US7315803B1 (en) * 2005-02-10 2008-01-01 Xilinx, Inc. Verification environment creation infrastructure for bus-based systems and modules
JP5137821B2 (ja) * 2005-06-01 2013-02-06 マキシジェン, インコーポレイテッド Peg化されたg−csfポリペプチドおよびその製造方法
US7669041B2 (en) * 2006-10-06 2010-02-23 Stream Processors, Inc. Instruction-parallel processor with zero-performance-overhead operand copy
CN102156632A (zh) * 2011-04-06 2011-08-17 北京北大众志微系统科技有限责任公司 数据访问方法和装置
CN102231103B (zh) * 2011-06-10 2013-10-16 清华大学 一种交替访问寄存器的装置及其方法
CN106371805B (zh) * 2016-08-18 2018-07-17 中国科学院自动化研究所 处理器的动态调度互联寄存器及调度数据的方法
JP7172068B2 (ja) * 2018-03-12 2022-11-16 富士通株式会社 情報処理装置、演算処理装置及び情報処理装置の制御方法
CN114078332B (zh) * 2020-08-13 2023-05-05 比亚迪股份有限公司 广播控制方法和系统

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975836A (en) * 1984-12-19 1990-12-04 Hitachi, Ltd. Virtual computer system
US4980819A (en) * 1988-12-19 1990-12-25 Bull Hn Information Systems Inc. Mechanism for automatically updating multiple unit register file memories in successive cycles for a pipelined processing system
JPH05233281A (ja) * 1992-02-21 1993-09-10 Toshiba Corp 電子計算機
JPH06103068A (ja) 1992-09-18 1994-04-15 Toyota Motor Corp データ処理装置
EP0676691A3 (en) 1994-04-06 1996-12-11 Hewlett Packard Co Device for saving and restoring registers in a digital computer.
US5537606A (en) * 1995-01-31 1996-07-16 International Business Machines Corporation Scalar pipeline replication for parallel vector element processing
US6167503A (en) 1995-10-06 2000-12-26 Compaq Computer Corporation Register and instruction controller for superscalar processor
JPH1131137A (ja) * 1997-07-11 1999-02-02 Nec Corp レジスタファイル
US6205543B1 (en) * 1998-12-03 2001-03-20 Sun Microsystems, Inc. Efficient handling of a large register file for context switching
US7114056B2 (en) * 1998-12-03 2006-09-26 Sun Microsystems, Inc. Local and global register partitioning in a VLIW processor
WO2001067234A2 (en) 2000-03-08 2001-09-13 Sun Microsystems, Inc. Vliw computer processing architecture having a scalable number of register files

Also Published As

Publication number Publication date
KR20030007415A (ko) 2003-01-23
WO2002048871A1 (en) 2002-06-20
US7032102B2 (en) 2006-04-18
JP2004516544A (ja) 2004-06-03
US20020091911A1 (en) 2002-07-11
KR100861810B1 (ko) 2008-10-07
CN1401101A (zh) 2003-03-05
EP1346282A1 (en) 2003-09-24
JP3861054B2 (ja) 2006-12-20

Similar Documents

Publication Publication Date Title
CN1214321C (zh) 信号处理设备
US7571303B2 (en) Reconfigurable integrated circuit
US9323716B2 (en) Hierarchical reconfigurable computer architecture
EP0605875B1 (en) Method and system for single cycle dispatch of multiple instruction in a superscalar processor system
CN100557570C (zh) 多处理器系统
US7853775B2 (en) Processing elements grouped in MIMD sets each operating in SIMD mode by controlling memory portion as instruction cache and GPR portion as tag
US5226131A (en) Sequencing and fan-out mechanism for causing a set of at least two sequential instructions to be performed in a dataflow processing computer
US7243354B1 (en) System and method for efficiently processing information in a multithread environment
EP1760580B1 (en) Processing operation information transfer control system and method
CN110941602A (zh) 数据库的配置方法、装置、电子设备及存储介质
US7716458B2 (en) Reconfigurable integrated circuit, system development method and data processing method
US20060069897A1 (en) Information processing device and information processing method
US20120159114A1 (en) Register file and computing device using the same
CN102629238A (zh) 支持向量条件访存的方法和装置
US5642523A (en) Microprocessor with variable size register windowing
CN114338694B (zh) 一站式云数据中心服务器调度方法及系统
CN102184090B (zh) 一种动态可重构处理器及其固定数的调用方法
EP2000922A1 (en) Processor array system having function for data reallocation between high-speed pe
US5794240A (en) Multi-threaded sorting system for a data processing system
CN100342328C (zh) 带有复制寄存器文件的vliw处理器
CN1306643A (zh) 用各种数据处理器进行数据处理
CN102112965B (zh) 运算处理装置
Quammen et al. Flexible register management for sequential programs
CN1168730A (zh) 数据处理的系统和方法以及带有这类系统的通信系统
CN1318167A (zh) 在dsp存储器中访问复数向量的方法和装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SILICON CENTRAL CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20110321

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20110321

Address after: Holland Ian Deho Finn

Patentee after: Silicon intensive Corp.

Address before: Holland Ian Deho Finn

Patentee before: KONINKLIJKE PHILIPS ELECTRONICS N.V.

ASS Succession or assignment of patent right

Owner name: INTEL BENELUX B. V.

Free format text: FORMER OWNER: SILICON CENTRAL CO., LTD.

Effective date: 20140312

Owner name: INTEL CORP .

Free format text: FORMER OWNER: INTEL BENELUX B. V.

Effective date: 20140312

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140312

Address after: California, USA

Patentee after: INTEL Corp.

Address before: Holland Ian Deho Finn

Patentee before: Intel Benelux Ltd.

Effective date of registration: 20140312

Address after: Holland Ian Deho Finn

Patentee after: Intel Benelux Ltd.

Address before: Holland Ian Deho Finn

Patentee before: Silicon intensive Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050810

Termination date: 20171123

CF01 Termination of patent right due to non-payment of annual fee