JP3861054B2 - 信号処理装置および信号処理結果を複数のレジスタに供給する方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 10
- 230000006870 function Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Description
本発明は、請求項1の前文に規定されているようなデータ固定命令符号化を使用する大きな命令ワードを有するディジタル信号プロセッサのような信号処理装置に関するものである。さらに、本発明は、請求項8の前文に規定されるような信号処理結果を複数のレジスタに供給する方法に関するものである。
【0002】
移動無線およびインターネットの応用は最近著しく普及した。ディジタル信号プロセッサ(DSP)は、移動局およびモデムに最適化された。一方、増加された注目は、基地局、交換局、インターネットサービスプロバイダーのためのモデムサーバおよび遠隔アクセスサーバのようなインフラストラクチャ装置に向けられ、通信ネットワークの少数の構成要素だけに言及した。増加された加入者密度に対応するために、ネットワーク内の増加された接続数を管理できる新しいDSPが開発されねばならなく、それによって第3代の移動通信応用(UMTS)に十分な処理資源を提供し、オーディオ応用(例えば圧縮オーディオ)を要求する。
【0003】
高性能DSPの開発では、焦点は処理能力の増加に向けられた。これは、より高いプロセッサクロック速度を提供するか、あるいは他の機能ユニット(すなわち、並列化)を付加するかのいずれかによって行われた。この後者の方式は、プログラム部内の複数の部分タスクの並列処理に基づいていて、いわゆる「超長命令ワード」(VLIW)を使用することによって行われる。このVLIW概念は、同じチップ上にいくつかの機能ユニットを集積することによって行うことができ、それによって超長命令ワードによって制御される強力な処理マシーンを得る。このような並列命令ワードは、個別の処理装置への個別の命令を含んでいる。このようなアプローチの要求は、アルゴリズムをこのアーキテクチャ上で並列に実行できる部分タスクに分割することにある。これらの部分タスクは、処理タイミングの綿密な考察の下で個別の機能ユニットに配分され、それによって各装置の一定のデューティ速度を得る。この目的は、インテリジェントコンパイラによって実行されてもよいいわゆるスケジューリングによって遂げられる。
【0004】
機能ユニットの処理から得られる結果は、機能ユニットに割り当てられたそれぞれのレジスタファイルに格納されてもよく、レジスタファイルは、論理アドレス、例えば結果レジスタインデックスによってアドレス指定できる複数の物理レジスタを含んでいる。
【0005】
様々な公知のプロセッサは、異なる物理レジスタファイルに同じ論理レジスタアドレスを有する異なる物理レジスタを使用する。これらは、単一論理レジスタファイルを有するVLIWプロセッサの実装を容易にするために使用される。実際は、これは、あらゆる変数が各物理レジスタファイルの1つのレジスタに書き込まれる。したがって、ブロードキャスト機能は、単一マルチポートレジスタファイルのタイミング問題を処理するためのハードウェアにより、成し遂げることができる。
【0006】
他のプロセッサタイプでは、分割レジスタファイルおよびブロードキャストが提案されている。この場合、アーキテクチャが、異なるレジスタファイル書き込みポートが結果を引き出すために異なる結果、あるいは等しい結果のいずれかを選択できるデータパスを可能にする時間固定パラダイムに基づいているので、ブロードキャスト機能の実現は、安価である。しかし、このような機能は、プロセッサシーケンサによって供給されるデータパス制御情報をバッファリングするのに複雑なハードウェアを必要とするデータ固定命令符号化において可能でない。
【0007】
クラスタVLIWプロセッサは、変数を記憶するために複数のレジスタファイルを利用する。これらのレジスタファイルは、コンパイラおよび/またはアセンブリ言語プログラマに論理的に明らかである。しばしば、機能ユニットは、そのオペランドを読み出すか、あるいはこれらのレジスタファイルのサブセットにその結果だけを書き込むことができる。したがって、特定の機能ユニットによって必要とされる変数は、この特定の機能ユニットによって直接アクセスできないレジスタファイルにあってもよい。このような場合、変数のコピーは、アクセスできるレジスタファイルに書き込まなければならない。このようなコピー動作によって発生するオーバーヘッドを減らすために、ブロードキャスト技術は、同じサイクルで特定の機能ユニットからの結果を、複数のレジスタファイルに書き込むようにいくつかのプロセッサで実装された。レジスタファイル書き込みポートが読み取り動作のために機能ユニット出力ポートの取り付けられる複数の結果バスの中の1つを選択できるようにプロセッサデータパスが構成される限り、このようなブロードキャスト機能は、容易に実現できる。しかし、データ固定プロセッサでは、このようなデータパス構成は、既に上記に述べたバッファ要求により高価である。それよりもむしろ、機能ユニットの出力ポートは、書き込み動作を実行するためにレジスタファイル書き込みポートが取り付けられる複数の結果バスの中の1つを、選択しなければならない。したがって、ブロードキャスト機能の装備は、プロセッサのコストの望ましくない増加をもたらす。
【0008】
したがって、本発明の目的は、それによって実装コストが低く保持できる信号処理装置およびブロードキャスト方法を提供することにある。
【0009】
この目的は、請求項1に規定されるような信号処理装置によって遂げられる。さらに、この目的は、請求項8に規定されているような信号処理結果を複数のレジスタに供給する方法によって遂げられる。
【0010】
したがって、ブロードキャストの安価な形式は、異なるレジスタファイルに同じ論理レジスタアドレスを有するいくつかの物理レジスタを使用することによって、実現できる。このように、ファイルの一部の論理レジスタアドレス範囲が他のファイルの論理レジスタアドレス範囲と重なるレジスタファイルが配置される。レジスタ割り当て手段が少なくとも2つのレジスタファイルを選択し、レジスタアドレスを選択されたレジスタファイルに供給することにより、レジスタファイル間のコピー動作をなくすことができる。機能ユニットの結果は、1つのプロセッササイクルで、異なるレジスタファイルの複数のレジスタにブロードキャストできる。実際には、ブロードキャストはレジスタアドレス空間を重ねることによって実現される。
【0011】
有利な開発によれば、機能ユニットは、対応する指示をレジスタ割り当て手段に供給するように構成されてもよい。したがって、レジスタ割り当て手段は、受信した指示に応じて、所定のレジスタファイルのスイッチング機能を実行する。
【0012】
この対応する指示は、結果が前記選択されたレジスタファイルのレジスタアドレスに書き込まれるべきであることを示す情報であってもよく、あるいは選択されたレジスタファイルのマルチキャスト、あるいはブロードキャストレジスタを指す結果レジスタファイルであってもよい。このため、命令ワードは、ブロードキャスト、あるいはマルチキャスト機能を示す対応する制御、あるいはフラグ情報を含んでもよいし、又は、選択されたレジスタファイルのマルチキャスト、あるいはブロードキャストレジスタを示す特定の結果レジスタアドレスを含んでもよい。
【0013】
他の有利な開発によれば、レジスタ割り当て手段は、対応する指示に応じて結果およびレジスタアドレスを選択されたレジスタファイルに多重分離する多重分離手段を含んでもよい。この場合、ブロードキャスト機能の安価な実現は、単に、機能ユニットの出力にそれぞれ多重分離器を付加することによって成し遂げることができる。
【0014】
信号処理装置は、データ固定命令符号化を使用する分割レジスタファイルを有する任意の種類のVLIWプロセッサであってもよい。さらに、機能ユニットは、レジスタファイルが割り当てられる複数の機能ユニットを備える機能ユニットクラスタであってもよい。
【0015】
下記において、本発明の好ましい実施形態は添付図面を参照して説明される。
【0016】
好ましい実施形態は、次にデータ固定符号化を使用する分割レジスタファイルを有するデータ固定VLIWプロセッサのデータパスに基づいて説明される。
【0017】
図1は、本発明の好ましい実施形態の基礎になるブロードキャスト原理の基本ブロック図を示す。図1によれば、それぞれの機能ユニットの命令ワードから得られた論理レジスタアドレスおよび機能ユニットから得られた結果データは、レジスタファイル割り当て装置RAに供給される。このレジスタファイル割り当て装置RAは、結果データおよび論理レジスタアドレス、あるいは論理レジスタアドレスから得られたレジスタアドレスを、レジスタファイルRF1〜RFnの中の1つ又は複数の特定のレジスタに供給するように構成されている。レジスタファイル割り当て装置RAの選択、あるいはスイッチング動作は、論理レジスタアドレス、あるいは論理レジスタアドレスから得られた制御情報もしくは対応する命令ワードに応じて実行される。したがって、レジスタファイル割り当て装置RAは、結果データおよび論理レジスタアドレスの所望の分配を成し遂げるための、多重分離器、制御可能なスイッチング機能、あるいは任意の論理回路によって実現されてもよい。
【0018】
図2は、n個のレジスタファイルRF1〜RFnおよびn個の機能ユニットクラスタUC1〜UCnの一般的な場合の本発明における、ブロードキャスト機能、あるいはマルチキャスト機能を行うのに必要とされる一般的な構成要素の主ブロック図を示す。図2によれば、幅iを有し、結果インデックスRIを含む命令ワードは、機能ユニットクラスタUC1〜UCnに供給される。既に述べられているように、命令ワードは、レジスタファイルRF1〜RFnから得られたそれぞれの変数に基づいて機能ユニットクラスタUC1〜UCnのそれぞれによって並列に実行される部分タスクのためのそれぞれの命令を含む。機能ユニットクラスタUC1〜UCnから得られた結果データD1〜Dnは、命令ワードに含まれる、あるいは命令ワードから得られる結果インデックスRIから得られるそれぞれの結果インデックスRI1〜RInとともに、レジスタファイル割り当て装置RAに供給される。レジスタファイル割り当て装置は、入力値D1〜DnおよびRI1〜RInを、それぞれの出力値RDRF1〜RDRFnおよびRRIRF1〜RRIRFnとして、それぞれの分割レジスタファイルRF1〜RFnに供給するように構成される。レジスタファイル割り当て装置RAの選択機能、あるいはスイッチング機能は、制御情報としてレジスタファイル割り当て装置RAに供給されるレジスタインデックスRI〜RInに応じて実行される。
【0019】
したがって、結果データD1〜DnおよびレジスタインデックスRI1〜RInのいずれもが、分割レジスタファイルRF1〜RFnのいずれか、あるいはいくつかのレジスタファイルに分配でき、それによってブロードキャスト機能、あるいはマルチキャスト機能を実現する。機能ユニットクラスタUC1〜UCnがレジスタファイルRF1〜RFnのいずれをもアクセスできるように、図2に示された信号処理装置が構成されてもよいことに注目する。
【0020】
図3は、2つの分割レジスタファイルRF1〜RFnを有する2つの機能ユニットクラスタUC1およびUC2についての好ましい実施形態の実装を示し、レジスタファイル割り当て機能は3つの多重分離器DM1〜DM3によって行われる。図3によれば、レジスタファイルRF1およびRF2への変数のブロードキャストは、機能ユニットクラスタUC1およびUC2の出力で、多重分離器を使用することによって、簡単に行われ、結果をこれら出力のうちの複数に転送できる。命令ワードでは、1つの結果レジスタアドレス(結果インデックス)が、1つの変数に対して指定される。グローバル論理レジスタアドレスマップにおいて、このアドレスが異なるレジスタファイルのマルチキャストレジスタ、あるいはブロードキャストレジスタを参照する場合には、それぞれの多重分離器の対応する複数の出力は、対応する論理ORゲートを介してこれらのレジスタの結果バスに接続される。そして、この結果バスは、変数をその正確な宛先に伝達する。変数あるいは結果データとともに、結果レジスタインデックスRRIは、結果バスを介して、それぞれのレジスタファイルRF1および/またはRF2に供給され、結果データが書き込まれる所望の物理レジスタをアドレス指定するために使用される。
【0021】
図3に示されたケースでは、第1の機能ユニットクラスタUC1は、2つの変数を第1のレジスタファイルRF1から受け取り、1つの結果を第1の多重分離器DM1に供給するように構成されている。第2の機能ユニットクラスタUC2は、3つの変数を第2のレジスタファイルRF2から受け取り、2つの結果をそれぞれの多重分離器DM2およびDM3に出力するように構成されている。機能ユニットの各々は、結果インデックスRIが処理され、多重分離機能を行う多重分離器DM1〜DM3のそれぞれの入力および制御端子に結果インデックスRIが供給されるレジスタ部を、備えている。結果インデックスRIが、結果レジスタインデックスRRIと同一であってもよいことに、留意されたい。一方、結果インデックスRIは、ブロードキャスト機能および所望のレジスタファイルを示す付加情報によって、結果レジスタインデックスRRIとは異なってもよい。
【0022】
図4は、本発明の好ましい実施形態で実行されるブロードキャスト機能、あるいはマルチキャスト機能の基本流れ図を示している。ステップS100では、それぞれの機能ユニットクラスタに供給された命令ワードが読み出される。次に、レジスタアドレス、あるいは結果インデックスは、ステップS101で命令ワードから決定されるか、あるいは得られる。決定された結果インデックスRIに基づき、物理レジスタファイルRF1〜RFnは、レジスタファイル割り当て機能によって選択される(ステップS102)。最後に、結果データおよび選択された物理レジスタを示すレジスタアドレスRRIは、選択物理レジスタファイルに供給される(ステップS103)。これにより、結果が機能ユニットクラスタUC1〜UCnの各々に直ちに使用可能なように、結果のデータがレジスタファイルRF1〜RFnの異なるレジスタファイルのいくつかの物理レジスタで使用可能である。
【0023】
本発明がデータ固定命令符号化を使用する分割レジスタファイルを有する任意の種類のVLIWプロセッサで使用できることに注目されたい。
【0024】
本発明によれば、安価なブロードキャストの形式は、異なるレジスタファイルRF1〜RFnに同じ論理レジスタアドレスを有する若干の物理レジスタを使用することによって実現できる。このようにして、重なるアドレス範囲を有するレジスタファイルを得ることができる。レジスタアドレスが全てのレジスタファイルの物理レジスタを示す場合、ブロードキャストは、結果がこのレジスタアドレスに書き込まれなければならないことを命令で単に示すことによって実現できる。したがって、ハードウェア(例えば、レジスタファイル割り当て装置RA)は、結果が同じアドレスを伝達する全物理ロケーションに書き込まれることを保証する。一方、すべてのレジスタファイルRF1〜RFnのサブセットの物理レジスタを、レジスタアドレスに参照だけさせることが可能である。このようにして、マルチキャストが実現できる。
【0025】
本発明は好ましい実施形態とともに説明されているが、多数の他の代替例、修正および変更は前述の説明によって明らかであることは当業者に明らかである。したがって、ここに示された本発明は、添付された特許請求の範囲内の全てのこのような代替例、修正例、用途および変更例を含むことを意図している。
【図面の簡単な説明】
【図1】 本発明の好ましい実施形態の基礎になるブロードキャスト原理の基本ブロック図である。
【図2】 本発明の好ましい実施形態による信号処理装置の一般的な実装の基本ブロック図である。
【図3】 2つの機能ユニットクラスタおよび2つのレジスタファイルを含む好ましい実施形態の特定の実装を示している。
【図4】 本発明の好ましい実施形態によるブロードキャスト方法の基本フロー図を示している。
Claims (10)
- 命令ワードに基づいてディジタルデータを処理する複数の機能ユニットと、前記機能ユニットのそれぞれから得られた結果を記憶する複数のレジスタファイルとを備え、前記機能ユニットは、前記命令ワードから得られたレジスタアドレスを使用することによって前記レジスタファイルの所定のレジスタに結果を書き込むように構成された、信号処理装置であって、
前記命令ワードが対応する指示を含む場合、前記レジスタファイルの少なくとも2つを選択し、前記レジスタアドレスを前記選択されたレジスタファイルに供給するレジスタ割り当て手段を、備えることを特徴とする信号処理装置。 - 前記機能ユニットは、前記対応する指示を前記レジスタ割り当て手段に供給するように構成されることを特徴とする請求項1記載の装置。
- 前記信号処理装置が、プログラマブルVLIWプロセッサであり、かつ前記レジスタファイルが、分割レジスタファイルであり、データ固定命令符号化が使用されることを特徴とする請求項1又は2記載の装置。
- 前記対応する指示が、前記結果が前記選択されたレジスタファイルの前記レジスタアドレスに書き込まれるべきであることを示す情報であることを特徴とする前述の請求項のいずれか1項に記載の装置。
- 前記対応する指示が、前記選択されたレジスタファイルのマルチキャスト、又はブロードキャストレジスタを指す結果インデックスであることを特徴とする請求項1乃至3のいずれか1項に記載の装置。
- 前記レジスタ割り当て手段が、前記対応する指示に応じて前記結果および前記レジスタアドレスを前記選択されたレジスタファイルに多重分離する多重分離手段を備えることを特徴とする前述の請求項のいずれか1項に記載の装置。
- 前記機能ユニットが機能ユニットクラスタであることを特徴とする前述の請求項のいずれか1項に記載の装置。
- 信号処理装置の異なるレジスタファイルに配置された複数のレジスタに信号処理結果を供給する方法であって、
(a)命令ワードに基づいてレジスタアドレスを決定するステップと、
(b)前記レジスタアドレスを前記複数のレジスタファイルに供給するステップとを含む方法において、
(c)前記命令ワードの対応する指示に基づいて、異なる複数のレジスタファイルを選択し、かつ前記レジスタアドレスを前記選択された複数のレジスタファイルに供給するステップであって、前記対応する指示が、前記選択されたレジスタファイルのマルチキャスト、又はブロードキャストレジスタを指す結果インデックスである、ステップを、
備えることを特徴とする方法。 - 前記対応する指示が、前記結果が前記選択されたレジスタファイルの前記レジスタアドレスに書き込まれるべきであることを示す情報であることを特徴とする請求項8記載の方法。
- 前記選択するステップが、前記対応する指示に応じて前記結果および前記レジスタアドレスを前記選択されたレジスタファイルに多重分離する多重分離ステップを含むことを特徴とする請求項8又は9に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP00204430 | 2000-12-11 | ||
PCT/EP2001/013734 WO2002048871A1 (en) | 2000-12-11 | 2001-11-23 | Signal processing device and method for supplying a signal processing result to a plurality of registers |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004516544A JP2004516544A (ja) | 2004-06-03 |
JP3861054B2 true JP3861054B2 (ja) | 2006-12-20 |
Family
ID=8172408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002550515A Expired - Fee Related JP3861054B2 (ja) | 2000-12-11 | 2001-11-23 | 信号処理装置および信号処理結果を複数のレジスタに供給する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7032102B2 (ja) |
EP (1) | EP1346282A1 (ja) |
JP (1) | JP3861054B2 (ja) |
KR (1) | KR100861810B1 (ja) |
CN (1) | CN1214321C (ja) |
WO (1) | WO2002048871A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0215028D0 (en) * | 2002-06-28 | 2002-08-07 | Critical Blue Ltd | Microarchitecture description |
US7574583B2 (en) * | 2002-09-24 | 2009-08-11 | Silicon Hive B.V. | Processing apparatus including dedicated issue slot for loading immediate value, and processing method therefor |
AU2003272035A1 (en) * | 2002-11-20 | 2004-06-15 | Koninklijke Philips Electronics N.V. | Vliw processor with copy register file |
EP1763748A1 (en) * | 2004-05-27 | 2007-03-21 | Koninklijke Philips Electronics N.V. | Signal processing apparatus |
CN101027635A (zh) * | 2004-09-22 | 2007-08-29 | 皇家飞利浦电子股份有限公司 | 其中功能单元共用读取端口的数据处理电路 |
US7315803B1 (en) * | 2005-02-10 | 2008-01-01 | Xilinx, Inc. | Verification environment creation infrastructure for bus-based systems and modules |
JP5137821B2 (ja) * | 2005-06-01 | 2013-02-06 | マキシジェン, インコーポレイテッド | Peg化されたg−csfポリペプチドおよびその製造方法 |
US7669041B2 (en) * | 2006-10-06 | 2010-02-23 | Stream Processors, Inc. | Instruction-parallel processor with zero-performance-overhead operand copy |
CN102156632A (zh) * | 2011-04-06 | 2011-08-17 | 北京北大众志微系统科技有限责任公司 | 数据访问方法和装置 |
CN102231103B (zh) * | 2011-06-10 | 2013-10-16 | 清华大学 | 一种交替访问寄存器的装置及其方法 |
CN106371805B (zh) * | 2016-08-18 | 2018-07-17 | 中国科学院自动化研究所 | 处理器的动态调度互联寄存器及调度数据的方法 |
JP7172068B2 (ja) * | 2018-03-12 | 2022-11-16 | 富士通株式会社 | 情報処理装置、演算処理装置及び情報処理装置の制御方法 |
CN114078332B (zh) * | 2020-08-13 | 2023-05-05 | 比亚迪股份有限公司 | 广播控制方法和系统 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4975836A (en) * | 1984-12-19 | 1990-12-04 | Hitachi, Ltd. | Virtual computer system |
US4980819A (en) * | 1988-12-19 | 1990-12-25 | Bull Hn Information Systems Inc. | Mechanism for automatically updating multiple unit register file memories in successive cycles for a pipelined processing system |
JPH05233281A (ja) * | 1992-02-21 | 1993-09-10 | Toshiba Corp | 電子計算機 |
JPH06103068A (ja) | 1992-09-18 | 1994-04-15 | Toyota Motor Corp | データ処理装置 |
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WO2001067234A2 (en) | 2000-03-08 | 2001-09-13 | Sun Microsystems, Inc. | Vliw computer processing architecture having a scalable number of register files |
-
2001
- 2001-11-23 EP EP01991757A patent/EP1346282A1/en not_active Withdrawn
- 2001-11-23 KR KR1020027010279A patent/KR100861810B1/ko not_active IP Right Cessation
- 2001-11-23 JP JP2002550515A patent/JP3861054B2/ja not_active Expired - Fee Related
- 2001-11-23 CN CNB01804865XA patent/CN1214321C/zh not_active Expired - Fee Related
- 2001-11-23 WO PCT/EP2001/013734 patent/WO2002048871A1/en active Application Filing
- 2001-12-10 US US10/016,184 patent/US7032102B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030007415A (ko) | 2003-01-23 |
WO2002048871A1 (en) | 2002-06-20 |
US7032102B2 (en) | 2006-04-18 |
JP2004516544A (ja) | 2004-06-03 |
US20020091911A1 (en) | 2002-07-11 |
CN1214321C (zh) | 2005-08-10 |
KR100861810B1 (ko) | 2008-10-07 |
CN1401101A (zh) | 2003-03-05 |
EP1346282A1 (en) | 2003-09-24 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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