CN1212653C - 减少铜导线龟裂与变形的方法 - Google Patents

Abstract

一种可减少铜导线龟裂与变形的方法，其步骤是在长时低温的热处理过程之后，再加入一短时高温的热处理来增强铜内结构的应力。在这里的高温是选自于长时低温热处理之后直到内连线金属化工艺结束前所有工艺中的最高温度，以作为工作温度。在该最高温度之下，以快速加热的方式来增强铜薄膜的应力，并饱和铜粒成长。因此，在后续的热处理过程中，其工作温度不致于高过此一最高温度，使得铜薄膜结构变的更稳定、铜龟裂现象可以因而减至最低。最后再将芯片送入化学机械研磨而获得全面性的金属化平坦过程，以完成铜多层金属内连线。由于避免造成介层孔的龟裂或不正常的开口及介层孔内不正常电阻值，可以提高铜内连线品质和获得整个可靠的线路。

Description

减少铜导线龟裂与变形的方法

(1)技术领域

本发明有关一种半导体元件工艺中形成铜导线的方法，特别是一种在热力过程中以短时高温的方式减少铜导线龟裂与变形的方法。

(2)背景技术

在过去超大型集成电路工艺技术中，典型金氧半导体结构主要是由下面数项重要的工艺步骤所构成：

1.形成场隔离区；

2.形成导电栅极在介电层上；

3.重掺杂源极与漏极区域；

4.沉积一个或多个介电层以形成内介电层；

5.在内介电层间形成接触开口，藉由中间的金属将源极、漏极及栅极进行电性连接；

6.沉积一层或多层金属层进行金属化过程；及

7.用介电层对元件形成保护膜。

由于近来集成电路尺寸的逐渐缩小，元件的功能与传输速度的要求也大幅提升。超大型集成电路的诞生与改进，半导体电路与元件的快速传输需要元件本身具有较低的阻抗值以提供信号快速传递，由于铜材质具有低的阻抗值特性，因此过去所使用的铝线，现已逐渐由铜线所取代。铜金属工艺已成为集成电路制造业未来的趋势，金属铜因具有低的电阻值及较佳的电迁移效应(better electro-migration performance)，因此铜较铝材质在多重连线金属化过程来得适用。虽然如此，铜材质仍有一些缺点，例如：污染、不可蚀刻、结构硬度等问题。其中，铜的不可蚀刻特性目前已由双金属镶嵌工艺(dual damascene process)与化学机械研磨(CMP)技术所解决。

嵌入工艺(damascene process)是用于金属层间的连线，双金属镶嵌工艺(dual damascene process)则用于多层金属层间的连线，它容许沟槽(trench)与介层孔(via hole)同时填满。

在双金属镶嵌工艺之后，接着的铜电镀过程(electro copper deposition)通常被用在0.18，0.13μm以后的集成电路工艺中以减少电路RC延迟现象的发生。

目前，炉管(furnace)长时间低温热力过程，经常用于电镀过程，以得到较佳的初期颗粒成长(initial grain growth)，但此一过程仍不足以在介层孔中形成稳定颗粒的结构。这些颗粒会在接下来不可避免的热力过程(thermaltreatment)中成长，并造成铜微粒在介层孔中的变形与龟裂。这种现象经常在内金属介电层中(inter-mental dielectric，IMD)发现。这种物理结构缺陷可造成介层孔口不正常的开口或介层孔口电阻值的不正常升高，尤其在集成电路结构尺寸越来越小，介层孔也越来越小的趋势下，产生的问题会越严重。

传统的铜金属化形成过程如图1所示，有一铜金属层以铜电镀法(ECD)沉积在介层孔(via hole)内(步骤101)。铜粒经由铜电镀过程有较佳品质的微粒，接着又进行一种热力过程，此一热力过程是用来改善初期铜微粒成长(initialgrain growth)，如图中所示，以长时间低温热力过程来处理该铜金属层(步骤103)。由于铜加热时间大约数小时，此一缓慢加热的目的，在使微粒(grain)的初期成长有较佳的条件及不致快速累积应力。接着，以一化学机械研磨(CMP)来移除介层孔(via hole)外多余的铜金属，因而使得介层孔(via hole)内形成铜插塞(copper plug)。图1中的一些适当条件也将于图2A至图2C中作为参考比较之用。

图2A中，一导电层203在底材201上面，该底材201可以是硅底材或包含内金属介电层的材质，导电层203可以是一硅底材阱或内介电层的金属层。介电层(dielectric)204沉积在该底材201上，一蚀刻终止层(etch stop layer)202在第一层介电层204上面，第二层介电层207位于蚀刻终止层202上面。接着，在第一层介电层204与第二层介电层207上面共形地(conformally)沉积一层扩散阻障层(diffusion barrier layer)205以防止金属材质渗透入第一介电层204与第二介电层207里面，因而形成双金属镶嵌(dual damascene)结构206，其中包含上层的沟沟槽(trench)206B与下层的介层孔(via hole)206A。

接着，如图2B所示，一层铜208沉积在双金属镶嵌(dual damascene)206里面，铜层208是藉由铜电镀(electro copper deposition)过程所沉积，为使得铜粒经由铜电镀过程有较佳品质的微粒，因此又采用一种长时间低温热力过程来改善初期铜微粒成长(initial grain growth)，由于铜加热时间大约数小时，此一缓慢加热的目的在使铜微粒(grain)的初期成长有较佳的条件及不致快速累积应力。

接着，如图2C所示，用化学机械研磨(chemical mechanical polishing，CMP)全面性地研磨铜薄膜208表面，使得在第二层介电层207上面多余的铜薄膜208被移除，最后得到一全面平坦化的金属铜208A。

接下来，如图3所示，再沉积一层介电层204A在铜薄膜208A(在图2C中)与第二层介电层207上面。由于此一沉积过程是后续工艺不可避免的热力处理中的一环，其温度甚高，因此，对于介电层204A下面的双金属镶嵌铜粒而言，会因为此热力处理导致应力不平衡(stress imbalance)，而产生龟裂或不正常开口及阻值过高的状况发生。由于全部的铜内连线过程中牵涉到许多的热处理过程持续不断地逐一进行。这种现象在介层孔(via hole)越来越小且又是低介电材料时，情况会变的相当严重。因此，需要一新颖的方法来防止此一现象发生。

(3)发明内容

本发明的一目的是在铜金属化过程中提供一种减少铜导线龟裂与防止铜导线变形的方法。

本发明的另一个目的是提供一种在铜金属化过程中使得铜的应力达到稳定以避免在后续热力过程中产生铜龟裂或变形现象发生的方法。

本发明的又一目的是提供一种减少铜内连线间的电迁移(electricmigration)阻力与防止不正常的电阻值发生的方法。

因此根据以上目的，本发明提出一方法主要是在形成铜导线过程中，在长时间低温的热处理过程后再加以一短时高温快速加热的过程，以加强铜微粒应力结构的方法，并饱和(saturate)介层孔(via hole)中铜粒成长(graingrowth)，藉由这一额外加进来的热力过程，铜的内在结构会因而达到较稳定的状态，如此可减少铜介层孔(copper via)内变形与龟裂的可能发生机率。

本发明的主要目的是藉由上述的短时高温(short time high temperature)快速加热的过程来稳定铜微粒的应力，使得铜微粒在接下来不可避免的热力处理过程中，不会因受热不同，导致应力变化而产生不正常介层孔开口(viaopen)或阻值升高的问题，因而达到铜薄膜内应力的较佳品质。这一热力处理过程是在一最高温度下执行，该温度是由电镀过程(ECD)之后直到整个内连线工艺(interconnects)结束前的热处理过程中，选取一最高温度为工作温度(working temperature)，并以该最高温度进行短时间的加热，以饱和铜粒的成长。

本发明所采取的方法，在花费上是最经济、可靠、且最简便的方法，使得在后续工艺中不可避免的热力处理过程不会产生介层孔不正常开口与龟裂或变形。

(4)附图说明

图1显示传统的金属化过程流程图；

图2A至图2C显示传统的铜工艺热处理过程示意图；

图3显示在后续的热力循环过程中，再沉积一层介电层(相当于一热力过程)后，使铜应力受到改变后铜表面结构产生山丘状隆起的示意图；

图4显示本发明的金属化过程流程图；

图5A至图5E显示本发明的铜工艺热处理过程示意图；及

图6显示几种不同热处理过程后，铜应力变化的状况示意图。

(5)具体实施方式

本发明的较佳实施例将详细讨论如后。实施例是用以描述使用本发明的一特定范例，并非用以限定本发明的范围。

另外，半导体元件的不同部分并没有依照尺寸绘图。某些尺度与其他相关尺度相比已经被夸张，以提供更清楚的描述和本发明的理解。

虽然在这里图示的实施例是以具有宽度与深度在不同阶段的二维中显示，应该很清楚地了解到所显示的区域只是晶片的三维晶胞(cell)的一部份，其中晶片可能包含许多在三维空间中排列的晶胞。相对地，在制造实际的元件时，图示的区域具有三维的长度，宽度与高度。

图4，表示本发明中形成铜内连线的流程图。首先，有一铜金属层以铜电镀法(ECD)沉积在介层孔(via hole)内(步骤401)。接着，在一炉内以长时间低温热过程来处理该铜金属层(步骤403)。接着，进行短时高温热过程来处理该铜金属层(步骤405)，此一热处理是本发明的重点。接着，进行化学机械研磨(CMP)(步骤407)以移除介层孔外多余的铜金属，因而使得介层孔内形成铜插塞(copper plug)。图4中的一些适当条件也将会于图5A至图5D中作为参考比较之用。

图5A中，一导电层503在底材501上面，该底材501可以是硅底材或包含内金属介电层的材质，导电层503可以是一硅底材阱或内介电层的金属层。第一层介电层504沉积在该底材501上，一蚀刻终止层502在第一层介电层504上面，第二层介电层507位于蚀刻终止层502上面。接着，在第一层介电层504与第二层介电层507上面共形地(conformally)沉积一层扩散阻障层505以防止金属材质渗透入第一介电层504与第二介电层507里面，因而形成双金属镶嵌结构506，其中包含上层的沟沟槽506B与下层的介层孔506A。

接着，如图5B所示，一层铜508沉积在双金属镶嵌结构506里面。该层铜508是藉由铜电镀过程所沉积，为了使得铜粒经由铜电镀过程有较佳品质的微粒，因此又采用一种长时间低温热力过程550来改善初期铜微粒成长，该温度为小于300℃，由于此一阶段的铜加热时间大约为数小时，其目的在使铜微粒(grain)的初期成长有较佳的条件及不致快速累积应力。

接着，下面步骤是本发明的重点，元件又进行一短时间高温过程555，如图5C所示，铜微粒被一高温加热，该高温是选自于后续不可避免的热力过程中(包括沉积、回火等过程)的最高温度以作为工作温度，该热力处理过程大约执行2到10分钟。明显可见的是，铜微粒508A大小体积变得较饱和，铜粒大小比长时间低温(如图5B所示)处理过程后的体积来得大，此点表示铜粒在短时间高温过程555之后，铜粒饱和程度已较长时间低温热力过程550高出许多。

接着，如图5D所示，用化学机械研磨全面性地研磨铜薄膜508A表面，使得在双金属镶嵌结构506上多余的铜薄膜508A被移除，最后得到一全面平坦化的金属铜508B。

接着，如图5E所示，再沉积一层介电层504A在铜薄膜508B上面。由于经过上述短时间高温处理过程555之后，铜的应力结构已获得改善，铜粒饱和程度亦已大幅提高，所以虽然此一沉积介电层504A是一热力处理过程，温度甚高，但仍不致于对铜微粒结构有所影响，由于全部的铜内连线过程中牵涉到许多的热处理过程，而这些热处理过程的温度都不会高于该最高温度，因此，后续工艺并不会对铜粒应力结构有所改变。

图6中，显示几种热处理过程后铜应力变化的状况，在电镀铜的过程中其应力是所有热处理状况下最小的。x轴上A点表示铜粒在长时间低温下的应力值，明显可见，铜应力在长时间低温下的应力只比电镀铜后的应力增加一些。在x轴上B点则表示铜粒在长时间低温下，再加入一短时间高温热处理过程后的应力值，明显可见在短时间高温加热状况下，其应力突然的加大，此种应力的变化代表铜微粒结构已趋于稳定的状态。

在X轴上C点代表在另一高温短时间热处理后的铜应力，比较B点与C点，显示C点与B点的应力两者变化不多，表示C点的应力已达到稳定的状态。此点显示短时间高温的处理过程，当选取后续的最高温度为工作温度时，对于铜微粒确实能将其应力增大并使结构达到稳定状态。

本发明中提出一种使得铜薄膜微结构具有可较以往长时间低温的热处理增强应力的工艺方法。这一方法的验证方式已由不同热处理后应力的实验进行一佐证，且结果令人满意。

本发明可以适用任何金属薄膜的沉积过程，尤其是在真空系统下的电镀过程。而这样的改变并未脱离本发明的范围。

以上所述仅为本发明的较佳实施例，并非用以限定本发明的范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或替换，均应包含在下述的权利要求所限定的范围内。

Claims (7)

1.一种减少铜导线龟裂与变形的方法，其特征在于，至少包含：

提供一底材，该底材上具有一介电层，其中该介电层具有一双金属镶嵌结构；

沉积一金属层到双金属镶嵌结构里面以及该介电层上；

在一第一温度以及一第一时间间隔下加热该金属层；

在一第二温度以及一第二时间间隔下加热该金属层，其中该第二温度较该第一温度高，该第二时间间隔较该第一时间间隔短；及

移除在该双金属镶嵌结构外的该金属层。

2.如权利要求1所述的方法，其特征在于，所述的金属层至少包含铜。

3.如权利要求2所述的方法，其特征在于，所述的沉积该金属层的步骤是铜电镀沉积。

4.如权利要求1所述的方法，其特征在于，所述的第一时间间隔大于3小时。

5.如权利要求1所述的方法，其特征在于，所述的第二温度是在该半导体工艺中形成该铜双金属镶嵌结构之后所有热处理的最高温度。

6.如权利要求1所述的方法，其特征在于，所述的第二时间间隔小于1小时。

7.如权利要求1所述的方法，其特征在于，所述的移除该金属层的步骤是藉由化学机械研磨法进行。

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