CN1206321A - 2n×n多路交换机 - Google Patents

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Abstract

一种2n×n多路交换机,包括:使输入信元的路由标记有效,确定信元是否被保存和产生VD(有效)信号的2n个VD提取器(50);选择FIFO缓冲器并将信元向其传送的FIFO缓冲器选择装置(70);由2n个共享FIFO缓冲器组成并存贮信元的共享FIFO缓冲装置(80);读出存贮在FIFO缓冲器中的信元并将n个信元传送给输出端口的输出装置(90);和对当前存贮在共享FIFO缓冲装置(80)中的信元进行计数的信元计数器(60)。

Description

2n×n多路交换机
本发明涉及用于执行先进的ATM转换的2n×n多路交换机，尤其涉及包括VC(有效)提取部件、共享FIFO(先入先出)缓冲器选择装置、输出装置以及信元计数器的2n×n多路交换机，该VD提取部件用于产生确定是否传送所述信元的VD信号，所述共享FIFO缓冲器选择装置用于选择共享FIFO缓冲器。
到目前为止，通常使用全等同n×n交换机实现先进的(大容量)交换机。图1示出了根据现有输出缓冲方式的n×n交换机的结构。
如图1所示，用于构成现有技术大容量交换机的n×n交换机包括包含n个用于每个端口的端口滤波器的端口滤波装置10、FIFO(先入先出)缓冲器选择装置20、包含n个FIFO的共享FIFO缓冲装置30以及输出装置40。即在过去构成的n×n交换机中，必不可少地具有2n个端口滤波器、n个FIFO缓冲器选择装置20、2n个FIFO和n个输出装置40。
首先，该交换机拷贝输入信元n次并分别将它们传送给用于每个端口的端口滤波器。该端口滤波器是用于识别被输入的信元是否被传送给其端口的部件。如果正在被输入的信元被传送给它的端口，则端口滤波器将该信元传送给FIFO缓冲器选择装置20。反之，端口滤波器丢弃所述信元。
FIFO缓冲器选择装置20具有可以选择FIFO地址和传送线的功能，以使经过端口滤波器的信元能够存贮在共享FIFO缓冲装置30中，且输出装置40具有可以在每个信元时间从共享FIFO缓冲装置30中读出信元并将其传送给输出端口的功能。
关于实现上述的n×n交换机，存在一些问题，即需要相当多的步骤，并且对应于每个端口而包括的共享FIFO缓冲装置30不能彼此共享，从而使所需FIFO缓冲器的尺寸变得相当大。
特别是，在构成大容量交换机的情况下，还存在不易完全共享输出端口的问题，为了形成大容量交换机，需要大量的逻辑门。
另外，还存在一个问题，即如果一旦使用n×n交换机构成大容量交换机，它基本上具有Banyan(榕树)网络型结构，在上述情况下，不可避免地存在相当大程度的下降。
为了解决上述问题，本发明的目的是提供一种2n×n多路交换机，它可使均匀使用n个输出端口成为可能，它可以使用少于现有技术的路径指定标记，并通过使用公共缓冲器型交换机使效率的降低减至最小。
通过参照附图的如下详细描述，本发明的其它目的和优点将变得更加明显。
根据本发明的2n×n多路交换机的优选实施例包括：
由2n个VD提取器组成的VD(有效)提取装置，该装置使输入信元的路由标记有效并确定该信元是否保存和产生VD信号；
FIFO缓冲器选择装置，该装置使用所述VD信号选择FIFO缓冲器以存贮每个信元和将每个信元传送给所选择的FIFO缓冲器；
由2n个共享FIFO缓冲器组成并且存贮信元的共享FIFO缓冲装置；
输出装置，用于读出存贮在所述FIFO缓冲器中的信元和将所述n个信元传送给输出端口；和
信元计数器，用于使用来自FIFO缓冲器选择装置和输出装置的数据对当前存贮在共享FIFO缓冲装置中的信元计数。
在本发明中，FIFO缓冲器选择装置最好包括FIFO缓冲器地址提取装置和Banyan路由网络。
FIFO缓冲器地址提取装置最好能够使用2n个加法装置和2n个缓冲装置来产生FIFO地址缓冲器(FAB)。
加法装置最好输入最后在在前信元时间处读出的FAB和VD，和如果VD是零，则加1，否则加零，和所得结果变成下一个加法装置的输入，并且在同一时间它被存贮到缓冲装置中。
输出装置最好包括：
用于读出信元计数(CCNT)的读FIFO缓冲器地址(RFA)发生器；
FIFO缓冲器读选通(FRE)发生器，该发生器输入来自读FIFO缓冲器地址发生器的读出的FIFO缓冲器地址；和
输出信元多路装置，该装置输入来自读FIFO缓冲器地址发生器的被读出的FIFO缓冲器地址并输入来自共享FIFO缓冲装置的信元。
读FIFO缓冲器地址发生器最好包括：
n个加法装置，如果在一个信元时间之前最后读出的信元计数大于零，则该加法装置加1，反之加零，并将其结果输入给下一个加法器；和
n个缓冲装置，它同时输入由各加法装置输入的值。
最好在由在前加法装置输入的信元计数大于i的情况下，第i个加法装置加1，反之加零，和将结果传送给下一个加法装置和缓冲装置。
最好该FIFO缓冲器读选通发生器使用由RFA发生器产生的RFA来产生FIFO缓冲器地址选通信号，并包括4n+1个比较器、4n个“或”门和6n个“与”门。
最好该输出信元多路装置由n个2n×1多路器组成，并使用由RFA发生器产生的RFA从多个读出的信元中选择一个和输出它。
该信元计数器最好包括：
两个减法器，用于计算在这个信元时间处最新存贮的信元和最新读出的信元；和
加法-减法器，用于使在一个信元时间之前存贮在共享FIFO缓冲装置中的信元计数和在这个信元时间处新存贮的信元计数相加，并减掉新被读出的信元计数，和最后计算在这个信元时间处存贮在共享FIFO缓冲装置中的信元计数，并输出给输出装置的FRA发生器的加法器，以便计算在下一个信元时间处共享FIFO缓冲器中将被读取的FIFO缓冲器地址。
图1示出了现有技术的n×n交换机的框图；
图2示出了本发明2n×n多路交换机的框图；
图3示出了图2所示的FIFO缓冲器选择装置的详细框图；
图4示出了图3所示的FIFO缓冲器地址提取装置的详细框图；
图5示出了图2所示的输出装置的详细框图；
图6示出了图5所示的RFA发生器的详细框图；
图7示出了图5所示的FRE发生器的详细框图；
图8示出了图5所示的输出信元多路装置的详细框图；
图9示出了图5所示的信元计数器的详细框图。
下面参照图2详细解释本发明。图2示出了本发明的2n×n多路交换机的框图。在本发明中，由2n个VD提取器组成的VD提取装置50中输入2n个信元作为2n×n多路交换机的输入。
此时，传送给每个输入端口的信元具有该信元在每个信元时间都是有效的信元形式或伪信元形式。在2n×n多路交换机中，根据每个周期被输入和经过共享FIFO缓冲装置80传送给输出装置90的2n个信元(I0～In-1)中的路由标记有选择地选择所述信元并将其存贮在FIFO缓冲器选择装置70中。输出装置90在每个信元周期经过输出端口输出n个信元(O0-On-1)。
VD提取装置50确定是否经过2n×n多路交换机传送正在输入的信元。如果所述信元将被传送，它被设置为0，反之，它被设置为1，因此它可以被用于FIFO缓冲器选择装置70。
装置70的结构应当根据用户的需要构成，所以它没有固定的结构。
FIFO缓冲器选择装置70参照经过2n个VD提取器传送的信元(I0～I2n -1)和VD位(VD0…VD2n-1)选择其中每个信元都被存贮的FIFO缓冲器，并将该信元传送给相应的FIFO缓冲器侧。信元计数器60读出共享FIFO缓冲装置80中每个FIFO缓冲器的地址，其中地址被FIFO缓冲器选择装置70存贮在缓冲器中。然后，信元计数器将信元计数的结果通知给输出装置90。信元计数器读取从输出装置90中读出的FIFO地址。
图3的框图详细示出了FIFO缓冲器选择装置70。FIFO缓冲器选择装置70包括FIFO缓冲器地址提取装置100和Banyan路由网络110，即从VD提取装置50输入的数据被经过FIFO缓冲器地址提取装置100和Banyan路由网络110均匀存贮在共享FIFO缓冲装置80中。
图4详细示出了FIFO缓冲器选择装置70中FIFO缓冲器地址提取装置100的框图，FIFO缓冲器地址提取装置100包括2n个加法器和2n个缓冲器。如果在FIFO地址缓冲器FAB2n-1中在前信元时间处最后读出的VD0的值是0，则加法器0加1，如果所述值是1，则加0，从而使其能够输入给下一个加法器VD1并同时将其结果存贮在缓冲器0中。
存贮在缓冲器(缓冲器0-缓冲器2n-1)中的值(FAB0-FAB2n-1)表示共享FIFO缓冲装置80中FIFO缓冲器的地址，在该共享FIFO缓冲装置80中，每个信元均被存贮并被用作表示在Banyan路由网络110下一阶段中经过的路由路径的路由标记。
Banyan路由网络110能够将该信元传送给共享FIFO缓冲装置80中的FIFO缓冲器一侧，并且使用FAB使每个信元到达所述共享FIFO缓冲装置80的FIFO缓冲器。
图5详细地示出了本发明输出装置90的框图。输出装置90能够采用循环方式以存贮的顺序从存贮在共享FIFO缓冲器中的2n信元中最多读出n个信元，并将该信元传送给输出端口。如果共享FIFO缓冲器中的信元数量少于n，那么输出与那里存在的信元一样多的信元，且伪信元被输出给输出端口。
如图5所示，输出装置90包括FIFO读出选通发生器140、读FIFO缓冲器地址发生器150和输出信元多路装置160。
图6示出了输出装置90中RFA发生器150的框图，RFA发生器包括n个加法器和n个缓冲器。待读出的FIFO地址被存贮在该缓冲器中。
如果在一个信元时间之前最后读出的FIFO缓冲器的信元计数(CCNT)在大于零，则加法器0加1，且其结果被同时输入给下一个加法器和缓冲器0。如果该CCNT大于i，则加法器i使来自前一个加法器i+1的输入值加1，反之则加0，然后将结果传送给下一个加法器i+1和缓冲器1。
图7详细示出了图5所示的FRE发生器的框图。这里，FRE是使用RFA产生的，RFA是由RFA发生器产生的。如图7所示，FRE发生器可以包括：4n+1个比较器190；4n个“或”门220、230；和6n个“与”门200、210、240。
比较器0190比较RFA0和RFAn-1，如果RFAn-1大于RFA0，则输出1，反之则输出0。如果比较器0190的比较结果是1，那么，COMPARTTORko的结果Lk和比较器kl的结果Hk被逻辑的相乘(200、210)且变成每个FREk的值。如果比较器0190的值是0，那么，比较器ko的结果Lk和比较器kl的结果Hk被逻辑相加(230、240)且其结果变成每个FREk值220。
若FREk是0，那么从第k个FIFO缓冲器中读出信元，反之如果FREk是1，则形成伪信元FOk。经过这种方法读出的信元(FO0～FO2n-1)被传送给输出信元多路装置160。
图8所示的多路转换器250使用由RFA发生器150产生的RFA而从读出的信元(FO0～FO2n-1)中选择一个并输出它。即，输出端口0根据RFA0的值选择第x个信元FOx。信元计数器60记录在共享FIFO缓冲装置80中当前所存贮的信元数，如图9所示，信元计数器60由两个减法器260、270和加法-减法器280构成。
两个减法器260、270分别计算在这个信元时间处新存贮的信元数和新被读出的信元数，加法-减法器280分别计算此时新保存的信元数和新被读出的信元数。加法减法器280使CCCN和新存贮的信元(NSC)相加，减掉新读出的信元(NRC)，并计算此时间信元处存贮在共享FIFO缓冲装置80中信元的数量，所得结果被传送给RFA发生器的加法器，用于计算将被在下一个信元时间从共享FIFO缓冲装置读出的FIFO缓冲器地址，其中，NSC是在此时间信元处已经被存贮的新存贮信元的数量，NRC是在此时间信元处已被存贮的信元数量，并且在一个信元时间之前，CCNT已经被存贮在共享FIFO缓冲装置80中。

Claims (10)

1．一种2n×n多路交换机，包括：
包含2n个VD(有效)提取器的VD提取装置，用于使输入信元的路由标记有效和确定所述信元是否被保留和产生VD信号；
FIFO缓冲选择装置，用于使用所述VD信号选择用于存贮每个信元的FIFO缓冲器，和将信元传输给所选择的FIFO缓冲器；
包含2n个共享FIFO缓冲器并用于存贮信元的共享FIFO缓冲装置；
输出装置，用于读出存贮在所述FIFO缓冲器中的信元和将n个信元传输给输出端口；和
信元计数器，用于使用来自所述FIFO缓冲器选择装置和所述输出装置的数据计数当前存贮在所述共享FIFO缓冲器装置中的信元。
2．如权利要求1所述的2n×n多路交换机，其中所述FIFO缓冲选择装置包括FIFO缓冲器地址提取装置和Banyan(榕树)路由网络。
3．如权利要求2所述的2n×n多路交换机，其中所述FIFO缓冲器地址提取装置使用2n个加法装置和2n个缓冲装置产生FIFO地址缓冲器(FAB)。
4．如权利要求3所述的2n×n多路交换机，其中所述加法装置输出在在前信元时间处最后读出的FAB和VD，如果所述VD是0，则加1，反之，如果所述VD是1，则加0，和其结果变成下一个加法装置的输入，同时它被存贮到所述缓冲器装置中。
5．如权利要求1所述的2n×n多路交换机，其中所述输出装置包括：
用于读信元计数(CCNT)的读FIFO缓冲器地址(RFA)发生器；
FIFO缓冲器读选通(FRE)发生器，用于输入来自所述读FIFO缓冲器地址发生器的读出的FIFO缓冲器地址；和
输出信元多路装置，用于输入来自所述读FIFO缓冲器地址发生器的读出的FIFO缓冲器地址和输入来自共享FIFO缓冲装置的信元。
6．如权利要求5所述的2n×n多路交换机，所述读FIFO缓冲器地址发生器包括：
n个加法装置，用于在一个信元时间之前最后读出的信元计数大于零时加1，反之加零，并输入给下一个加法器；和
n个缓中装置，用于同时输入从所述加法装置输入的值。
7．如权利要求6所述的2n×n多路交换机，其中如果由在前加法装置输入的信元计数大于i，则第i个加法装置加1，反之则加0，并将结果传输给下一个加法装置和缓冲装置。
8．如权利要求5所述的2n×n多路交换机，其中所述FIFO缓冲器读选通发生器使用由所述RFA发生器产生的FRA来产生FIFO缓冲器地址选通信号，并包括4n+1个比较器、4n个“或”门和6n个“与”门。
9．如权利要求5所述的2n×n多路交换机，其中所述输出信元多路装置由n个2n×1个多路器组成，并使用由RFA发生器产生的RFA模式在读出的信元中选择一个和输出它。
10．如权利要求1所述的2n×n多路交换机，其中所述信元计数器包括：
两个减法器，用于计算在这个信元时间处新存贮的信元和新读出的信元；和
加法-减法器，用于使在一个信元时间之前存贮在共享FIFO缓冲装置中的信元计数和在此信元时间处新存贮的信元计数相加，减掉新被读出的信元计数，最后计算在这个信元时间处存贮在共享FIFO缓冲装置中的信元计数，并将其输出给所述输出装置的FRA发生器的加法器，以便计算在下个信元时间处所述共享FIFO中将被读取的FIFO缓冲器地址。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6983350B1 (en) 1999-08-31 2006-01-03 Intel Corporation SDRAM controller for parallel processor architecture
US7546444B1 (en) 1999-09-01 2009-06-09 Intel Corporation Register set used in multithreaded parallel processor architecture
US6532509B1 (en) 1999-12-22 2003-03-11 Intel Corporation Arbitrating command requests in a parallel multi-threaded processing system
US6694380B1 (en) 1999-12-27 2004-02-17 Intel Corporation Mapping requests from a processing unit that uses memory-mapped input-output space
US6661794B1 (en) 1999-12-29 2003-12-09 Intel Corporation Method and apparatus for gigabit packet assignment for multithreaded packet processing
US7681018B2 (en) 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
KR100409218B1 (ko) * 2000-12-08 2003-12-12 주식회사 하이닉스반도체 핫 스팟 트래픽용 교환기
US7072300B1 (en) * 2001-03-23 2006-07-04 Advanced Micro Devices, Inc. Action tag generation within a network based on priority or differential services information
US7895239B2 (en) 2002-01-04 2011-02-22 Intel Corporation Queue arrays in network devices
US20030174698A1 (en) * 2002-03-15 2003-09-18 Larose Martin NXN switch fabric partitioning
WO2005020526A1 (en) * 2003-08-15 2005-03-03 Thomson Licensing S.A. Broadcast router optimized for asymmetrical configuration
JP2013142706A (ja) * 2012-01-06 2013-07-22 Ricoh Co Ltd 映像投影装置
KR102501653B1 (ko) 2015-11-30 2023-02-21 에스케이하이닉스 주식회사 데이터 전달 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365519A (en) 1991-03-05 1994-11-15 Hitachi, Ltd. ATM switch1ng system connectable to I/O links having different transmission rates
US5216668A (en) * 1991-08-19 1993-06-01 Pacific Bell Modulated nonblocking parallel banyan network
JPH0583291A (ja) 1991-09-19 1993-04-02 Fujitsu Ltd Ａｔｍ試験方式
US5535197A (en) 1991-09-26 1996-07-09 Ipc Information Systems, Inc. Shared buffer switching module
US5383181A (en) 1991-10-31 1995-01-17 Nec Corporation Packet switching system capable of reducing a delay time for each packet
US5745789A (en) 1992-01-23 1998-04-28 Hitachi, Ltd. Disc system for holding data in a form of a plurality of data blocks dispersed in a plurality of disc units connected by a common data bus
GB9309468D0 (en) 1993-05-07 1993-06-23 Roke Manor Research Improvements in or relating to asynchronous transfer mode communication systems
US5406554A (en) 1993-10-05 1995-04-11 Music Semiconductors, Corp. Synchronous FIFO having an alterable buffer store
GB2288096B (en) 1994-03-23 1999-04-28 Roke Manor Research Apparatus and method of processing bandwidth requirements in an ATM switch
JP2655481B2 (ja) 1994-04-28 1997-09-17 日本電気株式会社 出力バッファ型ａｔｍスイッチにおける優先制御方法
US5412646A (en) * 1994-05-13 1995-05-02 At&T Corp. Asynchronous transfer mode switch architecture
JPH07321815A (ja) 1994-05-24 1995-12-08 Nec Corp 共有バッファ型ａｔｍスイッチおよびその同報制御方法
JP2550913B2 (ja) 1994-06-15 1996-11-06 日本電気株式会社 出力バッファ型ａｔｍスイッチ
FR2721777A1 (fr) 1994-06-22 1995-12-29 Trt Telecom Radio Electr Système de communication comportant un réseau et un dispositif de multiplexage et dispositif de multiplexage convenant à un tel systéme.
FR2726710B1 (fr) 1994-11-08 1997-01-03 Tremel Jean Yves Procede d'insertion de cellules dans un flux de type atm et dispositif de mise en oeuvre
KR0126848B1 (ko) 1994-12-16 1998-04-01 양승택 다중화기와 역다중화기를 이용한 고정길이 패킷 스위칭 장치
JPH08181699A (ja) 1994-12-27 1996-07-12 Fujitsu Ltd Ａｔｍ交換装置
US5544160A (en) * 1994-12-30 1996-08-06 At&T Corp. Terabit per second packet switch
US5687172A (en) 1994-12-30 1997-11-11 Lucent Technologies Inc. Terabit per second distribution network
US5642349A (en) 1994-12-30 1997-06-24 Lucent Technologies Inc. Terabit per second ATM packet switch having distributed out-of-band control
US5537403A (en) * 1994-12-30 1996-07-16 At&T Corp. Terabit per second packet switch having distributed out-of-band control of circuit and packet switching communications
US5548588A (en) 1995-01-31 1996-08-20 Fore Systems, Inc. Method and apparatus for switching, multicasting multiplexing and demultiplexing an ATM cell
US5724352A (en) 1995-08-31 1998-03-03 Lucent Technologies Inc. Terabit per second packet switch having assignable multiple packet loss probabilities
IT1280494B1 (it) * 1995-11-29 1998-01-20 Cselt Centro Studi Lab Telecom Procedimento per espandere la capacita' di elementi di commutazione e relativo stadio di commutazione.
FI103312B (fi) * 1996-11-06 1999-05-31 Nokia Telecommunications Oy Kytkentämatriisi
US6122274A (en) * 1997-11-16 2000-09-19 Sanjeev Kumar ATM switching system with decentralized pipeline control and plural memory modules for very high capacity data switching

Also Published As

Publication number Publication date
KR100212064B1 (ko) 1999-08-02
KR19980084053A (ko) 1998-12-05
US6289011B1 (en) 2001-09-11
CN1120652C (zh) 2003-09-03

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