CN1202573C - 半导体元件的封装模组及其制程方法 - Google Patents

半导体元件的封装模组及其制程方法 Download PDF

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Abstract

一种半导体元件的封装模组及其制程方法，该模组包含一封装基板、一半导体元件与一金属连接层。其制程方法为：将至少一个包含有多个金属垫的半导体元件固定在所述封装基板的第一表面上；利用光学对准机进行对准程序，再利用激光钻孔制程由第二表面对该封装基板进行钻孔，针对每一金属垫均在该封装基板上形成一个导电塞通孔；在所述封装基板的第二表面形成一层金属层，同时将每一导电塞通孔填满而形成多个金属导电塞；以及利用光刻与蚀刻制程在所述封装基板的第二表面形成金属连接层，其包含多条金属导线与多个接触垫。本发明可大幅降低封装模组及其制程的成本以提高其市场竞争力。

Description

半导体元件的封装模组及其制程方法
技术领域
本发明涉及一种半导体元件的封装模组及其制作方法。
背景技术
公知的半导体的封装制程有多种不同的型态，其中覆晶封装(flip chipPackage)是一种芯片正面朝下的封装技术。请一并参考图1，其为公知技艺的覆晶封装的剖面示意图，其包含一封装基板(substrate)1、一半导体元件2、多个凸块(bumps)3、一填隙层(underfill)4、以及多个焊接球(solder balls)5。
其中所述封装基板1通常是多层金属(4层或6层)基板，其包含第一表面1a与第二表面1b，更包含多个导电塞(via)6与多个焊接垫(solder pads)7。所述半导体元件2具有多个金属垫(die Pads)，在封装制程中首先在该金属垫形成凸块下金属膜(Under Bump Metallurgy；UBM)(未免图形过于复杂，未显示在图上)，再形成凸块3，再将所述半导体元件2粘着在所述封装基板1的第一表面1a上。所述填隙层4是用以加强所述半导体元件2和封装基板1间的机械粘着强度。所述焊接球5位于所述封装基板1的第二表面1b的焊接垫7上。
上述公知技艺具有下列的缺点：
1、公知的封装制程必须先在该金属垫形成凸块下金属膜(UMB)，再形成凸块，再将所述半导体元件粘着在所述封装基板的第一表面上。其中形成凸块下金属膜与凸块都是成本很高的制程。
2、公知技艺所使用的封装基板通常是多层金属(4层或6层)基板，其制作成本很高。
3、对于用以进行电性量测的侦测卡(probe card)而言，适用于有凸块的半导体元件的侦测卡的成本较高。由上述三点可以得知，公知的覆晶封装因为必须制作凸块下金属膜与凸块，使得封装制程的成本大幅提高，相对地降低产品的竞争力。
4、因为公知技艺必须使用多层的封装基板，其大多为有机材质(organicmaterial)，其热膨胀系数通常高达18ppm/℃，远高于硅半导体元件的4ppm/℃。此一热膨胀系数的不同造成温度循环可靠度(temperature-cyclereliability)的威胁，特别是对于大面积的半导体元件更是严重。
5、因为所述填隙层必须以流体流动的方式填入半导体元件和封装基板之间，其粘滞性(viscosity)不可过高，相对地使其材质选择性受到限制。
因此，如何开发出一种全新的半导体元件的封装模组以及其制程方法，以大幅降低制造成本并提升良率，便成为半导体封装产业一项十分重要的课题。
发明内容
本发明的主要目的为提供一种半导体元件的封装模组。
本发明的次要目的为提供一种具有多个半导体元件的封装模组。
本发明的再一目的在于提供一种半导体元件的封装模组的制作方法。
为实现上述目的本发明采用如下所述的技术方案：半导体元件的封装模组，其包含：
一封装基板，其包含第一表面及第二表面；所述封装基板更包含多个贯穿并连接其第一表面及第二表面的金属导电塞；
一半导体元件，其位于所述封装基板的第一表面；该半导体元件更包含有多个金属垫，其中每一金属垫皆连接至一个所述金属导电塞；
一金属连接层，其位于该封装基板的第二表面；所述金属连接层包含多条金属导线与多个接触垫，其中每一金属导电塞皆连接至一个所述金属导线。
其中所述封装基板由热膨胀系数与所述半导体元件相近的绝缘材质所组成。
其中更包含一胶质层，其位于所述封装基板的第一表面，用以将所述封装基板与半导体元件粘合；所述胶质层具有粘着性，其热膨胀系数小于15ppm/℃。
其中更包含一金属层，其位于该封装基板的第一表面上，并且覆盖所述半导体元件。
其中上述金属层更包含覆盖胶质层。
其中更包含一绝缘层，其位于该封装基板的第二表面并覆盖所述金属导线。
其中在每一所述接触垫上更包含一焊接球。
形成上述的半导体元件的封装模组的方法，其包含：提供一封装基板，其包含第一表面及第二表面；将至少一个半导体元件固定在所述封装基板的第一表面上，其中该半导体元件包含有多个金属垫；利用光学对准机进行对准程序，再利用激光钻孔制程由第二表面对该封装基板进行钻孔，针对每一金属垫均在该封装基板上形成一个导电塞通孔；在所述封装基板的第二表面形成一层金属层，同时将每一导电塞通孔填满而形成多个金属导电塞，其中每一个金属导电塞并连接至一个所述金属垫；以及利用光刻与蚀刻制程在所述封装基板的第二表面形成金属连接层，其包含多条金属导线与多个接触垫。
该方法，更包含在所述封装基板的第二表面形成绝缘层以覆盖所述金属导线的步骤，以及在所述接触垫上形成焊接球的步骤。
该方法，更同时在所述封装基板的第一表面形成一层覆盖所述半导体元件的金属层。
当所述封装基板采用半透明材质，则所述对准程序利用光学照相机由该封装基板的第二表面拍摄，当所述封装基板采用不透光材质，则所述对准程序利用X射线照相机由该封装基板的第二表面拍摄。
采用上述技术方案的本发明，具有如下的优点：
1、本发明不须制作凸块下金属膜(UBM)与凸块(bump)，可大幅降低封装制程的成本。
2、本发明的封装基板不须使用多层金属(4层或6层)基板，可大幅降低封装制程的成本。
3、本发明的半导体元件不须形成凸块，因此不须使用成本较高的电性量测的侦测卡(probe card)，可降低电性量测的成本。
4、因本发明的封装基板可选用与半导体元件的热膨胀系数接近的材质，可大幅提升其温度循环可靠度(temperature-cycle reliability)。
5、本发明其位于该封装基板的第一表面上并且覆盖所述半导体元件与胶质层的金属层，可形成一电磁屏蔽以防止静电破坏半导体元件，可增强散热功能，并可防止湿气入侵。
6、由于本发明的胶质层不似公知技艺的填隙层需要填隙，因此本发明的胶质层可选用粘滞系数较高的材质，可增强封装模组的防湿气效果。
7、因本发明的封装基板可选用热膨胀系数较低的材质，可大幅提升其尺寸大小的稳定度。
8、本发明所揭露者为LGA(land grid array)制程，另可轻易转换成PGA(pin grid array)制程、CGA(column grid array)制程BGA(ball grid array)制程。
9、可利用公知的增生技术(build-up process)在本发明的封装模组的结构下，在封装基板10的第二表面10b形成增生层(build-up layer)，以形成具有多层金属导电层(multi-layer interconnect)的半导体封装模组。
附图说明
图1为公知技艺的覆晶封装(flip chip package)的剖面示意图；
图2为本发明第一实施例所揭露的半导体元件的封装模组的剖面示意图；
图3为本发明第二实施例所揭露的半导体元件的封装模组的剖面示意图；
图4为本发明第三实施例所揭露的半导体元件的封装模组的剖面示意图；
图5为本发明第四实施例所揭露的具有多个半导体元件的封装模组(multi-chip module)的剖面示意图；
图6A-图6F为本发明中半导体元件的封装模组的制作方法的剖面示意图。
附图标号说明
1、封装基板           1a、第一表面            1b、第二表面
2、半导体元件         3、凸块                 4、填隙层
5、焊接球             6、导电塞               7、焊接垫
10、封装基板          10a、第一表面           10b、第二表面
11、导电塞通孔        12、金属导电塞          20、半导体元件
22、金属垫            30、胶质层              40、金属连接层
40a、金属导线         40b、接触垫             42、金属层
50、绝缘层            70、焊接球
具体实施方式
首先请先参考图2，其为本发明第一实施例所揭露的半导体元件的封装模组的剖面示意图。所述半导体元件的封装模组包含一封装基板(substrate)10、一半导体元件20、一胶质层(glue)30、一金属连接层(interconnect layer)40、以及一绝缘层(insulating layer)50。
所述封装基板10包含第一表面10a及第二表面10b，其由热膨胀系数(coefficient of thermal expansion)与所述半导体元件20相近的半透明或不透光的绝缘材质所组成(例如由硅(silicon)所构成的半导体元件20的热膨胀系数约为4ppm/℃)。所述封装基板10更包含多个贯穿并连接其第一表面10a及第二表面10b的金属导电塞12，该金属导电塞12的直径介于10微米(micro-meter)至100微米之间。
所述半导体元件20位于所述封装基板10的第一表面10a，其包含有多个金属垫22，其中每一金属垫22皆连接至一个所述金属导电塞12。
所述胶质层30用以将所述封装基板10与半导体元件20粘合，其由具有强粘着性、强硬度、低热膨胀系数(小于15ppm/℃)与低湿气吸收度等特性的物质所组成，例如环氧复合物(epoxy compounds)、复硫亚氨复合物(polyimide compounds)等等。
所述金属连接层40位于该封装基板10的第二表面10b，其包含多条金属导线40a、多个接触垫40b与多个导电塞垫(via Pads)(位于导电塞外围，未免图形过于复杂，未显示在图上)。其中每一金属导电塞12皆连接至一个所述金属导线40a；所述接触垫40b做为本封装模组与其他电路板或探针的接触之用。
所述绝缘层50又称为防焊层(solder mask)，其位于该封装基板10的第二表面10b并覆盖金属导线40a，用以保护所述金属导线40a。
接下来请参见图3，在本发明的第二实施例中，所述半导体元件的封装模组更包含一金属层42，其位于该封装基板10的第一表面10a上并且覆盖所述半导体元件20与胶质层30，可形成一电磁屏蔽以防止静电破坏半导体元件20，亦可增强封装模组散热功能，并可防止湿气入侵半导体元件20。本实施例的其他元件及其连接关系皆与第一实施例相同，未免篇幅过长不再赘述。
接下来请参见图4，在本发明的第三实施例中，所述半导体元件的封装模组更包含多个焊接球(solder balls)70，其位于该封装基板10的第二表面10b，并附着在所述接触垫40b之上。所述焊接球70通常由锡合金所组成，可做为焊接之用。本实施例的其他元件及其连接关系皆与第一实施例相同，未免篇幅过长不再赘述。
接下来请参考图5，其为本发明第四实施例所揭露的半导体元件的封装模组的剖面示意图。所述半导体元件的封装模组包含一封装基板10、多个半导体元件20、一胶质层30、一金属连接层40、以及一绝缘层50。
所述封装基板10包含第一表面10a及第二表面10b，其由热膨胀系数与所述半导体元件20相近的半透明或不透光的绝缘材质所组成(例如由硅所构成的半导体元件20的热膨胀系数约为4ppm/℃)。所述封装基板10更包含多个贯穿并连接其第一表面10a及第二表面10b的金属导电塞12。
所述多个半导体元件20位于所述封装基板10的第一表面10a，每一半导体元件20皆包含有多个金属垫22，其中每一金属垫22皆连接至一个所述金属导电塞22。另外所述胶质层30、金属连接层40、与绝缘层50皆与第一实施例相同，未免篇幅过长不再赘述。另外，本实施例亦可如第一实施例般加上金属层42以防止静电破坏半导体元件20，同时增强散热功能，并防止湿气入侵；本实施例亦可如第三实施例般在每一接触垫40b之上加上焊接球，以做为焊接之用。
因本实施例的封装模组包含多个半导体元件20，因此可形成一多芯片模组(multi-chip module；MCM)。
接下来请参考图6A-图6F，其为本发明各实施例所揭露的半导体元件的封装模组的制程剖面示意图。请先参考图6A，首先提供一封装基板10，其包含第一表面10a及第二表面10b，接着在该封装基板10的第一表面10a上，于预定粘贴半导体元件之处形成一层胶质层(glue)30，再进行一道预固化制程(pre-cure process)，图6A所显示为本发明第一、第二、及第三实施例的制程剖面示意图，至于第四实施例关于MCM的制程，其所形成的胶质层30亦必须位于预定粘贴各个半导体元件之处。因第四实施例的制程步骤与第一、第二、及第三实施例的步骤完全相同，因此图6A-图6F将仅针对第一、第二、及第三实施例的制程剖面进行描绘。
所述封装基板10由半透明或不透光的绝缘材质所组成，其热膨胀系数与欲进行封装制程的半导体元件相近，可使封装模组的热预算(thermal budget)大幅提高。例如欲进行封装制程的半导体元件由硅所构成，则封装基板10选取热膨胀系数近4ppm/℃的材质，例如陶瓷板(ceramic platelet)等等。所述胶质层30用以将所述封装基板10与半导体元件粘合，其由具有强粘着性、强硬度、低热膨胀系数(小于15ppm/℃)与低湿气吸收度等特性的物质所组成，例如环氧复合物(epoxy compounds)、复硫亚氨复合物(polyimidecompounds)等等。由于本发明的胶质层30不似公知技艺的填隙层需要填隙，因此本发明的胶质层30可选用粘滞系数较高的材质，可增强封装模组的防水效果。所述胶质层30可为液体型态(liqud form)或贴布型态(tape form)，若为液体型态，则可利用涂布、网印、喷印等方法将其固定在该封装基板10上；若为贴布型态，则可利用粘贴等方法将其固定在该封装基板10上。之后再进行一道预固化制程(pre-cure process)。
接下来请参考图6B，利用光学照相机进行对准与定位，将半导体元件20固定在封装基板10第一表面10a的胶质层30上。该半导体元件20必须被确实压紧在胶质层30上，并伴以一道固化制程(cure process)将其固化。所述半导体元件20包含有多个金属垫22，粘贴在封装基板10第一表面10a的胶质层30上。
接下来请参考图6C，在进行激光钻孔制程(laser drilling process)之前，首先进行对准程序(alignment)，以确保后续的激光钻孔制程可确实对准所述半导体元件20的每一个金属垫22。若封装基板10采用半透明材质，则对准程序可利用光学照相机(CCD camera)由封装基板10的第二表面10b拍摄；若封装基板10采用不透光材质，则对准程序可利用X射线照相机由封装基板10的第二表面10b拍摄。在运用对准程序以确定所述半导体元件20的每一个金属垫22的位置后，利用激光钻孔制程由第二表面10b对封装基板10进行钻孔，针对每一金属垫22均在该封装基板10上形成一个导电塞通孔(via hole)11，并使每一导电塞通孔11皆能对准其所对应的金属垫22。该激光钻孔制程不但必须将该封装基板10完全贯穿，亦必须将导电塞通孔路径上的胶质层30与金属垫22上的薄金属层及金属氧化层去除，以期降低将来形成的金属导电塞的电阻值。所述导电塞通孔11的直径介于10微米(micro-meter)至100微米之间。
该激光钻孔制程可选用任何型态的短脉冲激光，并且适度地调整其能量，使得多次激光照射才将该封装基板10完全贯穿。如此做法的优点在于可降低钻孔过程微小裂痕(micro-cracking)的产生，并使得导电塞通孔11的内壁轮廓更为平整。
接下来请参考图6D，先进行一道清洁制程(cleaning process)，接着利用物理沉积法(physical vapor deposition；PVD)、化学汽相沉积法(chemicalvapor deposition；CVD)或电镀法在所述封装基板10的第二表面10b形成一层金属层42，同时将每一导电塞通孔11填满而形成多个金属导电塞12，其中每一个金属导电塞12并连接至一个半导体元件20的金属垫22。
所述清洁制程可为离子体清洁制程(plasma cleaning process)、化学蒸气清洁制程、或化学液清洁制程，用以清除掉落于封装基板10的第二表面10b上与导电塞通孔11内的碎屑(包含源自胶质层30的有机物与源自封装基板10的无机物)与污染物(contamination)。所述金属层42可为单一铜层，亦可为Ti、W、TiN、TiW、TaN等薄粘着层(glue layer)与铜层的复层(compositelayer)结构。
在形成金属层42与金属导电塞12的制程中，亦可选择在封装基板10的第一表面10a与半导体元件20上亦形成金属层42，如此便形成本发明的第二实施例。此位于封装基板10的第一表面10a的金属层42覆盖半导体元件20，可形成一电磁屏蔽以防止静电破坏(ESD damage)半导体元件20，可增强散热功能，并可防止湿气入侵。
接下来请参考图6E，利用光刻制程(photo lithographic process)与蚀刻制程(etching process)，于所述封装基板10的第二表面10b形成金属连接层(interconnect layer)40，其包含多条金属导线40a、多个接触垫(land pads)40b与多个导电塞垫(via pads)(位于导电塞外围，未免图形过于复杂，未显示在图上)。其中每一金属导电塞12皆连接至一个所述金属导线40a，而该金属导电塞12连接至其所对应的半导体元件20的金属接触垫22；所述接触垫40b做为本封装模组与其他电路板或探针的接触之用。
其中所述光刻制程先在所述封装基板10的第二表面10b涂布一层光阻(photo resist)，再利用光罩(photo mask)进行曝光，接着运用显影技术以形成光阻图案。该光阻图案在接下来的蚀刻制程中做为硬式护罩(hardmask)。所述蚀刻制程利用离子体蚀刻(plasma etching)技术或湿蚀刻(wetetching)技术，透过所述光阻图案对金属层42进行蚀刻，以形成所述金属连接层40。
接下来请参考图6F，首先利用喷洒(spray coating)或网印(screenprinting)技术在所述封装基板10的第二表面10b上形成一层绝缘薄膜，利用光刻制程(photo lithographic Process)与蚀该制程(etching Process)，于所述封装基板10的第二表面10b上形成一绝缘层(insulating layer)50，其又称为防焊层(solder mask)，用以保护所述金属导线40a。
因所述绝缘薄膜属可感光材质，因此本光刻制程不需先行涂布光阻，可直接利用光罩进行曝光，在运用蚀刻制程便可形成所述绝缘层50。最后可再进行一道固化制程(cure process)以强化所述绝缘层50，本发明所揭露的半导体元件的封装模组的制程即告完成。
此外，亦可在每一接触垫40b上形成一个焊接球(solder ball)70(烦请参见图4)，其通常由锡的合金所组成，可做为焊接之用，如此便完成本发明第三实施例的制程。另外，亦可在每一接触垫40b上形成有机的抗氧化膜(organicanti-oxidation film)，可保护所述接触垫40b避免氧化。
本发明所揭露的半导体元件的封装模组及其制程方法具有如下的优点：
1、本发明不须制作凸块下金属膜(UBM)与凸块(bump)，可大幅降低封装制程的成本。
2、本发明的封装基板不须使用多层金属(4层或6层)基板，可大幅降低封装制程的成本。
3、本发明的半导体元件不须形成凸块，因此不须使用成本较高的电性量测的侦测卡(probe card)，可降低电性量测的成本。
4、因本发明的封装基板可选用与半导体元件的热膨胀系数接近的材质，可大幅提升其温度循环可靠度(temperature-cycle reliability)。
5、本发明第二实施例所揭露的金属层，其位于该封装基板的第一表面上并且覆盖所述半导体元件与胶质层，可形成一电磁屏蔽以防止静电破坏半导体元件，可增强散热功能，并可防止湿气入侵。
6、由于本发明的胶质层不似公知技艺的填隙层需要填隙，因此本发明的胶质层可选用粘滞系数较高的材质，可增强封装模组的防湿气效果。
7、因本发明的封装基板可选用热膨胀系数较低的材质，可大幅提升其尺寸大小的稳定度。
8、本发明的第一实施例所揭露者为LGA(land grid array)制程，另可轻易转换成PGA(pin grid array)制程、CGA(column grid array)制程BGA(ball grid array)制程。
9、可利用公知的增生技术(build-up process)在本发明的封装模组的结构下，在封装基板10的第二表面10b形成增生层(build-up layer)，以形成具有多层金属导电层(multi-layer interconnect)的半导体封装模组。
以上所述是利用较佳实施例详细说明本发明，而非限制本发明的范围，而且熟知此技艺的人士亦能明了，适当而作些小的改变与调整，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围。

Claims (10)

1、一种半导体元件的封装模组，其包含：
一封装基板，其包含第一表面及第二表面；所述封装基板更包含多个贯穿并连接其第一表面及第二表面的金属导电塞；
一半导体元件，其位于所述封装基板的第一表面；该半导体元件更包含有多个金属垫，其中每一金属垫皆连接至一个所述金属导电塞；
一胶质层，其位于该封装基板第一表面与该半导体元件之间，用以使该半导体元件紧密贴合于该封装基板上；及
一金属连接层，其位于该封装基板的第二表面；所述金属连接层包含多条金属导线与多个接触垫，其中每一金属导电塞皆连接至一个所述金属导线。
2、根据权利要求1所述的半导体元件的封装模组，其特征在于：所述封装基板系由热膨胀系数与所述半导体元件相近的绝缘材质所组成。
3、根据权利要求1所述的半导体元件的封装模组，其特征在于：更包含一胶质层，其位于所述封装基板的第一表面，用以将所述封装基板与半导体元件粘合；所述胶质层具有粘着性，其热膨胀系数小于15ppm/℃。
4、根据权利要求1所述的半导体元件的封装模组，其特征在于：更包含一金属层，其位于该封装基板的第一表面上，并且覆盖所述半导体元件。
5、根据权利要求4所述的半导体元件的封装模组，其特征在于：上述金属层更包含覆盖胶质层。
6、根据权利要求1所述的半导体元件的封装模组，其特征在于：更包含一绝缘层，其位于该封装基板的第二表面并覆盖所述金属导线。
7、一种形成半导体元件封装模组的方法，其包含：
提供一封装基板，其包含第一表面及第二表面；
将至少一个半导体元件固定在所述封装基板的第一表面上，其中该半导体元件包含有多个金属垫；
利用光学对准机进行对准程序，再利用激光钻孔制程由第二表面对该封装基板进行钻孔，针对每一金属垫均在该封装基板上形成一个导电塞通孔；
在所述封装基板的第二表面形成一层金属层，同时将每一导电塞通孔填满而形成多个金属导电塞，其中每一个金属导电塞并连接至一个所述金属垫；以及
利用光刻与蚀刻制程对在封装基板的第二表面上形成的金属层进行蚀刻，形成金属连接层，其包含多条金属导线与多个接触垫。
8、根据权利要求7所述的形成半导体元件的封装模组的方法，其特征在于：更包含在所述封装基板的第二表面形成绝缘层以覆盖所述金属导线的步骤，以及在所述接触垫上形成焊接球的步骤。
9、根据权利要求7所述的形成半导体元件的封装模组的方法，其特征在于：更同时在所述封装基板的第一表面形成一层覆盖所述半导体元件的金属层。
10、根据权利要求7所述的形成半导体元件的封装模组的方法，其特征在于：当所述封装基板是采用半透明材质，则所述对准程序是利用光学照相机由该封装基板的第二表面拍摄，当所述封装基板是采用不透光材质，则所述对准程序是利用X射线照相机由该封装基板的第二表面拍摄。
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CN103200776A (zh) * 2013-04-19 2013-07-10 苏州光韵达光电科技有限公司 一种球栅阵列结构pcb的激光钻孔方法
CN105428373B (zh) * 2015-12-31 2018-12-28 京东方科技集团股份有限公司 Oled用覆膜基板、用其制备oled显示器件的方法和oled显示器件
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