CN1190920C - 独立的2.048Mb/s信号的正码速调整装置及其方法 - Google Patents
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Abstract
本发明公开了一种独立的2.048Mb/s信号的正码速调整装置及其方法，该装置包括：缓冲存储器、成帧器、鉴相器，C码和V码插入控制单元、帧码插入控制单元和振荡器。所述的方法包括：根据频率为2.112MHz的信号，产生定时控制信号；根据同步的时钟(CP2M)和定时控制信号鉴相比较产生参考信号；根据定时控制信号和参考信号产生符合帧格式的要求的C码和V码的码流；根据定时控制信号产生符合帧格式要求的插入帧定位码(F1-F10和A1、A2)；将所述的2.048Mb/s数据信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的数据信号(D-OUT)。本发明的装置及其方法可以提高小容量数字复用系统的灵活性。
Description
技术领域
本发明涉及数字通信网中数字信号复用的装置和方法，更具体地涉及数字信号的正码速调整装置及其方法。
背景技术
在数字通信网中，经常需要将数字信号进行复用或分接，关于这方面的技术，主要遵从国际电报电话咨询委员会(CCITT)有关准同步数字体系(PDH)和同步数字体系SDH)的相关建议。同步数字体系(SDH)对于2.048Mb/s信号的码速调整采用正、零、负调整技术，而准同步数字体系(PDH)是以G.742建议为基础的正码速调整。同步数字体系(SDH)适合大容量的数字复用体系，准同步数字体系(PDH)适合较小容量的数字复用体系。
以G.742建议为基础的正码速调整技术将每4个2.048Mb/s信号在码速调整过程中捆绑在一起，成为一群，采用逐比特复用的方法。每帧分为四段，每段有53×4个比特，第一段的前12个比特作为帧定位码、对告位和备用位，其余用于放置信息码。信息码的次序是四个2.048Mb/s支路按1、2、3、4排列。第二段的前四个比特为C1n，n表示2.048Mb/s支路的序号，第三、四段的C2n和C3n意义相同。Cmn(m表示所在的段)是塞入指示，用来表示第四段的机会比特Vn是否为塞入码。在接收侧的解复用设备可以根据Cmn来判断Vn的性质，从而决定是保留还是删除当前的Vn。
上述方案存在两个方面的问题：①这4个2.048Mb/s信号在复用过程中被捆绑在一起了，不可以单独上下电路。也就是说，当一条2.048Mb/s信号在某一节点需要上下电路时，其余的三条2.048Mb/s虽然不需要上下电路，但是也不得不跟着进行上下电路的处理。②复用后的信号总是2.048Mb/s的4倍，比如说要复用6个2.048Mb/s没有可能，不够灵活。
发明内容
本发明的目的是提出了一个独立的2.048Mb/s信号的正码速成调整装置及其方法，可以提高小容量数字复用系统的灵活性。
本发明提出的独立的2.048Mb/s信号的正码速调整装置及其方法的通过如下技术方案实现的，所述的独立的2.048Mb/s信号的正码速调整装置包括：
振荡器，用于产生频率为2.112MHZ的信号，供给定时控制单元；
定时控制单元，用于根据来自振荡器的频率为2.112MHZ的信号，产生定时控制信号；
缓冲存储器，用于接收和存储2.048Mb/s的输入数据和与输入数据同步的时钟，根据来自定时控制单元的定时控制信号，将存贮于缓冲存储器内的数据信号送至成帧器；
鉴相器，用于比较与送入缓冲存储器的输入数据同步的时钟和从定时控制单元输出的定时控制信号的速率差，产生送给塞入指示比特和机会调整比特插入控制单元作为决策的参考信号；
塞入指示比特和机会调整比特插入控制单元，用于根据来自定时控制单元的定时控制信号和鉴相器的参考信号，产生符合帧格式要求的塞入指示比特和机会调整比特的码流；
帧码插入控制单元，用于根据来自定时控制单元的定时控制信号，产生符合帧格式要求的插入帧定位码；
成帧器，用于接收来自缓冲存储器输出的2.048Mb/s信号，根据来自定时控制单元的定时控制信号、塞入指示比特和机会调整比特插入控制单元产生的符合帧格式要求的塞入指示比特和机会调整比特的码流及帧码插入控制单元产生的符合帧格式要求的插入帧定位码，将所述的2.048Mb/s信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的信号。
所述的方法包括如下的步骤：
根据定时控制信号，接收和存储2.048Mb/s的输入数据和与输入数据同步的时钟并输出2.048Mb/s的定时控制信号；
根据与输入数据同步的时钟和定时控制信号，鉴相比较送入缓冲存储器的数据速率和从定时控制单元输出的定时控制信号的速率差，产生送给塞入指示比特和机会调整比特插入控制单元作为决策的参考信号；
根据定时控制信号和所述的参考信号产生符合帧格式要求的塞入指示比特和机会调整比特的码流；
根据定时控制信号，产生符合帧格式要求的插入帧定位码；
根据定时控制信号、符合帧格式要求的塞入指示比特和机会调整比特的码流及符合帧格式要求的插入帧定位码，将所述的2.048Mb/s信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的信号。
所述的帧定位码包括帧定位比特F1-F10、对告指示位A1和备用位A2。
所述的插入帧格式为：每帧由848比特组成，这848比特分为4段，每段有212比特，这212比特又分为4行，每行由53个比特组成；第1段的第1行先放置帧定位码的帧定位比特F1-F3，随后放置50个来自缓冲存储器的信息比特，第1段第2行和第3行都是先放置塞入指示比特，随后放置52个信息比特，第1段的第4行首先放置塞入指示比特，然后根据塞入指示比特和机会调整比特插入单元的决策结果，决定该行的机会调整比特放置信息码或塞入码；第1段第4行的后续51个比特均放置信息比特；第2段、第3段和第4段的组成方法的区别仅为各段的第一行的前3个比特放置的是帧定位比特码中不同的帧定位比特
本发明的装置及其方法可以提高小容量数字复用系统的灵活性。
附图说明
图1是现有技术的帧结构示意图；
图2是本发明的帧结构示意图；
图3是本发明的正码速调整装置的示意图；
图4是现有技术的帧结构如何上下电路的示意图；
图5是本发明的帧结构如何上下电路的示意图。
具体实施例
图1是现有技术的帧结构示意图。如图1所示，采用逐比特复用的方法。每帧分为四段，每段有53×4个比特，第一段的前12个比特作为帧定位码、对告位和备用位，其余用于放置信息码。信息码的次序是四个2.048Mb/s支路按1、2、3、4排列。第二段的前四个比特为C1n，n表示2.048Mb/s支路的序号，第三、四段的C2n和C3n意义相同。Cmn(m表示所在的段)是塞入指示，用来表示第四段的机会比特Vn是否为塞入码。在接收侧的解复用设备可以根据Cmn来判断Vn的性质，从而决定是保留还是删除当前的Vn。
图2是本发明的帧结构示意图。如图2所示，仍然采用四段的结构，仍然是逐比特的复用方法，每帧由848比特组成，这848比特分为4段，每段有212比特，这212比特又分为4行，每行由53个比特组成。第1段的第1行先放置帧定位码的F1-F3，随后放置50个来自缓冲存储器的该2.048Mb/s电路的信息比特，第1段第2行和第3行都是先放置C码，随后放置52个信息比特，第1段的第4行首先放置C码，然后根据C码、V码插入单元的决策电路的决策结果，决定该行的机会比特V放置信息码或塞入码。第1段第4行的后续51个比特均放置信息比特。同理，第2段、第3段和第4段的组成方法基本一样，区别仅为后续各段的第一行的前3个比特放置的是帧定位比特组中不同的比特。同样，C码用作塞入指示，表示当前的机会比特V的性质。这个帧结构中仅涉及一个2.048Mb/s电路，与其它的2.048Mb/s电路无关，换句话说，这是一个2.048Mb/s电路的独立的复用方法。复用前的信号速率是2.048Mb/s，复用后的速率是2.112Mb/s。有其独立的完整的帧结构。在上下电路的复用过程中仅凭此帧定位图案就可以实现独立上下电路，复用时也不用一定是4倍关系。
图3是本发明的正码速调整装置的示意图。如图3所示，本发明所提出的独立的2.048Mb/s信号的正码速调整装置是通过如下技术方案实现的，所述的独立的2.048Mb/s信号的正码速调整装置包括：
缓冲存储器，用于接收和存储2.048Mb/s的输入数据(D-IN)和与输入数据(D-IN)同步的时钟(CP2M)，根据来自定时控制单元的定时控制信号，将存于缓冲存贮器内的数据信号送至成帧器；
成帧器，用于接收来自缓冲存储器输出的2.048Mb/s数据信号，根据来自定时控制单元的定时控制信号、C码和V码插入控制单元产生的符合帧格式要求的C码和V码的码流及帧码插入控制单元产生的符合帧格式要求的插入帧定位码(F1-F10和A1、A2)，将所述的2.048Mb/s数据信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的数据信号(D-OUT)；
鉴相器，用于比较送入缓冲存储器的输入数据(D-IN)同步的时钟(CP2M)和从定时控制单元输出的数据的速率差，产生送给C码和V码插入控制单元作为决策的参考信号；
C码和V码插入控制单元，用于根据来自定时控制单元和鉴相器的参考信号，产生符合帧格式的要求的C码和V码的码流；
帧码插入控制单元，用于根据来自定时控制单元的定时控制信号，产生符合帧格式要求的插入帧定位码(F1-F10和A1、A2)；
定时控制单元，用于根据来自振荡器的频率为2.112MHZ的信号，产生定时控制信号；
振荡器，用于产生频率为2.112MHZ的信号，供给定时控制单元。
根据所述的独立的2.048Mb/s信号的正码速调整装置的构成，可以得到所述的独立的2.048Mb/s信号的正码速调整的方法是通过如下技术方案实现的，所述的独立的2.048Mb/s信号的正码速调整方法包括步骤：
根据频率为2.112MHZ的信号，产生定时控制信号；
根据定时控制信号，接收和存储2.048Mb/s的输入数据(D-IN)和与输入数据(D-IN)同步的时钟(CP2M)并输出2.048Mb/s的数据信号；
根据与输入数据(D-IN)同步的时钟(CP2M)和定时控制信号，鉴相比较送入缓冲存储器的数据速率和从定时控制单元输出的数据的速率差，产生送给C码和V码插入控制单元作为决策的参考信号；
根据定时控制信号和所述的参考信号产生符合帧格式的要求的C码和V码的码流；
根据定时控制信号，产生符合帧格式要求的插入帧定位码(F1-F10和A1、A2)；
根据定时控制信号、符合帧格式要求的C码和V码的码流及符合帧格式要求的插入帧定位码(F1-F10和A1、A2)，将所述的2.048Mb/s数据信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的数据信号(D-OUT)。
所述的帧定位码(F1-F10和A1、A2)是：F1-F10为帧定位比特、A1为对告指示位和A2为备用位。
所述的C码为塞入指示比特，表示当前的机会比特V的性质，所述的V码为机会调整比特。
图4是现有技术的帧结构如何上下电路的示意图。如图4所示，按照现有技术的帧结构上下电路总是4条电路捆绑在一起进行的，不可以单独上下电路。也就是说，当一条2Mb/s信号在某一节点需要上下电路时，其余的三条2Mb/s虽然不需要上下电路，但是也不得不跟着进行上下电路的处理，而且，复用后的信号总是2.048Mb/s的4倍，比如说要复用6个2.048Mb/s没有可能，不够灵活。
图5是本发明的帧结构如何上下电路的示意图。如图5所示，由于一条所述的2.048Mb/s数据信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的数据信号(D-OUT)，该信号有自己独立的完整的帧结构，因此，在上下电路的复用过程中，通过码速调整单元和解码速调整单元，仅凭此帧定位图案就可以实现独立上下电路，复用时也不用一定是4倍关系，这样的配置在组网中非常灵活。
根据上述的描述，本领域的普通技术人员可以对本发明的帧结构的具体构成进行修改，或者对本发明的正码速调整装置的各个部分或方法的步骤进行合并或分解，或者根据本发明的正码速调整装置的各个部分，进行逆变换，构成解正码速调整装置及其方法，这些具体的变化都应当在本发明权利要求书限定的范围之内。
Claims (4)
1、一种独立的2.048Mb/s信号的正码速调整装置，其特征在于：该装置包括：
振荡器，用于产生频率为2.112MHZ的信号，供给定时控制单元；
定时控制单元，用于根据来自振荡器的频率为2.112MHZ的信号，产生定时控制信号；
缓冲存储器，用于接收和存储2.048Mb/s的输入数据和与输入数据同步的时钟，根据来自定时控制单元的定时控制信号，将存贮于缓冲存储器内的数据信号送至成帧器；
鉴相器，用于比较与送入缓冲存储器的输入数据同步的时钟和从定时控制单元输出的定时控制信号的速率差，产生送给塞入指示比特和机会调整比特插入控制单元作为决策的参考信号；
塞入指示比特和机会调整比特插入控制单元，用于根据来自定时控制单元的定时控制信号和鉴相器的参考信号，产生符合帧格式要求的塞入指示比特和机会调整比特的码流；
帧码插入控制单元，用于根据来自定时控制单元的定时控制信号，产生符合帧格式要求的插入帧定位码；
成帧器，用于接收来自缓冲存储器输出的2.048Mb/s信号，根据来自定时控制单元的定时控制信号、塞入指示比特和机会调整比特插入控制单元产生的符合帧格式要求的塞入指示比特和机会调整比特的码流及帧码插入控制单元产生的符合帧格式要求的插入帧定位码，将所述的2.048Mb/s信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的信号。
2、一种独立的2.048Mb/s信号的正码速调整方法，其特征在于：该方法包括如下的步骤：
根据频率为2.112MHZ的信号，产生定时控制信号；
根据定时控制信号，接收和存储2.048Mb/s的输入数据和与输入数据同步的时钟并输出2.048Mb/s的定时控制信号；
根据与输入数据同步的时钟和定时控制信号，鉴相比较送入缓冲存储器的数据速率和从定时控制单元输出的定时控制信号的速率差，产生送给塞入指示比特和机会调整比特插入控制单元作为决策的参考信号；
根据定时控制信号和所述的参考信号产生符合帧格式要求的塞入指示比特和机会调整比特的码流；
根据定时控制信号，产生符合帧格式要求的插入帧定位码；
根据定时控制信号、符合帧格式要求的塞入指示比特和机会调整比特的码流及符合帧格式要求的插入帧定位码，将所述的2.048Mb/s信号成帧并输出符合帧格式要求的及经过码速调整的速率为2.112Mb/s的信号。
3、根据权利要求2所述的方法，其特征在于：所述的插入帧定位码包括帧定位比特F1-F10、对告指示位A1和备用位A2。
4、根据权利要求3所述的方法，其特征在于：所述的帧格式为：每帧由848比特组成，这848比特分为4段，每段有212比特，这212比特又分为4行，每行由53个比特组成；第1段的第1行先放置帧定位码的帧定位比特F1-F3，随后放置50个来自缓冲存储器的信息比特，第1段第2行和第3行都是先放置塞入指示比特，随后放置52个信息比特，第1段的第4行首先放置塞入指示比特，然后根据塞入指示比特和机会调整比特插入单元的决策结果，决定该行的机会调整比特放置信息码或塞入码；第1段第4行的后续51个比特均放置信息比特；第2段、第3段和第4段的组成方法的区别仅为各段的第一行的前3个比特放置的是帧定位比特码中不同的帧定位比特。
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