CN118542093A - 显示基板和显示装置 - Google Patents

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CN118542093A
CN118542093A CN202280005228.2A CN202280005228A CN118542093A CN 118542093 A CN118542093 A CN 118542093A CN 202280005228 A CN202280005228 A CN 202280005228A CN 118542093 A CN118542093 A CN 118542093A
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韩影
徐攀
张星
罗程远
吕广爽
赵冬辉
许程
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays

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Abstract

一种显示基板和显示装置。该显示基板包括衬底基板和位于衬底基板上的多个子像素，其中，子像素包括像素电路和发光元件，发光元件与像素电路电连接，像素电路被配置为驱动发光元件，发光元件包括第一电极、第二电极、以及位于第一电极和第二电极之间的发光功能层，像素电路包括驱动晶体管，发光元件的第一电极与驱动晶体管的第一极电连接，多个子像素包括第一子像素和第二子像素，第一子像素和第二子像素相邻，第一子像素的发光元件的第一电极在衬底基板上的正投影和第二子像素的像素电路在衬底基板上的正投影不交叠。

Description

显示基板和显示装置 技术领域
本公开的实施例涉及一种显示基板和显示装置。
背景技术
目前中大尺寸的有机发光二极管(Organic Light-Emitting Diode，OLED)显示产品中，N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor，N-MOS)内部补偿电路越来越广泛，内部补偿相对外部补偿具有驱动系统成本低，集成度高等优点；但内部补偿像素电路较外部补偿复杂，实现高像素密度(Pixels Per Inch，PPI)较难。
发明内容
本公开实施例提供一种显示基板和显示装置。
一方面，本公开实施例提供一种显示基板，该显示基板包括衬底基板和位于所述衬底基板上的多个子像素，其中，所述子像素包括像素电路和发光元件，所述发光元件与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极、以及位于所述第一电极和所述第二电极之间的发光功能层，所述像素电路包括驱动晶体管，所述发光元件的所述第一电极与所述驱动晶体管的第一极电连接，所述多个子像素包括第一子像素和第二子像素，所述第一子像素和所述第二子像素相邻，所述第一子像素的所述发光元件的所述第一电极在所述衬底基板上的正投影和所述第二子像素的所述像素电路在所述衬底基板上的正投影不交叠。
例如，所述发光元件的所述第一电极在所述衬底基板上的正投影仅覆盖自身子像素的所述像素电路在所述衬底基板上的正投影。
例如，显示基板还包括数据线，所述数据线被配置为向所述像素电路提供数据信号，所述第一子像素和所述第二子像素沿所述数据线的延伸方向排列，所述数据线在所述衬底基板上的正投影与所述发光元件的所述第一电极在所述衬底基板上的正投影不交叠。
例如，所述多个子像素还包括第三子像素，所述第三子像素和所述第一子像素相邻，所述第三子像素、所述第一子像素和所述第二子像素沿所述数据线 的延伸方向排列。
例如，所述第一子像素的所述发光元件的所述第一电极在所述衬底基板上的正投影和所述第三子像素的所述像素电路在所述衬底基板上的正投影不交叠。
例如，所述像素电路还包括第一电容，所述第一电容具有第一极板和第二极板，所述第一电容的第一极板与所述驱动晶体管的栅极电连接，所述第一电容的第二极板包括第一极板部，所述第一极板部与所述驱动晶体管的第一极电连接，并与所述发光元件的所述第一电极相连，所述发光元件的所述第一电极通过连接过孔与所述像素电路中的所述第一电容的所述第一极板部电连接。
例如，显示基板还包括钝化层和平坦化层，所述连接过孔包括位于所述钝化层中的第一通孔和位于所述平坦化层的第二通孔，所述第一通孔在所述衬底基板上的正投影与所述第二通孔在所述衬底基板上的正投影交叠。
例如，所述第一通孔在所述衬底基板上的正投影落入所述第二通孔在所述衬底基板上的正投影内。
例如，所述驱动晶体管包括有源部，所述驱动晶体管的栅极沿第一方向延伸，所述驱动晶体管的有源部沿第二方向延伸，所述第一方向与所述第二方向相交，所述第一极板部在所述连接过孔处沿所述第一方向的尺寸小于所述第二通孔沿所述第一方向的尺寸。
例如，接过孔处沿所述第二方向的尺寸大于所述第二通孔沿所述第二方向的尺寸。
例如，显示基板还包括初始化线，所述像素电路还包括第一复位晶体管，所述第一复位晶体管被配置为对所述发光元件的所述第一电极进行复位，所述第一复位晶体管的第一极与所述初始化线相连，所述第一电容的所述第一极板部通过第一过孔与所述第一复位晶体管的第二极相连。
例如，所述第二通孔沿所述第二方向的尺寸大于所述第一过孔沿所述第二方向的尺寸。
例如，所述第二通孔在所述衬底基板上的正投影与所述第一过孔在所述衬底基板上的正投影至少部分交叠。
例如，所述第二通孔在所述衬底基板上的正投影覆盖所述第一过孔在所述衬底基板上的正投影。
例如，所述第一电容的所述第二极板还包括第二极板部，所述第二极板部 位于所述第一电容的所述第一极板的靠近所述衬底基板的一侧，所述第一极板部位于所述第一电容的所述第一极板的远离所述衬底基板的一侧，所述第二极板的所述第一极板部通过同一个复合过孔与所述第二极板部和所述驱动晶体管的第一极分别相连。
例如，所述发光元件的第一电极在所述连接过孔处的在所述第一方向上相对的两侧处分别具有第一凹陷。
例如，所述第一复位晶体管的栅极与栅线相连，所述发光元件的第一电极在所述第一过孔和所述栅线之间的部分具有第二凹陷。
例如，所述像素电路还包括数据写入晶体管、第二复位晶体管、以及发光控制晶体管，所述数据写入晶体管被配置为响应于第一扫描信号将数据信号写入所述驱动晶体管的栅极，所述第二复位晶体管被配置为对所述驱动晶体管的栅极进行复位，所述发光控制晶体管被配置为响应于发光控制信号将第一电源电压传输至所述驱动晶体管的第二极。
例如，显示基板还包括：初始化线、参考电压线、以及第一电源线、以及像素限定层，其中，所述初始化线被配置为向所述子像素提供初始化电压，所述参考电压线被配置为向所述子像素提供参考电压，所述第一电源线被配置为向所述子像素提供第一电源电压，所述初始化线包括初始化信号线和初始化连接线，所述参考电压线包括参考电压信号线和参考电压连接线，所述第一电源线包括第一电源信号线和第一电源连接线，所述初始化连接线与所述初始化信号线相连，所述参考电压连接线与所述参考电压信号线相连，所述第一电源连接线与所述第一电源信号线相连；所述第一电源连接线、所述参考电压连接线、以及所述初始化连接线沿第一方向排列，并且所述初始化连接线、所述参考电压连接线、以及所述第一电源连接线中的每一个均沿第二方向延伸；所述像素限定层具有多个开口，所述开口被配置为暴露所述发光元件的第一电极的至少一部分，所述多个开口包括第一开口、第二开口、以及第三开口，其中，所述第一开口在所述衬底基板上的正投影与所述第一电源连接线在所述衬底基板上的正投影交叠，所述第二开口在所述衬底基板上的正投影与所述参考电压连接线在所述衬底基板上的正投影交叠，所述第三开口在所述衬底基板上的正投影与所述初始化连接线在所述衬底基板上的正投影交叠；所述第一开口的面积大于所述第三开口的面积，所述第三开口的面积大于所述第二开口的面积，所述第一电源连接线的宽度大于所述初始化连接线的宽度， 所述初始化连接线的宽度大于所述参考电压连接线的宽度。
本公开实施例还提供一种显示装置，包括上述任一显示基板。
另一方面，本公开实施例提供一种显示基板，包括多个子像素，所述子像素包括像素电路和发光元件，所述发光元件与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述像素电路包括：驱动电路，包括控制端、第一端和第二端，所述驱动电路的第一端与所述发光元件的第一电极电连接；发光控制电路，与所述驱动电路的第二端电连接，并被配置为响应于发光控制信号将第一电源电压传输至所述驱动电路的第二端；数据写入电路，与所述驱动电路的控制端电连接，并被配置为响应于第一扫描信号将数据信号写入所述驱动电路的控制端；第一复位电路，与所述驱动电路的控制端电连接，并被配置为响应于第二扫描信号将参考电压传输至所述驱动电路的控制端；第二复位电路，与所述发光元件的第一电极电连接，并被配置为响应于第三扫描信号将初始化电压传输至所述发光元件的第一电极；第一存储电路，所述第一存储电路的第一端与所述驱动电路的控制端电连接，所述第一存储电路的第二端与所述驱动电路的第一端电连接，所述第一存储电路被配置为存储所述数据信号；第二存储电路，所述第二存储电路的第一端与所述发光元件的第一电极电连接，所述第二存储电路的第二端与所述发光元件的第二电极电连接。
例如，显示基板还包括：初始化线、参考电压线、以及第一电源线，其中，所述初始化线被配置为提供所述初始化电压，所述参考电压线被配置为提供所述参考电压，所述第一电源线被配置为提供所述第一电源电压，所述初始化线包括初始化信号线，所述参考电压线包括参考电压信号线，所述第一电源线包括第一电源信号线，所述初始化信号线、所述参考电压信号线、以及所述第一电源信号线中的每一个均沿第一方向延伸，并且所述初始化信号线、所述参考电压信号线、以及所述第一电源信号线沿第二方向排列，其中，所述第一方向与所述第二方向相交。
例如，所述初始化线还包括初始化连接线，所述参考电压线还包括参考电压连接线，所述第一电源线还包括第一电源连接线，所述初始化连接线与所述初始化信号线相连，所述参考电压连接线与所述参考电压信号线相连，所述第一电源连接线与所述第一电源信号线相连。
例如，所述初始化连接线、所述参考电压连接线、以及所述第一电源连接线中的每一个均沿所述第二方向延伸，并且所述第一电源连接线、所述参考电 压连接线、以及所述初始化连接线沿所述第一方向排列。
例如，显示基板还包括像素限定层，所述像素限定层包括多个开口，所述开口被配置为暴露所述第一电极的至少一部分，所述多个开口包括第一开口、第二开口、以及第三开口，其中，所述第一开口在所述衬底基板上的正投影与所述第一电源连接线在所述衬底基板上的正投影交叠，所述第二开口在所述衬底基板上的正投影与所述参考电压连接线在所述衬底基板上的正投影交叠，所述第三开口在所述衬底基板上的正投影与所述初始化连接线在所述衬底基板上的正投影交叠。
例如，所述第一开口的面积大于所述第三开口的面积，所述第三开口的面积大于所述第二开口的面积，所述第一电源连接线的宽度大于所述初始化连接线的宽度，所述初始化连接线的宽度大于所述参考电压连接线的宽度。
例如，显示基板还包括数据线，所述数据线被配置为向所述像素电路提供数据信号，所述多个子像素包括第一子像素、第二子像素和第三子像素，所述第一子像素具有所述第一开口，所述第二子像素具有所述第二开口，所述第三子像素具有所述第三开口，所述第一电源连接线、所述第一子像素的数据线、所述参考电压连接线、所述第二子像素的数据线，所述初始化连接线、以及所述第三子像素的数据线沿所述第一方向依次排布。
例如，所述第一子像素、所述第二子像素和所述第三子像素构成一个重复单元，并且所述初始化信号线、所述参考电压信号线、以及所述第一电源信号线被多个重复单元共用。
本公开的至少一实施例还提供一种显示基板，包括多个子像素，所述子像素包括像素电路和发光元件，所述发光元件与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述像素电路包括：驱动电路、发光控制电路、数据写入电路、第一复位电路、第二复位电路、第一存储电路、以及第二存储电路，所述驱动电路包括驱动晶体管，所述发光控制电路包括发光控制晶体管，所述数据写入电路包括数据写入晶体管，所述第一复位电路包括第一复位晶体管，所述第二复位电路包括第二复位晶体管，所述第一存储电路包括第一电容，所述第二存储电路包括第二电容，所述驱动晶体管的第一极与所述发光元件的第一电极电连接；所述发光控制晶体管与所述驱动晶体管的第二极电连接，并被配置为响应于发光控制信号将第一电源电压传输至所述驱动晶体管的第二极；所述数据写入晶体管与所述驱动晶体管的栅极电连接，并被配 置为响应于第一扫描信号将数据信号写入所述驱动晶体管的栅极；所述第一复位晶体管与所述驱动晶体管的栅极电连接，并被配置为响应于第二扫描信号将参考电压传输至所述驱动晶体管的栅极；所述第二复位晶体管与所述发光元件的第一电极电连接，并被配置为响应于第三扫描信号将初始化电压传输至所述发光元件的第一电极；所述第一电容的第一极板与所述驱动晶体管的栅极电连接，所述第一电容的第二极板与所述驱动晶体管的第一极电连接，所述第一电容被配置为存储所述数据信号；所述第二电容的第一极板与所述发光元件的第一电极电连接，所述第二电容的第二极板与所述发光元件的第二电极电连接。
根据本公开的实施例提供的显示基板，显示基板还包括第一导电图案层，所述第一导电图案层包括初始化信号线、参考电压信号线、以及第一电源信号线，所述初始化信号线、所述参考电压信号线、以及所述第一电源信号线中的每一个均沿第一方向延伸，并且所述初始化信号线、所述参考电压信号线、以及所述第一电源信号线沿第二方向排列，其中，所述第一方向与所述第二方向相交。
根据本公开的实施例提供的显示基板，显示基板还包括第二导电图案层，其中，所述第二导电图案层包括第一栅线、第二栅线、第三栅线、驱动晶体管的栅极、以及发光控制线，所述第三栅线、所述第二栅线、所述驱动晶体管的栅极、所述第一栅线、以及所述发光控制线沿所述第二方向排布，且其中的每个均沿所述第一方向延伸。
根据本公开的实施例提供的显示基板，显示基板还包括第三导电图案层，其中，所述第三导电图案层包括初始化连接线、参考电压连接线、以及第一电源连接线，所述初始化连接线与所述初始化信号线相连，所述参考电压连接线与所述参考电压信号线相连，所述第一电源连接线与所述第一电源信号线相连，所述初始化连接线、所述参考电压连接线、以及所述第一电源连接线中的每一个均沿所述第二方向延伸，并且所述第一电源连接线、所述参考电压连接线、以及所述初始化连接线沿所述第一方向排列。
根据本公开的实施例提供的显示基板，显示基板还包括第四导电图案层和像素限定层，其中，所述第四导电图案层包括多个第一电极，所述像素限定层位于所述第四导电图案层上，并包括多个开口，所述开口被配置为暴露所述 第一电极的至少一部分，所述多个开口包括第一开口、第二开口、以及第三开口，所述第一开口在所述衬底基板上的正投影与所述第一电源连接线在所述衬底基板上的正投影交叠，所述第二开口在所述衬底基板上的正投影与所述参考电压连接线在所述衬底基板上的正投影交叠，所述第三开口在所述衬底基板上的正投影与所述初始化连接线在所述衬底基板上的正投影交叠。
根据本公开的实施例提供的显示基板，所述第一开口的面积大于所述第三开口的面积，所述第三开口的面积大于所述第二开口的面积，所述第一电源连接线的宽度大于所述初始化连接线的宽度，所述初始化连接线的宽度大于所述参考电压连接线的宽度。
根据本公开的实施例提供的显示基板，所述多个子像素包括第一子像素、第二子像素和第三子像素，所述第一子像素的第一电极在所述衬底基板上的正投影与所述第一电源连接线在所述衬底基板上的正投影交叠，所述第二子像素的第一电极在所述衬底基板上的正投影与所述参考电压连接线在所述衬底基板上的正投影交叠，所述第三子像素的第一电极在所述衬底基板上的正投影与所述初始化连接线在所述衬底基板上的正投影交叠。
根据本公开的实施例提供的显示基板，所述第一子像素的第一电极的面积大于所述第三子像素的第一电极的面积，所述第三子像素的第一电极的面积大于所述第二子像素的第一电极的面积，所述第一电源连接线的宽度大于所述初始化连接线的宽度，所述初始化连接线的宽度大于所述参考电压连接线的宽度。
根据本公开的实施例提供的显示基板，所述第三导电图案层包括数据线，所述数据线在所述衬底基板上的正投影与所述第一电极在所述衬底基板上的正投影不交叠。
根据本公开的实施例提供的显示基板，所述有源层包括第一有源部、第二有源部、第三有源部、第四有源部、以及第五有源部，所述第一有源部在所述衬底基板上的正投影与所述第一栅线在所述衬底基板上的正投影交叠，所述第二有源部在所述衬底基板上的正投影与所述第二栅线在所述衬底基板上的正投影交叠，所述第三有源部在所述衬底基板上的正投影与所述第三栅线在所述衬底基板上的正投影交叠，所述第四有源部在所述衬底基板上的正投影与所述发光控制线在所述衬底基板上的正投影交叠，所述第五有源部在所述 衬底基板上的正投影与所述驱动晶体管的栅极在所述衬底基板上的正投影交叠，其中，所述第一有源部、所述第二有源部、所述第三有源部、所述第四有源部、以及所述第五有源部中的每个均沿所述第二方向延伸，所述第一有源部、所述第二有源部、所述第三有源部、所述第四有源部、以及所述第五有源部中的每个均包括沟道和位于所述沟道两侧的第一极和第二极。
根据本公开的实施例提供的显示基板，所述有源层还包括所述第一电容的第一极板，所述驱动晶体管的栅极与所述第一电容的第一极板相连，所述第一导电图案层包括第二极板部，所述第三导电图案层包括第一极板部，所述第一极板部通过第一复合过孔与所述第二极板部以及所述第五有源部的第一极分别相连，所述第一极板部通过第一过孔与所述第三有源部的第二极相连，所述第一极板部和所述第二极板部构成所述第一电容的第二极板。
根据本公开的实施例提供的显示基板，所述第四导电图案层还包括第一连接电极，所述第一连接电极通过第二复合过孔与所述第三有源部的第一极和所述初始化信号线分别相连，所述初始化连接线与所述第一连接电极相连。
根据本公开的实施例提供的显示基板，所述第四导电图案层还包括第二连接电极，所述第二连接电极通过第三复合过孔与所述第二有源部的第一极和所述参考电压信号线分别相连，所述参考电压连接线与所述第二连接电极相连。
根据本公开的实施例提供的显示基板，所述第四导电图案层还包括第三连接电极，所述第三连接电极通过第二过孔与所述驱动晶体管的栅极、所述第一有源部的第二极、所述第二有源部的第二极、以及所述第一电容的第一极板分别相连。
根据本公开的实施例提供的显示基板，所述第四导电图案层还包括第四连接电极，所述第四连接电极通过第四复合过孔与所述第一电源信号线和所述第四有源部的第二极分别相连，所述第一电源连接线和所述第四连接电极相连。
根据本公开的实施例提供的显示基板，所述第四导电图案层还包括第五连接电极，所述第五连接电极的一端与第五有源部的第二极通过第三过孔相连，所述第五连接电极的另一端与所述第四有源部的第一极通过第四过孔相连。
根据本公开的实施例提供的显示基板，所述第三导电图案层包括数据线，所述数据线通过第五过孔与所述第一有源部相连。
本公开的实施例还提供上述任一显示基板的驱动方法，在一帧显示时间段内，所述驱动方法包括：复位阶段、补偿阶段，数据写入阶段和发光阶段，其中，在复位阶段，输入所述第二扫描信号，开启所述第一复位电路，通过所述第一复位电路将所述参考电压传输至所述驱动电路的控制端以对所述驱动电路的控制端进行复位，并输入所述第三扫描信号，开启所述第二复位电路，通过所述第二复位电路将初始化电压传输至所述发光元件的第一电极以对所述发光元件的第一电极进行复位；在补偿阶段，输入所述第二扫描信号和所述发光控制信号，保持所述第一复位电路开启，并开启所述发光控制电路和所述驱动电路，通过所述第一电源电压向所述第二电容的第一极板充电，以对所述驱动电路进行补偿；在数据写入阶段，输入所述第一扫描信号，开启所述数据写入电路，将所述数据信号写入所述驱动电路的控制端；在发光阶段，输入所述发光控制信号，开启所述发光控制电路和所述驱动电路以产生驱动电流，进而驱动所述发光元件发光。
根据本公开的实施例提供的显示基板的驱动方法，在所述复位阶段，所述发光控制电路关闭。
根据本公开的实施例提供的显示基板的驱动方法，在所述补偿阶段，所述参考电压大于所述驱动电路的阈值电压和所述初始化电压之和。
根据本公开的实施例提供的显示基板的驱动方法，所述参考电压小于所述发光元件的开启电压。
根据本公开的实施例提供的显示基板的驱动方法，在所述数据写入阶段，还输入所述发光控制信号，开启所述发光控制电路以对所述驱动电路进行补偿。
根据本公开的实施例提供的显示基板的驱动方法，在所述发光阶段，所述发光控制信号大于所述第一电源电压和所述发光控制电路的阈值电压之和。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种显示基板的像素排布的示意图。
图2为一种3T1C外部补偿像素电路的示意图。
图3为本公开实施例提供的一种显示基板中的子像素的电路图。
图4为本公开的实施例提供的一种显示基板的一个子像素的时序信号图。
图5为本公开的实施例提供的一种显示基板的一个子像素的时序信号图。
图6为本公开的实施例提供的一种显示基板在复位阶段的晶体管启闭的示意图。
图7为本公开的实施例提供的一种显示基板在补偿阶段的晶体管启闭的示意图。
图8为本公开的实施例提供的一种显示基板在数据写入阶段的晶体管启闭的示意图。
图9为本公开的实施例提供的一种显示基板在发光阶段的晶体管启闭的示意图。
图10至图19为本公开的实施例提供的一种显示基板中的单层图。
图20至图28为本公开的实施例提供的一种显示基板的叠层图。
图29为本公开的实施例提供的一种显示基板中的复合过孔的平面图。
图30为本公开的实施例提供的一种显示基板中的复合过孔的截面图。
图31为本公开的实施例提供的一种显示基板的截面图。
图32为一种显示基板的截面图。
图33为本公开的实施例提供的一种显示基板的叠层图。
图34为本公开一实施例提供的一种显示基板的贯穿缓冲层和层间绝缘层的过孔的平面图。
图35为本公开一实施例提供的一种显示基板的贯穿钝化层和平坦化层的过孔的平面图。
图36为本公开一实施例提供的一种显示基板的第四导电图案层和像素限定层的叠层图。
图37为本公开一实施例提供的一种显示基板的黑矩阵和彩色滤光层的叠层图。
图38为本公开一实施例提供的一种显示基板的布局图。
图39为图28或图38中的虚线框B3处的放大图。
图40为图26中虚线框B4处的放大图。
图41为图40的沿线B5-B6的截面图。
图42为图40的沿线B7-B8的截面图。
图43为图40的沿线B5-B6的另一截面图。
图44为图40的沿线B7-B8的另一截面图。
图45为本公开的实施例提供的一种显示基板的局部图。
图46为本公开的实施例提供的一种显示基板的显微镜图。
图47为本公开的实施例提供的一种显示基板的显微镜图。
图48为本公开的实施例提供的一种显示基板的显微镜图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
图1为一种显示基板的像素排布的示意图。如图1所示，显示基板包括位于衬底基板上的多个子像素100，多个子像素100呈阵列排布。如图1所示，多个子像素100沿第一方向X和第二方向Y呈阵列排布。本公开的实施例以图1所示的呈阵列排布的多个子像素100为例进行说明，但多个子像素100的排布方式不限于图1所示，可根据需要而定。
如图1所示，显示基板包括多个像素PX，每个像素PX包括多个子像素100。如图1所示，多个子像素100包括第一子像素101、第二子像素102、 以及第三子像素103。如图1所示，每个像素PX包括一个第一子像素101、一个第二子像素102、以及一个第三子像素103。例如，第一子像素101、第二子像素102、以及第三子像素103的发光颜色各不相同。例如，如图1所示，同一列子像素为发同一颜色光的子像素，同一行子像素中，多个像素PX依次排布。本公开的实施例以第一方向X为行方向，第二方向Y为列方向为例进行说明。在其他的实施例中，第一方向X可以为列方向，而第二方向Y为行方向。
本公开的实施例以第一子像素101为红色子像素(R)，第二子像素102为绿色子像素(G)，第三子像素103为蓝色子像素(B)为例进行说明。
如图1所示，衬底基板BS包括显示区R01和位于显示区R01的至少一侧的周边区R02。图1以周边区R02围绕显示区R01为例进行说明。
图2为一种3T1C外部补偿像素电路的示意图。如图2所示，子像素100包括像素电路100a和发光元件100b，像素电路100a包括晶体管T1、晶体管T2、晶体管T3、以及存储电容Cst。
如图2所示，晶体管T1的栅极与N3点相连，晶体管T1的第一极与N1点相连，晶体管T1的第二极与N2点相连。第一电源线PL1与N2点相连。
如图2所示，晶体管T2的栅极与栅线G1相连，晶体管T2的第一极与数据线DT相连，晶体管T2的第二极与N3点相连。
如图2所示，发光元件100b包括第一电极E1和第二电极E2，第一电极E1与N1点相连，第二电极E2与第二电源线PL2相连。例如，第一电极E1和第二电极E2之一为阳极，第一电极E1和第二电极E2之另一为阴极。
如图2所示，存储电容Cst的一个极板与N3点相连，存储电容Cst的另一个极板与N1点相连。
如图2所示，晶体管T3的栅极与栅线G2相连，晶体管T3的第一极与传感线SS相连，晶体管T3的第二极与N1点相连。
如图2所示，数据线DT被配置为向像素电路100a提供数据信号(数据电压)Vdt，栅线G1被配置为向像素电路100a提供扫描信号SCAN1，栅线G2被配置为向像素电路100a提供扫描信号SCAN2，传感线SS被配置为向像素电路100a提供传感信号SENSE，第一电源线PL1被配置为向像素电路100a提供第一电源电压ELVDD，第二电源线PL2被配置为向像素电路100a 提供第二电源电压ELVSS。
对于图2所示的3T1C外部补偿像素电路，传感线SS可以几个子像素例如红色子像素(R)、绿色子像素(G)、和蓝色子像素(B)共用一条，也可以2个像素例如RGBRGB六个子像素共用一条，第一电源线PL1、第二电源线PL2也是如此，可以采用几个子像素共用一条第一电源线PL1和/或几个子像素共用一条第二电源线PL2的方式。除此之外，子像素之间信号线可能略有差异。3T1C的像素电路中，除晶体管T1的N3点有浮置(Floating)状态，N1点和N2点均不存在浮置状态，因此受噪声影响极小，而N3点与其他信号之间有电容的一个极板相隔离，基本不受影响。
本公开实施例提供一种显示基板及其驱动方法，以避免显示不良，提升显示效果。
图3为本公开实施例提供的一种显示基板中的子像素的电路图。显示基板包括多个子像素100。图3示出了一个子像素的电路图。如图3所示，子像素100包括像素电路100a和发光元件100b，发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b。例如，图1所示的像素排布是指子像素100中的发光元件100b的发光区的设置位置。发光元件100b的发光区为有效发光区域，例如，可对应像素限定层的开口区域。
如图3所示，像素电路100a包括：驱动电路65、发光控制电路64、数据写入电路61、第一复位电路62、第二复位电路63、第一存储电路66、以及第二存储电路67。
如图3所示，驱动电路65包括控制端650、第一端651和第二端652，驱动电路65的第一端651与发光元件100b的第一电极E1电连接。
如图3所示，发光控制电路64与驱动电路65的第二端652电连接，并被配置为响应于发光控制信号将第一电源电压ELVDD传输至驱动电路65的第二端652。
如图3所示，数据写入电路61与驱动电路65的控制端650电连接，并被配置为响应于第一扫描信号SCAN1将数据信号Vdt写入驱动电路65的控制端650。
如图3所示，第一复位电路62与驱动电路65的控制端650电连接，并被配置为响应于第二扫描信号SCAN2将参考电压Vref传输至驱动电路65的控制端650。
如图3所示，第二复位电路63与发光元件100b的第一电极E1电连接，并被配置为响应于第三扫描信号SCAN3将初始化电压Vini传输至发光元件100b的第一电极E1。
如图3所示，第一存储电路66具有第一端661和第二端662，第一存储电路66的第一端661与驱动电路65的控制端650电连接，第一存储电路66的第二端662与驱动电路65的第一端651电连接，第一存储电路66被配置为存储数据信号Vdt。
如图3所示，第二存储电路67具有第一端671和第二端672，第二存储电路67的第一端671与发光元件100b的第一电极E1电连接，第二存储电路67的第二端672与发光元件100b的第二电极E2电连接。
例如，如图3所示，显示基板还包括：初始化线INT、参考电压线REF、以及第一电源线PL1，初始化线INT被配置为向像素电路100a提供初始化电压Vini，参考电压线REF被配置为向像素电路100a提供参考电压Vref，第一电源线PL1被配置为向像素电路100a提供第一电源电压ELVDD。
例如，如图3所示，显示基板还包括第二电源线PL2，第二电源线PL2被配置为向子像素100提供第二电源电压ELVSS。
例如，第一电源电压ELVDD为固定电压，即为直流信号。
例如，第二电源电压ELVSS为固定电压，即为直流信号。
例如，初始化电压Vini介于第一电源电压ELVDD和第二电源电压ELVSS之间，但不限于此。例如，初始化电压Vini为固定电压。即，初始化电压Vini为直流信号。
例如，参考电压Vref介于第一电源电压ELVDD和第二电源电压ELVSS之间，但不限于此。例如，参考电压Vref为固定电压。即，参考电压Vref为直流信号。
例如，在一些实施例中，第一电源电压ELVDD约在10V左右，第二电源电压ELVSS可为接地电压，第二电源电压ELVSS约为0V，参考电压Vref约在2V左右，初始化电压Vini可在-4V至-5V之间，当然，以上各个数值为示例并可根据需要设定。
参考图1和图3，本公开的实施例提供一种显示基板，包括多个子像素100，子像素100包括像素电路100a和发光元件100b，发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b。
如图3所示，像素电路100a包括：驱动晶体管T5、发光控制晶体管T4、数据写入晶体管T1、复位晶体管T2、复位晶体管T3、第一电容C1、以及第二电容C2。
如图3所示，驱动晶体管T5的第一极与发光元件100b的第一电极E1电连接。
如图3所示，发光控制晶体管T4与驱动晶体管T5的第二极电连接，并被配置为响应于发光控制信号将第一电源电压ELVDD传输至驱动晶体管T5的第二极。
如图3所示，数据写入晶体管T1与驱动晶体管T5的栅极电连接，并被配置为响应于第一扫描信号SCAN1将数据信号Vdt写入驱动晶体管T5的栅极。
如图3所示，复位晶体管T2与驱动晶体管T5的栅极电连接，并被配置为响应于第二扫描信号SCAN2将参考电压Vref传输至驱动晶体管T5的栅极。
如图3所示，复位晶体管T3与发光元件100b的第一电极E1电连接，并被配置为响应于第三扫描信号SCAN3将初始化电压Vini传输至发光元件100b的第一电极E1。
如图3所示，第一电容C1的第一极板C11与驱动晶体管T5的栅极电连接，第一电容C1的第二极板C12与驱动晶体管T5的第一极电连接，第一电容C1被配置为存储数据信号Vdt。
如图3所示，第二电容C2的第一极板C21与发光元件100b的第一电极E1电连接，第二电容C2的第二极板C22与发光元件100b的第二电极E2电连接。例如，发光元件100b的第一电极E1可作为第一极板C21，发光元件100b的第二电极E2可作为第二极板C22。
如图3所示，第二电源线PL2与发光元件100b的第二电极E2相连。
如图3所示，显示基板还包括第一栅线G1、第二栅线G2、以及第三栅线G3，第一栅线G1被配置为向像素电路100a提供第一扫描信号SCAN1，第二栅线G2被配置为向像素电路100a提供第二扫描信号SCAN2，第三栅线G3被配置为向像素电路100a提供第三扫描信号SCAN3。
如图3所示，显示基板还包括发光控制线EML，发光控制线EML被配置为向像素电路100a提供发光控制信号EM。
如图3所示，显示基板还包括数据线DT，数据线DT被配置为向像素电路100a提供数据信号Vdt。例如，子像素可根据不同的数据信号进行不同的灰阶显示。
如图3所示，驱动晶体管T5与发光元件100b电连接，并在第一扫描信号SCAN1、第二扫描信号SCAN2、第三扫描信号SCAN3、发光控制信号EM、数据信号Vdt、第一电源电压ELVDD、第二电源电压ELVSS等信号的控制下输出驱动电流以驱动发光元件100b发光。
例如，发光元件100b包括有机发光二极管(OLED)，但不限于此。例如，发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。
如图3所示，驱动晶体管T5的栅极、第一电容C1的第一极板C11、数据写入晶体管T1的第二极、复位晶体管T2的第二极均彼此相连，即，连接至节点N。
如图3所示，驱动晶体管T5的第二极和发光控制晶体管T4的第一极彼此相连，即均连接至节点D。
如图3所示，驱动晶体管T5的第一极、第一电容C1的第二极板C12、复位晶体管T3的第二极、发光元件100b的第一电极E1、第二电容C2的第一极板C21均彼此相连，即，连接至节点S。节点S连接的部件较多，容易产生漏电流，使得节点S的电压不稳定，设置第二电容C2，可以使得节点S的电压稳定，可使得驱动电流更准确。
如图3所示，数据写入晶体管T1的第一极与数据线DT相连，数据写入晶体管T1的栅极与第一栅线G1相连。
如图3所示，复位晶体管T2的第一极与参考电压线REF相连，复位晶体管T2的栅极与第二栅线G2相连。
如图3所示，复位晶体管T3的第一极与初始化线INT相连，复位晶体管T3的栅极与第三栅线G3相连。
如图3所示，发光控制晶体管T4的第二极与第一电源线PL1相连，发光控制晶体管T4的栅极与发光控制线EML相连。
如图3所示，第二电容C2的第二极板C22连接至第二电源线PL2。
如图3所示，发光元件100b的第二电极E2连接至第二电源线PL2。
如图3所示，驱动电路65包括驱动晶体管T5，驱动晶体管T5的栅极可对应驱动电路65的控制端，驱动晶体管T5的第一极和第二极可分别对应驱动电路65的第一端和第二端。
如图3所示，发光控制电路64包括发光控制晶体管T4，发光控制晶体管T4的栅极可对应发光控制电路64的控制端，发光控制晶体管T4的第一极和第二极可分别对应发光控制电路64的第一端和第二端。
如图3所示，数据写入电路61包括数据写入晶体管T1，数据写入晶体管T1的栅极可对应数据写入电路61的控制端，数据写入晶体管T1的第一极和第二极可分别对应数据写入电路61的第一端和第二端。
如图3所示，第一复位电路62包括复位晶体管T2，复位晶体管T2的栅极可对应第一复位电路62的控制端，复位晶体管T2的第一极和第二极可分别对应第一复位电路62的第一端和第二端。
如图3所示，第二复位电路63包括复位晶体管T3，复位晶体管T3的栅极可对应第二复位电路63的控制端，复位晶体管T3的第一极和第二极可分别对应第二复位电路63的第一端和第二端。
如图3所示，第一存储电路66的第一端661和第二端662可分别对应于第一电容C1的第一极板C11和第二极板C12。
如图3所示，第二存储电路67的第一端671和第二端672可分别对应于第二电容C2的第一极板C21和第二极板C22。
对于各个晶体管，在图3中，“g”表示晶体管的栅极，“a”表示晶体管的第一极，“b”表示晶体管的第二极。
需要说明的是，本公开一实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开一实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。
此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。本公开实施例以晶体管均采用N型晶体管(N-MOS)为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在无需做出创造性劳动 前提下，能够容易想到将本公开实施例的像素电路结构中至少部分晶体管采用P型晶体管，即采用P型晶体管、或N型晶体管和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。
本公开的实施例以晶体管为N型晶体管为例进行说明。
图3所示的显示基板中的像素电路为5T2C的内部补偿电路。驱动晶体管T5的栅极(节点N)、第二极(节点D)、第一极(节点S)三处均有浮置(Floating)时间，因此需要规避噪声对节点N、节点D、节点S中至少之一产生影响以避免造成显示不良(例如，Mura)，进而提升显示效果。本公开的实施例以5T2C的像素电路为例进行说明，但本公开的实施例不限于此，像素电路的结构可根据需要而定。例如，在一些实施例中，可以不设置发光控制晶体管T4。
图4为本公开的实施例提供的一种显示基板的一个子像素的时序信号图。图5为本公开的实施例提供的一种显示基板的一个子像素的时序信号图。图6为本公开的实施例提供的一种显示基板在复位阶段的晶体管启闭的示意图。图7为本公开的实施例提供的一种显示基板在补偿阶段的晶体管启闭的示意图。图8为本公开的实施例提供的一种显示基板在数据写入阶段的晶体管启闭的示意图。图9为本公开的实施例提供的一种显示基板在发光阶段的晶体管启闭的示意图。
如图4至图9所示，本公开的实施例还提供一种显示基板的驱动方法，在一帧显示时间段内，该驱动方法包括：复位阶段p1、补偿阶段p2、数据写入阶段p3和发光阶段p4。
如图4和图5所示，第一扫描信号SCAN1在数据写入阶段p3为高电平，在复位阶段p1、补偿阶段p2、以及发光阶段p4均为低电平。
如图4和图5所示，第二扫描信号SCAN2在复位阶段p1和补偿阶段p2为高电平，在数据写入阶段p3和发光阶段p4为低电平。
如图4和图5所示，第三扫描信号SCAN3在复位阶段p1为高电平，在补偿阶段p2、数据写入阶段p3和发光阶段p4均为低电平。
如图4所示，发光控制信号EM在补偿阶段p2和发光阶段p4为高电平。在复位阶段p1和数据写入阶段p3为低电平。如图4、图5和图6所示，在复位阶段p1，输入第二扫描信号SCAN2，开启第一复位电路62(复位晶体管T2)，通过第一复位电路62将参考电压Vref传输至驱动电路65(驱动晶体管 T5)的控制端650以对驱动电路65的控制端650进行复位，并输入第三扫描信号SCAN3，开启第二复位电路63(复位晶体管T3)，通过第二复位电路63将初始化电压Vini传输至发光元件100b的第一电极E1以对发光元件100b的第一电极E1进行复位。
如图6所示，复位晶体管T2和复位晶体管T3打开，数据写入晶体管T1和发光控制晶体管T4关闭，分别将驱动晶体管T5的栅极(节点N)和发光元件100b的第一电极E1(节点S)复位到参考电压Vref和初始化电压Vini。此时，节点N的电压V N为参考电压Vref，节点S的电压Vs为初始化电压Vini。
例如，在该显示基板的驱动方法中，在复位阶段p1，发光控制电路64(发光控制晶体管T4)关闭，以使得节点S复位充分。
如图6所示，在复位阶段p1，发光控制晶体管T4关闭，使得节点S复位充分。例如，初始化线INT的压降较小。
如图4、图5和图7所示，在补偿阶段p2，输入第二扫描信号SCAN2和发光控制信号EM，保持第一复位电路62(复位晶体管T2)开启、并开启发光控制电路64(发光控制晶体管T4)和驱动电路65(驱动晶体管T5)，通过第一电源电压ELVDD向第二电容C2的第一极板C21(节点S)充电，以对驱动电路65进行补偿。
如图7所示，在补偿阶段p2，复位晶体管T2和发光控制晶体管T4打开，数据写入晶体管T1关闭，复位晶体管T3关闭。
如图4、图5和图7所示，由于复位晶体管T2持续处于开启状态，节点N的电压V N维持在参考电压Vref，同时，由于发光控制晶体管T4打开，第一电源电压ELVDD通过驱动晶体管T5对节点S进行充电，并当驱动晶体管T5的栅源压差Vgs等于驱动晶体管T5的阈值电压Vth时，驱动晶体管T5截止，充电结束。此时，节点S的电压为Vref-Vth。
例如，节点N的电压为V N，节点S的电压为V S，驱动晶体管T5的栅源压差为Vgs，驱动晶体管T5的阈值电压为Vth，在补偿阶段p2，V N＝Vref，第一电源线PL1上的第一电源电压ELVDD向第二电容C2充电，直至V S＝Vref-Vth，此时驱动晶体管T5的栅源压差：Vgs＝V N-Vs＝Vref-(Vref-Vth)＝Vth，Vref设置为：Vref>Vth+Vini，可以使得驱动晶体管T5打开，完成补偿充电。
例如，在该显示基板的驱动方法中，在补偿阶段p2，参考电压Vref大于 驱动电路65的阈值电压(驱动晶体管T5的阈值电压Vth)和初始化电压Vini之和，以打开驱动晶体管T5，完成补偿充电。
例如，补偿时间是复位晶体管T2的打开时间减去复位晶体管T3的打开时间，可使用脉宽调试栅极驱动电路长时间打开，完成长时补偿。
例如，设置参考电压Vref时，根据驱动晶体管T5的阈值电压Vth的规格，确保Vs<V0，V0为发光元件100b的开启电压。即，Vref-Vth<V0，Vref<V0+Vth，Vref<V0即可。
例如，在该显示基板的驱动方法中，参考电压Vref小于发光元件100b的开启电压V0。
如图4、图5和图8所示，在数据写入阶段p3，输入第一扫描信号SCAN1，开启数据写入电路61(数据写入晶体管T1)，将数据信号Vdt写入驱动电路65的控制端650。
如图8所示，在数据写入阶段p3，数据写入晶体管T1打开，其他晶体管关闭(发光控制晶体管T4也可开启，以补偿迁移率)，节点N写入数据信号Vdt，即，节点N由参考电压Vref跳变至数据信号Vdt；第一电容C1的第一极板C11的电压发生了Vdt-Vref的跳变，第一电容C1的第二极板C12上的电压在自举作用下产生相应的跳变。即，节点S通过电容耦合，节点S上的电压变为：V S＝α(Vdt-Vref)+Vref-Vth。例如，上式中，α为系数，例如，α＝C1/(C1+C2)，该公式中，C1为第一电容C1的电容值，C2为第二电容C2的电容值。在数据写入阶段p3结束后，节点N的电压为Vdt，节点S的电压为α(Vdt-Vref)+Vref-Vth。
例如，在该显示基板的驱动方法中，在数据写入阶段p3，还输入发光控制信号EM，开启发光控制电路64以对驱动电路65进行补偿，以补偿迁移率。
如图4、图5和图9所示，在发光阶段p4，输入发光控制信号EM，开启发光控制电路64(发光控制晶体管T4)和驱动电路65以产生驱动电流，进而驱动发光元件100b发光。发光控制晶体管T4打开，为驱动晶体管T5提供第一电源电压ELVDD。
如图9所示，在发光阶段p4，发光控制晶体管T4打开，数据写入晶体管T1、复位晶体管T2、以及复位晶体管T3关闭。此时，驱动电流I为：
I＝K*[(1-α)*(Vdt-Vref)] 2
通过上式可知，驱动电流与数据信号Vdt和参考电压Vref有关，成功消除驱动晶体管T5的阈值电压Vth对驱动电流的影响，从而，可以避免驱动电流受到阈值电压不均匀和漂移的影响，有效提高驱动电流的均匀性。另外，因驱动电流与第一电源电压ELVDD无关，且与第二电源电压ELVSS无关，因此，可以有效避免第一电源线PL1和第二电源线PL2的压降对驱动电流的影响。
根据α＝C1/(C1+C2)可知，第二电容C2的电容值越大，α越小，越节能。
例如，发光控制晶体管T4的压降影响第一电源电压ELVDD和发光控制晶体管T4的线性区，设置：EM>ELVDD+Vth_em，Vth_em为发光控制晶体管T4的阈值电压。
例如，在该显示基板的驱动方法中，在发光阶段p4，发光控制信号EM大于第一电源电压ELVDD和发光控制电路64的阈值电压Vth_em之和。
例如，发光元件100b的跨压大，需第一电源电压ELVDD较大，导致发光控制信号EM的电压高。
本公开的实施例提供的显示基板的驱动方法，利于提升显示效果。
图5还示出了在阵列上的栅极驱动电路(gate driver on array，GOA)的复位阶段p01。如图5所示，复位阶段p01在复位阶段p1之前。
图5示出了发光控制信号EM。图5示出了两种发光控制信号EM：发光控制信号EM1和发光控制信号EM2。发光控制信号EM1和发光控制信号EM2可择一选用。
如图5所示，发光控制信号EM1和发光控制信号EM2的区别在于：在发光阶段p4，发光控制信号EM1的电压值周期性变化，发光控制信号EM2的电压值不变。
如图5所示，发光控制信号EM1通过发光控制晶体管T4的快速开和关，实现调光，可称作脉冲宽度调质(Pulse Width Modulation，PWM)调光，通过亮灭来调控屏幕的亮度，即子像素的亮度是恒定不变的，变化的仅仅是子像素的点亮时间。
如图5所示，发光控制信号EM1的一个周期中，开启时间t1与该周期t2的比值即为占空比。
图4示出了数据信号Vdt的电压波形，图4和图5示出了第一扫描信号SCNA1的电压波形、第二扫描信号SCNA2的电压波形、以及第三扫描信号 SCNA3的电压波形、发光控制信号EM的电压波形。
图5还示出了节点N在各个阶段的电压波形、节点D在各个阶段的电压波形、以及节点S在各个阶段的电压波形。
图10至图19为本公开的实施例提供的一种显示基板中的单层图，图20至图28为本公开的实施例提供的一种显示基板的叠层图。图29为本公开的实施例提供的一种显示基板中的复合过孔的平面图。图30为本公开的实施例提供的一种显示基板中的复合过孔的截面图。图31为本公开的实施例提供的一种显示基板的截面图。图32为一种显示基板的截面图。图33为本公开的实施例提供的一种显示基板的叠层图。在平面图的右上角标注了该附图所示的单层或叠层。部分平面图还示出了表示中间位置的十字叉。图30可为图29中沿线B1-B2的截面图。
例如，如图10所示，显示基板包括第一导电图案层LY1，第一导电图案层LY1包括初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11，初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11中的每一个均沿第一方向X延伸，并且初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11沿第二方向Y排列，第一方向X与第二方向Y相交。参考电压信号线REF1、初始化信号线INT1、以及第一电源信号线PL11的设置位置决定复位晶体管T2、复位晶体管T3、以及发光控制晶体管T4在布局图中的设置位置。
在本公开的实施例的一些附图中，平面图示出了第一方向X和第二方向Y，截面图示出了第三方向Z。第一方向X和第二方向Y均为平行于衬底基板BS的主表面的方向。第三方向Z为垂直于衬底基板BS的主表面的方向。例如，第一方向X和第二方向Y相交，第三方向Z垂直于第一方向X，且垂直于第二方向Y。本公开的实施例以第一方向X和第二方向Y垂直为例进行说明。如图31所示，衬底基板BS的主表面为衬底基板BS的用于制作各个元件的表面。如图31所示，衬底基板BS的上表面为衬底基板BS的主表面。
例如，如图11所示，显示基板还包括有源层SM，有源层SM包括第一有源部P1、第二有源部P2、第三有源部P3、第四有源部P4、以及第五有源部P5。如图11所示，第一有源部P1、第二有源部P2、第三有源部P3、第四有源部P4、以及第五有源部P5中的每个均包括沟道和位于沟道两侧的第一 极和第二极。如图11所示，第一有源部P1包括数据写入晶体管T1的沟道M1、第一极T1a、以及第二极T1b，第二有源部P2包括复位晶体管T2的沟道M2、第一极T2a、以及第二极T2b，第三有源部P3包括复位晶体管T3的沟道M3、第一极T3a、以及第二极T3b，第四有源部P4包括发光控制晶体管T4的沟道M4、第一极T4a、以及第二极T4b，第五有源部P5包括驱动晶体管T5的沟道M5、第一极T5a、以及第二极T5b。第一有源部P1、第二有源部P2、第三有源部P3、第四有源部P4、以及第五有源部P5的设置位置决定各个晶体管的设置位置。
如图11和图21所示，第一有源部P1和第二有源部P2为一体结构，即，数据写入晶体管T1的第二极T1b和复位晶体管T2的第二极T2b为一体结构。
例如，如图12所示，显示基板还包括第二导电图案层LY2，第二导电图案层LY2包括第一栅线G1、第二栅线G2、第三栅线G3、驱动晶体管T5的栅极T5g、以及发光控制线EML。如图12所示，第三栅线G3、第二栅线G2、驱动晶体管T5的栅极T5g、第一栅线G1、以及发光控制线EML沿第二方向Y排布，且其中的每个均沿第一方向X延伸。在本公开的实施例中，部件沿其长度方向延伸。一个部件在其长度方向上的尺寸大于该部件在其它方向上的尺寸。第一栅线G1、第二栅线G2、第三栅线G3、驱动晶体管T5的栅极T5g、以及发光控制线EML的设置方式决定各个晶体管的设置位置。
例如，如图21所示，第一有源部P1在衬底基板BS上的正投影与第一栅线G1在衬底基板BS上的正投影交叠，第二有源部P2在衬底基板BS上的正投影与第二栅线G2在衬底基板BS上的正投影交叠，第三有源部P3在衬底基板BS上的正投影与第三栅线G3在衬底基板BS上的正投影交叠，第四有源部P4在衬底基板BS上的正投影与发光控制线EML在衬底基板BS上的正投影交叠，第五有源部P5在衬底基板BS上的正投影与驱动晶体管T5的栅极T5g在衬底基板BS上的正投影交叠，第一有源部P1、第二有源部P2、第三有源部P3、第四有源部P4、以及第五有源部P5中的每个均沿第二方向Y延伸。各个有源部均沿第二方向Y延伸，利于各个晶体管的排布，利于版图设计。有些平面图中未示出衬底基板BS，纸面所在的平面可看作衬底基板BS的主表面。
如图11、图12和图21所示，有源层SM的被第二导电图案层LY2覆盖的部分为半导体区，形成各个晶体管的沟道，即，沟道M1至沟道M5，有源层SM的未被第二导电图案层LY2覆盖的部分为导体区，形成各个晶体管的第一极和第二极、以及第一电容C1的第一极板C11。可采用第二导电图案层LY2为掩膜版进行掺杂，以将半导体材料转变为导体，以形成包括各个有源部的有源层SM。如图11所示，复位晶体管T2的第二极T2b、数据写入晶体管T1的第二极T1b、以及第一电容C1的第一极板C11为一体结构。
例如，如图15所示，显示基板还包括第三导电图案层LY3，第三导电图案层LY3包括初始化连接线INT2、参考电压连接线REF2、以及第一电源连接线PL12。
如图24所示，初始化连接线INT2与初始化信号线INT1相连，参考电压连接线REF2与参考电压信号线REF1相连，第一电源连接线PL12与第一电源信号线PL11相连。
例如，如图15所示，初始化连接线INT2、参考电压连接线REF2、以及第一电源连接线PL12中的每一个均沿第二方向Y延伸，并且第一电源连接线PL12、参考电压连接线REF2、以及初始化连接线INT2沿第一方向X排列。
例如，如图18和图19所示，显示基板还包括第四导电图案层LY4和像素限定层PDL，第四导电图案层LY4包括多个第一电极E1，多个第一电极E1彼此独立且相邻的第一电极E1彼此间隔，像素限定层PDL位于第四导电图案层LY4上，并包括多个开口OPN。如图28和图31所示，开口OPN被配置为暴露第一电极E1的至少一部分。
如图33所示，多个开口OPN包括第一开口OPN1、第二开口OPN2、以及第三开口OPN3，第一开口OPN1在衬底基板BS上的正投影与第一电源连接线PL12在衬底基板BS上的正投影交叠，第二开口OPN2在衬底基板BS上的正投影与参考电压连接线REF2在衬底基板BS上的正投影交叠，第三开口OPN3在衬底基板BS上的正投影与初始化连接线INT2在衬底基板BS上的正投影交叠。例如，如图33所示，第一开口OPN1的面积大于第三开口OPN3的面积，第三开口OPN3的面积大于第二开口OPN2的面积，第一电源连接线PL12的宽度大于初始化连接线INT2的宽度，初始化连接线INT2的 宽度大于参考电压连接线REF2的宽度。开口越大，起到信号隔离作用的直流信号线(沿第二方向Y延伸的连接线)的宽度越大。沿第二方向Y延伸的连接线包括第一电源连接线PL12、初始化连接线INT2、参考电压连接线REF2中至少之一。第一电源连接线PL12、初始化连接线INT2、参考电压连接线REF2均为直流信号线，第一电源连接线PL12、初始化连接线INT2、参考电压连接线REF2上可为三个不同的固定电压。
例如，如图28和图33所示，对于一个子像素100，一条直流信号线CL和数据线DT分别设置在该子像素100的像素电路的两侧。例如，如图28和图33所示，对于第一子像素101，一条直流信号线CL(第一电源连接线PL12)和数据线DT(数据线DT1)分别设置在该第一子像素101的像素电路的两侧。例如，如图28和图33所示，对于第二子像素102，一条直流信号线CL(参考电压连接线REF2)和数据线DT(数据线DT2)分别设置在该第二子像素102的像素电路的两侧。例如，如图28和图33所示，对于第三子像素103，一条直流信号线CL(初始化连接线INT2)和数据线DT(数据线DT3)分别设置在该第二子像素102的像素电路的两侧。
如图28和图33所示，子像素100的左右两侧分别为数据线DT和一条直流信号线(第一电源连接线PL12、初始化连接线INT2、参考电压连接线REF2)，降低子像素之间的相互干扰。
图28和图33示出了第一子像素100的数据线DT1，第二子像素100的数据线DT2、以及第三子像素100的数据线DT3。
如图28和图33所示，第一电源连接线PL12、数据线DT1、参考电压连接线REF2、数据线DT2、初始化连接线INT2、数据线DT3沿第一方向X依次排布。
例如，如图33所示，第一子像素101的第一电极E1在衬底基板BS上的正投影与第一电源连接线PL12在衬底基板BS上的正投影交叠，第二子像素102的第一电极E1在衬底基板BS上的正投影与参考电压连接线REF2在衬底基板BS上的正投影交叠，第三子像素103的第一电极E1在衬底基板BS上的正投影与初始化连接线INT2在衬底基板BS上的正投影交叠，以降低子像素之间的相互干扰。
例如，如图33所示，第一子像素101的第一电极E1的面积大于第三子 像素103的第一电极E1的面积，第三子像素103的第一电极E1的面积大于第二子像素102的第一电极E1的面积，第一电源连接线PL12的宽度大于初始化连接线INT2的宽度，初始化连接线INT2的宽度大于参考电压连接线REF2的宽度。通常，第一电极E1的尺寸大，则其对应的开口的尺寸也大，从而，第一电极E1的面积越大，起到信号隔离作用的直流信号线(沿第二方向Y延伸的连接线)的宽度越大。
在本公开的实施例中，部件的宽度是指垂直于其延伸方向上的尺寸。如图28和图33所示，第一电源连接线PL12的宽度、初始化连接线INT2的宽度、参考电压连接线REF2的宽度均指对应部件的在第一方向X上的尺寸。上述第一电源连接线PL12的宽度、初始化连接线INT2的宽度、参考电压连接线REF2的宽度可指最小宽度。
例如，如图15所示，第三导电图案层LY3包括数据线DT。如图27所示，数据线DT在衬底基板BS上的正投影与第一电极E1在衬底基板BS上的正投影不交叠。第一电极E1与数据线DT上的高频的数据信号Vdt无交叠，避免高频的数据信号Vdt对第一电极E1(节点S)的影响。该情况下，显示基板可为顶发射结构。
例如，如图3、图11、图12、图24所示，有源层SM包括第一电容C1的第一极板C11。驱动晶体管T5的栅极T5g与第一电容C1的第一极板C11相连。如图10所示，第一导电图案层LY1包括第二极板部Ca。如图15所示，第三导电图案层LY3包括第一极板部Cb。如图11、图15和图24所示，第一极板部Cb通过第一复合过孔V1与第二极板部Ca以及第五有源部P5的第一极T5a分别相连，第一极板部Cb通过第一过孔Va与第三有源部P3的第二极T3b相连，第一极板部Cb和第二极板部Ca构成第一电容C1的第二极板C12。即，第一电容C1的第二极板C12包括第一极板部Cb和第二极板部Ca。本公开的实施例以第一电容C1的第二极板C12包括第一极板部Cb和第二极板部Ca为例进行说明。设置第一极板部Cb和第二极板部Ca，利于增大第一电容C1。在另一些实施例中，第一电容C1的第二极板C12仅包括第一极板部Cb和第二极板部Ca中的一个。
例如，如图15所示，第三导电图案层LY3还包括第一连接电极CEa。如图11、图15和图24所示，第一连接电极CEa通过第二复合过孔V2与第三 有源部P3的第一极T3a和初始化信号线INT1分别相连。例如，如图15和图24所示，初始化连接线INT2与第一连接电极CEa相连。如图15和图24所示，在第三子像素103中，初始化连接线INT2与第一连接电极CEa为一体结构。
例如，如图15所示，第三导电图案层LY3还包括第二连接电极CEb。如图24所示，第二连接电极CEb通过第三复合过孔V3与第二有源部P2的第一极和参考电压信号线REF1分别相连。如图15和图24所示，参考电压连接线REF2与第二连接电极CEb相连。如图15和图24所示，在第二子像素102中，参考电压连接线REF2与第二连接电极CEb为一体结构。
例如，如图15所示，第三导电图案层LY3还包括第三连接电极CEc。如图11、图12、图15和图24所示，第三连接电极CEc通过第二过孔Vb与驱动晶体管T5的栅极T5g、第一有源部P1的第二极T1b、第二有源部P2的第二极T2b、以及第一电容C1的第一极板C11分别相连。
例如，如图15所示，第三导电图案层LY3还包括第四连接电极CEd。如图10、图11、图15和图24所示，第四连接电极CEd通过第四复合过孔V4与第一电源信号线PL11和第四有源部P4的第二极T4b分别相连。如图15和图24所示，第一电源连接线PL12和第四连接电极CEd相连。如图15和图24所示，在第一子像素101中，第一电源连接线PL12和第四连接电极CEd为一体结构。
例如，如图15所示，第三导电图案层LY3还包括第五连接电极CEe。如图11、图15和图24所示，第五连接电极CEe的一端与第五有源部P5的第二极T5b通过第三过孔Vc相连，第五连接电极CEe的另一端与第四有源部P4的第一极T4a通过第四过孔Vd相连。
例如，如图15所示，第三导电图案层LY3包括数据线DT。如图24所示，数据线DT通过第五过孔Ve与第一有源部P1的第一极T1a相连。
例如，如图10、图15和图24所示，初始化线INT包括初始化信号线INT1，参考电压线REF包括参考电压信号线REF1，第一电源线PL1包括第一电源信号线PL11，初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11中的每一个均沿第一方向X延伸，并且初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11沿第二方向Y排列，其中，第一方向X与第二方向Y相交。
例如，如图10、图15和图24所示，初始化线INT还包括初始化连接线INT2，参考电压线REF还包括参考电压连接线REF2，第一电源线PL1还包括第一电源连接线PL12，初始化连接线INT2与初始化信号线INT1相连，参考电压连接线REF2与参考电压信号线REF1相连，第一电源连接线PL12与第一电源信号线PL11相连。
在本公开的实施例中，初始化线INT、参考电压线REF和第一电源线PL1通过彼此相连的横纵布线，可以减小电阻，减小压降。
如图28和图33所示，初始化线INT被第一子像素101、第二子像素102、以及第三子像素103共用。
如图28和图33所示，参考电压线REF被第一子像素101、第二子像素102、以及第三子像素103共用。
如图28和图33所示，第一电源线PL1被第一子像素101、第二子像素102、以及第三子像素103共用。
在第一子像素101为红色子像素(R)，第二子像素102为绿色子像素(G)，第三子像素103为蓝色子像素(B)的情况下，初始化线INT被RGB共用，参考电压线REF被RGB共用，第一电源线PL1被RGB共用。
如图29和图30所示，部件301位于第一导电图案层LY1，部件302位于有源层SM，部件303位于第三导电图案层LY3，图30还示出了缓冲层BF和层间绝缘层ILD，部件303通过复合过孔V0与部件302和部件301均相连。复合过孔V0利于提升连接稳定性和可靠性。复合过孔V0可为上述第一复合过孔V1、第二复合过孔V2、第三复合过孔V3、第四复合过孔V4中任一个，相应的，部件301、部件302和部件303对应的为该复合过孔相连的三个对应部件。
如图29和图30所示，在本公开的实施例中，位于第三导电图案层LY3中的部件303通过复合过孔V0实现位于第一导电图案层LY1中的部件301和位于有源层SM中的部件302的连接，或实现位于第一导电图案层LY1中的部件的连接，或实现位于有源层SM中的部件的连接。复合过孔V0的设置，利于减小子像素的占用面积，利于版图设计，并利于提升部件连接的可靠性。复合过孔V0也可称作套孔或复合套孔。当然，各个复合过孔也可以直接称作过孔。
图30示出了缓冲层BF和层间绝缘层ILD，复合过孔V0包括贯穿缓冲 层BF的过孔V01和贯穿层间绝缘层ILD的过孔V02。过孔V02的尺寸大于过孔V01的尺寸。过孔V01在衬底基板上的正投影落入过孔V02在衬底基板上的正投影内。
例如，过孔V02可先于过孔V01形成。即，先刻蚀层间绝缘薄膜以形成层间绝缘层ILD和其中的过孔V02，再刻蚀缓冲薄膜以形成缓冲层BF和其中的过孔V01。
如图31所示，显示基板包括衬底基板BS和位于衬底基板BS上的初始化信号线INT1，初始化信号线INT1位于第一导电图案层LY1，缓冲层BF位于第一导电图案层LY1上，第三有源部P3位于缓冲层BF上，第三有源部P3位于有源层SM，有源层SM上设有栅极绝缘层GI，第三栅线G3位于栅极绝缘层GI上，第三栅线G3位于第二导电图案层LY2，层间绝缘层ILD位于第二导电图案层LY2上，第一极板部Cb和第一连接电极CEa位于层间绝缘层ILD上，第一极板部Cb和第一连接电极CEa位于第三导电图案层LY3，钝化层PVX位于第三导电图案层LY3上，平坦化层PLN位于钝化层PVX上，钝化层PVX和平坦化层PLN形成绝缘层ISL。第一电极E1位于绝缘层ISL上，且通过贯穿绝缘层ISL的过孔H1与第一极板部Cb相连。第一电极E1位于第四导电图案层LY4。像素限定层PDL位于第四导电图案层LY4上，像素限定层PDL具有开口OPN。形成像素限定层PDL后依次形成发光功能层EL和第二电极E2。第一电极E1、发光功能层EL和第二电极E2构成发光元件100b。第一电极E1和第二电极E2之一为阳极，第一电极E1和第二电极E2之另一为阴极。封装层EC被配置为封装发光元件100b。填充层FL位于封装层EC上。如图31所示，显示基板还包括黑矩阵BM和彩色滤光层CF。如图31所示，显示基板还包括盖板CV。
如图31所示，栅极绝缘层GI的图形和第二导电图案层LY2的图形相同，但不限于此。
本公开的实施例以绝缘层ISL包括钝化层PVX和平坦化层PLN为例进行说明，但不限于此。
例如，发光功能层EL包括多个膜层，例如包括发光层(发光材料层)，发光功能层还可以包括空穴注入层、空穴传输层、电子传输层、电子注入层等至少之一。发光功能层可根据需要进行选择。
参考图13和图31，图13中的过孔CNT为贯穿缓冲层BF的过孔。图13示出了第一复合过孔V1中的过孔V11、第二复合过孔V2中的过孔V21、第三复合过孔V3中的过孔V31、以及第四复合过孔V4中的过孔V41。
参考图14和图31，层间绝缘层ILD中的过孔如图14所示。图14示出了第一过孔Va、第二过孔Vb、第三过孔Vc、第四过孔Vd、第五过孔Vd、第一复合过孔V1中的过孔V12、第二复合过孔V2中的过孔V22、第三复合过孔V3中的过孔V32、以及第四复合过孔V4中的过孔V42。
对于第一复合过孔V1、第二复合过孔V2、第三复合过孔V3、以及第四复合过孔V4，其由图13中的贯穿缓冲层BF的过孔和对应位置处的贯穿层间绝缘层ILD的过孔构成。如图13和图14所示，第一复合过孔V1包括，第二复合过孔V2、第三复合过孔V3、以及第四复合过孔V4。
例如，复合过孔可采用多次成孔工艺形成。在形成第三导电图案层LY3之前，对缓冲层BF和层间绝缘层ILD进行刻蚀，形成复合过孔，并同时形成第一过孔Va、第二过孔Vb、第三过孔Vc、第四过孔Vd、以及第五过孔Vd。例如，形成复合过孔时，可先对层间绝缘薄膜进行刻蚀，再刻蚀缓冲薄膜。
参考图16和图31，过孔H11贯穿钝化层PVX。参考图17和图31，过孔H12贯穿平坦化层PLN。贯穿绝缘层ISL(钝化层PVX和平坦化层PLN)的过孔H1可通过多次刻蚀工艺形成，但不限于此。
参考图16、图17和图31，过孔H1包括过孔H11和过孔H12。过孔H11在衬底基板上的正投影与过孔H12在衬底基板上的正投影交叠。过孔H11在衬底基板上的正投影落入过孔H12在衬底基板上的正投影内。过孔H12的尺寸大于过孔H11的尺寸。过孔H1也可称作套孔、复合套孔或复合过孔。
参考图16和图17，钝化层PVX中的过孔H11的尺寸小于平坦化层PLN中的过孔H12的尺寸。钝化层PVX采用无机绝缘材料，平坦化层PLN采用有机绝缘材料。
图31还示出了阻挡坝DM。阻挡坝DM位于封装层EC之上。
图32中的显示基板没有采用复合过孔，而是采用过孔V201和过孔V202来实现第一连接电极CEa、第三有源部P3、以及初始化信号线INT1的连接。
驱动晶体管T5的节点D、节点N、节点S处均有浮置状态，因此子像素的节点D、节点N、节点S与交流信号交叠情况保持一致或者尽量避开交叠， 而降低噪声的影响。比如，在第三子像素101(蓝色子像素)的节点S处，第一电极E1与数据线DT线无交叠。
如图28和图33所示，高PPI时，位于第三导电图案层LY3的纵向信号线(初始化连接线INT2、参考电压连接线REF2、以及第一电源连接线PL12)的宽度比较小，实现网状设计时，横向部分位于第一导电图案层LY1，可以直接用第三导电图案层LY3的部件连接到子像素的过孔上，因此，子像素的位于该位置的过孔需要靠近纵向信号线，比如，参考电压连接线REF2在第二子像素(绿色子像素)102的左侧，那么，复位晶体管T2的用于连接参考电压连接线REF2的过孔也在左侧。对于初始化连接线INT2和第一电源连接线PL12，连接过孔的也采用类似原则。
如图28和图33所示，初始化线INT为网状结构，参考电压线REF为网状结构，第一电源线PL1为网状结构。
噪声对内部补偿电路影响大，一般要求子像素的像素电路的设计一致性比较高。如图28和图33所示，可以一个像素PX(例如包括RGB)为一个重复(Repeat)单元RP。第一子像素101、第二子像素102、以及第三子像素103构成一个像素PX。即，重复单元RP包括第一子像素101、第二子像素102、以及第三子像素103。图28和图33示出了两个重复单元RP。如图28和图33所示，初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11被多个重复单元RP共用。如图28和图33所示，初始化信号线INT1、参考电压信号线REF1、以及第一电源信号线PL11可被一行子像素100中的多个重复单元RP共用。
如图28所示，开口OPN的边缘呈跑道型，如图33所示，开口OPN的边缘呈矩形。本公开的实施例对开口OPN的形状不做限定，可根据需要而定。
例如，PPI较高，信号线多且不能多个RGB共用，可使用复合过孔的设计实现复杂多信号的连接。
需要说明的是，初始化连接线INT2、参考电压连接线REF2、以及第一电源连接线PL12的设置位置和设置方式不限于图28和图33所示，可根据需要进行位置调整。
图34为本公开一实施例提供的一种显示基板的贯穿缓冲层BF和层间绝缘层ILD的过孔的平面图。贯穿缓冲层BF的过孔用CNT表示。图34示出 了第一过孔Va、第二过孔Vb、第三过孔Vc、第四过孔Vd、第五过孔Vd、第一复合过孔V1、第二复合过孔V2、第三复合过孔V3、以及第四复合过孔V4。
图35为本公开一实施例提供的一种显示基板的贯穿钝化层PVX和平坦化层PLN的过孔的平面图。图35示出了过孔H1、过孔H11、以及过孔H12。
图36为本公开一实施例提供的一种显示基板的第四导电图案层LY4和像素限定层PDL的叠层图。
图37为本公开一实施例提供的一种显示基板的黑矩阵BM和彩色滤光层CF的叠层图。图37示出了第一滤光部CF1、第二滤光部CF2、以及第三滤光部CF3。例如，彩色滤光层CF对应于开口OPN设置。第一滤光部CF1位于第一子像素101中，第二滤光部CF2位于第二子像素102中，第三滤光部CF3位于第三子像素103中。例如，第一滤光部CF1被配置为透过第一颜色光，第二滤光部CF2被配置为透过第二颜色光，第三滤光部CF3被配置为透过第三颜色光。例如，第一颜色光为红光，第二颜色光为绿光，第三颜色光为蓝光。图37示出了一行子像素中的六个子像素100。
在一些实施例中，第一子像素101可称作第一颜色子像素，第二子像素102可称作第二颜色子像素，第三子像素103可称作第三颜色子像素。
对于中尺寸显示产品，内部补偿相较于外部补偿，具有驱动系统简单，成本低等优势，无需昂贵的现场可编程门阵列(Field Programmable Gate Array，FPGA)、专用集成电路(Application Specific Integrated Circuit，ASIC)、或外部补偿用的源极驱动器(source driver)，同时也不需要体积庞大的逻辑板(TCON板)，较适用于中尺寸，驱动外观简单的产品。
内补像素电路相较于外补电路，像素驱动部分更加复杂，子像素的布局方式会对补偿效果产生影响，对整个补偿设计有着至关重要的影响。同时，内部补偿像素电路相较于外部补偿像素电路，需要更多的晶体管，以实现补偿的功能，因此也会造成布局空间更加紧张，更难实现高分辨率设计。
如图25至图28、图31至图33所示，发光元件100b的第一电极E1与像素电路100a的电位连接依靠过孔H1，过孔H1的位置无平坦化层PLN，一般不在过孔H1的位置设置像素限定层PDL的开口OPN，即发光开口，因此过孔H1的位置影响子像素的开口设计。
在通常技术中，一般过孔H1设计在子像素的大约中间位置处的存储电容的位置处，这样的设计造成子像素的整体开口下移，即，过孔H1的正投影覆盖到下一行的子像素的像素电路100a上，若开口OPN仍覆盖本行子像素，则开口率会大大降低。
本公开的实施例提供的显示基板，通过布局设计，获得较大的开口率，并避免子像素之间信号耦合的影响，提升显示品质。
图38为本公开一实施例提供的一种显示基板的布局图。如图1、图3、图10至图38所示，本公开的实施例提供的显示基板，包括衬底基板BS和位于衬底基板BS上的多个子像素100，子像素100包括像素电路100a和发光元件100b，发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，发光元件100b包括第一电极E1、第二电极E2、以及位于第一电极E1和第二电极E2之间的发光功能层EL，像素电路100a包括驱动晶体管T5，发光元件100b的第一电极E1与驱动晶体管T5的第一极电连接，多个子像素100包括第一子像素151和第二子像素152，第一子像素151和第二子像素152相邻，第一子像素151的发光元件100b的第一电极E1在衬底基板BS上的正投影和第二子像素152的像素电路100a在衬底基板BS上的正投影不交叠。
对于例如5T2C的内部补偿像素电路，其在显示驱动过程中，节点S在工作状态存在一段时间的浮置(floating)状态，节点S在处于浮置状态时容易受交流(AC)信号影响，造成写入的补偿电压损失，影响补偿效果。
本公开的实施例提供的显示基板中，通过发光元件的第一电极的设置方式，可减少其他子像素对发光元件100b的第一电极E1上的电位的干扰，避免子像素之间信号耦合的影响，提升内部补偿的补偿效果，提升显示品质。
例如，如图38所示，发光元件100b的第一电极E1在衬底基板BS上的正投影仅覆盖自身子像素100的像素电路100a在衬底基板BS上的正投影。
在本公开的实施例中，子像素的发光元件100b的第一电极E1仅覆盖自身子像素的像素电路100a，与周边其他子像素的像素电路无交叠，避免了子像素之间信号耦合的影响，如图18、图28、图33和图38所示，每个子像素包括发光元件100b的第一电极E1，从图中可以看出，发光元件100b的第一电极E1与其下方的像素电路100a的投影关系为：发光元件100b的第一电极 E1仅覆盖自身子像素的像素电路100a，与其他子像素无交叠。这种发光元件100b的第一电极E1的设计可避免节点S与上下两行子像素的栅线交叠，避免与其形成交叠电容，以在上下两行栅线开关过程中，避免其与本行子像素的节点S耦合，造成节点S的电位变化，补偿数据损失。
例如，如图38所示，显示基板还包括数据线DT，数据线DT被配置为向像素电路100a提供数据信号Vdt，第一子像素151和第二子像素152沿数据线DT的延伸方向排列。如图38所示，第一子像素151和第二子像素152沿第二方向Y排列。
例如，如图38所示，数据线DT在衬底基板BS上的正投影与发光元件100b的第一电极E1在衬底基板BS上的正投影不交叠，以避免数据线DT上的交流信号对发光元件100b的第一电极E1的影响，提升显示品质。
例如，如图38所示，多个子像素100还包括第三子像素153，第三子像素153和第一子像素151相邻，第三子像素153、第一子像素151和第二子像素152沿数据线DT的延伸方向排列。如图38所示，第三子像素153、第一子像素151和第二子像素152沿第二方向Y排列。
例如，如图38所示，第一子像素151的发光元件100b的第一电极E1在衬底基板BS上的正投影和第三子像素153的像素电路100a在衬底基板BS上的正投影不交叠。从而，每一行的子像素的发光元件100b的第一电极E1均不受与其相邻的两行子像素的像素电路的影响，避免子像素之间信号耦合的影响，提升显示品质。
例如，如图3、图10至图38所示，像素电路100a还包括第一电容C1，第一电容C1具有第一极板C11和第二极板C12，第一电容C1的第一极板C11与驱动晶体管T5的栅极电连接，第一电容C1的第二极板C12包括第一极板部Cb，第一极板部Cb与驱动晶体管T5的第一极电连接，并与发光元件100b的第一电极E1相连，发光元件100b的第一电极E1通过过孔(连接过孔)H1与像素电路100a中的第一电容C1的第一极板部Cb电连接。
图39为图28或图38中的虚线框B3处的放大图。图40为图26中虚线框B4处的放大图。图41为图40的沿线B5-B6的截面图。图42为图40的沿线B7-B8的截面图。图43为图40的沿线B5-B6的另一截面图。图45为本公开的实施例提供的一种显示基板的局部图。图44为图40的沿线B7-B8 的另一截面图。图40省略了发光元件100b的第一电极E1，但在对应的截面图中示出了该第一电极E1。
图46为本公开的实施例提供的一种显示基板的显微镜图。图47为本公开的实施例提供的一种显示基板的显微镜图。图48为本公开的实施例提供的一种显示基板的显微镜图。图41和图43也可以为图46的沿线B5-B6的截面图。图42和图44也可以为图46的沿线B7-B8的截面图。
图46未示出第一电极E1。图47示出了第一电极E1。图48示出了像素限定层的开口OPN。
例如，如图10至图48所示，显示基板还包括钝化层PVX和平坦化层PLN，过孔(连接过孔)H1包括位于钝化层PVX中的过孔(第一通孔)H11和位于平坦化层PLN的过孔(第二通孔)H12，过孔(第一通孔)H11在衬底基板BS上的正投影与过孔(第二通孔)H12在衬底基板BS上的正投影交叠。
例如，如图41至图48所示，过孔(第一通孔)H11在衬底基板BS上的正投影落入过孔(第二通孔)H12在衬底基板BS上的正投影内。
有关于过孔(连接过孔)H1、过孔(第一通孔)H11、以及过孔(第二通孔)H12可参考之前描述，在此不再赘述。
例如，如图11、图12、图26至图28、图33、图38至图40、图41以及图43所示，驱动晶体管T5包括第五有源部P5，驱动晶体管T5的栅极T5g沿第一方向X延伸，驱动晶体管T5的第五有源部P5沿第二方向Y延伸，第一方向X与第二方向Y相交。如图41、图43、图46至图48所示，为了利于实现高PPI的布局设计，第一极板部Cb在过孔(连接过孔)H1处沿第一方向X的尺寸W1小于过孔(第二通孔)H12沿第一方向X的尺寸W2。
本公开的实施例提供的显示基板，提供一种发光元件的第一电极与像素电路的连接过孔(搭接孔)的设计方案，通过连接过孔(搭接孔)的摆放位置的调整和尺寸设计，使子像素的发光元件的第一电极形成在最佳位置，以获得最佳的补偿效果。
本公开的实施例提供的显示基板，通过窄化第一极板部Cb在过孔(连接过孔)H1处的部分，利于第三导电图案层LY3中的各个部件的布局，利于实现高PPI的布局设计。
如图40、图41、图43、、图46至图48所示，第一极板部Cb在过孔(连 接过孔)H1处沿第一方向X的尺寸W1大于过孔(第一通孔)H11沿第一方向X的尺寸W3，以利于第一极板部Cb和第一电极E1的搭接。过孔(第一通孔)H11在衬底基板上的正投影完全落入第一极板部Cb在衬底基板上的正投影。
图41示出了尺寸W1、尺寸W2、尺寸W3。图42示出了尺寸W4。为了清晰起见，有些附图未作尺寸标注。
本公开的实施例提供的显示基板中发光元件的第一电极与像素电路的连接过孔(搭接孔)的设计方案，可减少其他子像素对发光元件100b的第一电极E1上的电位的干扰，提升内部补偿的补偿效果。
例如，如图39、图40、图42和图44所示，第一极板部Cb在过孔(连接过孔)H1处沿第二方向Y的尺寸大于过孔(第二通孔)H12沿第二方向Y的尺寸W4。
例如，如图24至图28、图39、图40、图42和图44所示，显示基板还包括初始化线INT，像素电路100a还包括复位晶体管T3，复位晶体管T3被配置为对发光元件100b的第一电极E1进行复位，复位晶体管T3的第一极与初始化线INT相连，第一电容C1的第二极板C12的第一极板部Cb通过第一过孔Va与复位晶体管T3的第二极相连。
例如，如图39、图40、图42和图44所示，为了利于部件连接，过孔(第二通孔)H12沿第二方向Y的尺寸W4大于第一过孔Va沿第二方向Y的尺寸W5(如图39所示)。
例如，如图39和图40所示，为了利于版图设计，过孔(第二通孔)H12在衬底基板BS上的正投影与第一过孔Va在衬底基板BS上的正投影至少部分交叠。
例如，如图39和图40所示，为了利于版图设计，第一过孔Va在衬底基板BS上的正投影与过孔(第二通孔)H12在衬底基板BS上的正投影交叠。例如，在一些实施例中，第一过孔Va在衬底基板BS上的正投影完全落入过孔(第二通孔)H12在衬底基板BS上的正投影内。即，过孔(第二通孔)H12在衬底基板BS上的正投影覆盖第一过孔Va在衬底基板BS上的正投影。
例如，如图12、图15、以及图24所示，驱动晶体管T5的栅极T5g与第一电容C1的第一极板C11相连，第一电容C1的第一极板C11比第一电容 C1的第二极板C12的第一极板部Cb更靠近衬底基板BS。第二导电图案层LY2比第三导电图案层LY3先形成，即，第二导电图案层LY2比第三导电图案层LY3更靠近衬底基板。
例如，如图10、图12和图15所示，第一电容C1的第二极板C12还包括第二极板部Ca，第二极板部Ca比第一极板C11更靠近衬底基板BS。如图10至图28所示，第二极板C12的第一极板部Cb通过同一个过孔(第一复合过孔V1)与第二极板部Ca和驱动晶体管T5的第一极分别相连。
例如，如图10、图12和图15所示，第一电容C1的第二极板C12还包括第二极板部Ca，第二极板部Ca位于第一电容C1的第一极板C12的靠近衬底基板的一侧，第一极板部Cb位于第一电容C1的第一极板C11的远离衬底基板的一侧。如图10至图28所示，第二极板C12的第一极板部Ca通过同一个复合过孔(第一复合过孔V1)与第二极板部Ca和驱动晶体管T5的第一极T5a分别相连。
例如，如图43和图45所示，发光元件100b的第一电极E1在过孔(连接过孔)H1处的在第一方向X上相对的两侧处分别具有第一凹陷RS1。
例如，如图44和图45所示，复位晶体管T3的栅极与第三栅线G3相连，发光元件100b的第一电极E1在第一过孔Va和第三栅线G3之间的部分具有第二凹陷RS2。
例如，如图3所示，像素电路100a还包括数据写入晶体管T1、复位晶体管T2、以及发光控制晶体管T4，数据写入晶体管T1被配置为响应于第一扫描信号SCAN1将数据信号Vdt写入驱动晶体管T5的栅极T5g，复位晶体管T2被配置为对驱动晶体管T5的栅极T5g进行复位，发光控制晶体管T4被配置为响应于发光控制信号EM将第一电源电压ELVDD传输至驱动晶体管T5的第二极。当然，本公开的实施例中的像素电路100a中的晶体管的数量、存储电容的数量可根据需要而定，不限于图中所示。
图46中第一过孔Va近似圆形，过孔(第一通孔)H11和过孔(第二通孔)H12也近似圆形。本公开的实施例对各个过孔的形状不做限定。过孔可以采用矩形、圆形、椭圆、圆角矩形等形状。
本公开的实施例中，过孔H1设置在复位晶体管T3的第二极T3b处，与第一过孔Va(第一极板部Cb和复位晶体管T3的第二极T3b的连接过孔)相 邻，如图25至图28、图31至图33、以及图38所示，第一极板部Cb和复位晶体管T3的第二极T3b通过第一过孔Va相连，第一过孔Va用于连接位于半导体层SM的第二极T3b和位于第三导电图案层LY3的第一极板部Cb，过孔H1包括过孔H11和过孔H12，过孔H11和过孔H12形成套孔，即，过孔H1可称作套孔。过孔H1用于连接位于第三导电图案层LY3的第一极板部Cb和位于第四导电图案层LY4中的第一电极E1。过孔H11贯穿钝化层PVX，过孔H12贯穿平坦化层PLN。
一般设计中，过孔连接的两个导电元件需保证刻蚀完成后两个导电元件都大于过孔的尺寸，即包裹住过孔，当像素分辨率较高时，往往限制图形的最大尺寸，如图25至图28、图31至图33、以及图38所示，在节点S处，在第三导电图案层LY3中，第一极板部Cb受其左右两侧的导电元件(例如，第一电源连接线PL12和数据线DT)的限制，尺寸不能过大，因此，在本公开的实施例中，过孔H1设计时，使得制作完成的显示基板中，在过孔H1处，第一极板部Cb在第一方向X上的尺寸小于过孔H12在第一方向X上的尺寸，第一极板部Cb在第二方向Y上的尺寸大于过孔H12在第二方向Y上的尺寸。例如，制作完成后第一过孔Va也会包裹在过孔H12内，整体空间利用率较高，可满足高分辨率或复杂的像素电路的设计需求。
实际制作完成后，过孔H1位置处的显微镜图如图46至图48所示，在第一极板部Cb和过孔H1均制作完成后制作第一电极E1，如图43和图45所示，可以看出，第一电极E1在过孔H1的左右位置存在小的凹陷(凹槽，第一凹陷RS1)，如图43所示，凹陷形成是由于此区域没有第三导电图案层LY3的材料也无平坦化层PLN的材料，同时，过孔H1的上侧也存在第一过孔Va形成的凹陷(第二凹陷RS2，凹槽)，因此，第一电极E1在这三个点位经过多次爬坡，可能会对搭接效果产生一定影响，但第一电极E1的位于过孔H1的下侧的部分为正常情况的搭接，第一电极E1经过过孔H1爬坡可确保第一电极E1与像素电路的连接。通过以上设计，在使得第一电极E1的电位正常连接的情况下，大大节省了空间，使高分辨率内补像素电路设计成为可能。
实际应用中不限于以上的搭接方式，可依据实际像素情况选择单边确保搭接，或者多边确保搭接。
例如，用于制作有源层的材料可以包括氧化物半导体等，例如，氧化物半 导体包括金属氧化物半导体，例如，金属氧化物半导体包括氧化铟镓锌(IGZO)，本公开的实施例对此不作限定。需要说明的是，沟道两侧的第一极和第二极可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。
例如，衬底基板BS、缓冲层BL、栅极绝缘层GI、层间绝缘层ILD、钝化层PVX、平坦化层PLN、像素限定层PDL均采用绝缘材料制作。例如，衬底基板BS包括聚酰亚胺等柔性材料，但不限于此。缓冲层BF、栅极绝缘层GI、层间绝缘层ILD、钝化层PVX至少之一采用无机绝缘材料或有机绝缘材料制作。例如，无机绝缘材料包括氧化硅、氮化硅、氮氧化硅等，有机绝缘材料包括树脂，但不限于此。例如，像素限定层PDL、平坦化层PLN可采用有机材料制作，例如，有机材料包括树脂，但不限于此。
例如，第一导电图案层LY1、第二导电图案层LY2、以及第三导电图案层LY3均采用金属材料制作，具体的材料可根据需要而定。例如，第一导电图案层LY1或第二导电图案层LY2的材料包括钼(Mo)，但不限于此。第三导电图案层LY3的材料包括钛(Ti)和铝(Al)，可采用Ti/Al/Ti三层叠加的结构，但不限于此。
例如，发光元件的第一电极E1的材料包括银(Ag)和氧化铟锡(ITO)。例如，发光元件的第一电极E1为ITO/Ag/ITO三层叠加的结构，但不限于此。
例如，发光元件的第二电极E2可以为低功函的金属，可采用镁和银至少之一，但不限于此。
在一些实施例中，复位晶体管T2可称作第一复位晶体管T2，复位晶体管T3可称作第二复位晶体管T3，但不限于此。在另一些实施例中，复位晶体管T2可称作第二复位晶体管T2，复位晶体管T3可称作第一复位晶体管T3，但不限于此。
当然，第一栅线G1、第二栅线G2、以及第三栅线G3也可以分别称作栅线G1、栅线G2、以及栅线G3。即，各个元件之前的序数词只是为了便于区分不同的元件，各个元件之前的序数词也可以根据需要调整。其他情况可参照于此，不再赘述。
例如，本公开的实施例提供的显示基板可形成显示装置。例如，显示装置包括含有上述显示基板的电视、数码相机、手机、手表、平板电脑、笔记本电 脑、导航仪等任何具有显示功能的产品或者部件。
在本公开的实施例中，位于同一层的元件可由同一膜层经同一构图工艺形成。例如，位于同一层的元件可位于同一个元件的远离衬底基板的表面上。
需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在本公开的实施例中，构图或构图工艺可只包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或者可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影等工艺过程，利用光刻胶、掩模板、曝光机等形成图形。可根据本公开的实施例中所形成的结构选择相应的构图工艺。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

  1. 一种显示基板，包括衬底基板和位于所述衬底基板上的多个子像素，其中，所述子像素包括像素电路和发光元件，所述发光元件与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极、以及位于所述第一电极和所述第二电极之间的发光功能层，
    所述像素电路包括驱动晶体管，所述发光元件的所述第一电极与所述驱动晶体管的第一极电连接，
    所述多个子像素包括第一子像素和第二子像素，所述第一子像素和所述第二子像素相邻，所述第一子像素的所述发光元件的所述第一电极在所述衬底基板上的正投影和所述第二子像素的所述像素电路在所述衬底基板上的正投影不交叠。
  2. 根据权利要求1所述的显示基板，其中，所述发光元件的所述第一电极在所述衬底基板上的正投影仅覆盖自身子像素的所述像素电路在所述衬底基板上的正投影。
  3. 根据权利要求1或2所述的显示基板，还包括数据线，其中，所述数据线被配置为向所述像素电路提供数据信号，所述第一子像素和所述第二子像素沿所述数据线的延伸方向排列。
  4. 根据权利要求3所述的显示基板，其中，所述数据线在所述衬底基板上的正投影与所述发光元件的所述第一电极在所述衬底基板上的正投影不交叠。
  5. 根据权利要求3或4所述的显示基板，其中，所述多个子像素还包括第三子像素，所述第三子像素和所述第一子像素相邻，所述第三子像素、所述第一子像素和所述第二子像素沿所述数据线的延伸方向排列，
    所述第一子像素的所述发光元件的所述第一电极在所述衬底基板上的正投影和所述第三子像素的所述像素电路在所述衬底基板上的正投影不交叠。
  6. 根据权利要求1-5任一项所述的显示基板，其中，所述像素电路还包括第一电容，所述第一电容具有第一极板和第二极板，所述第一电容的第一极板与所述驱动晶体管的栅极电连接，所述第一电容的第二极板包括第一极板部，所述第一极板部与所述驱动晶体管的第一极电连接，并与所述发光元件的所述第一电极相连，所述发光元件的所述第一电极通过连接过孔与所述像素电路中的所述第一电容的所述第一极板部电连接。
  7. 根据权利要求6所述的显示基板，还包括钝化层和平坦化层，其中，所述连接过孔包括位于所述钝化层中的第一通孔和位于所述平坦化层的第二通孔，所述第一通孔在所述衬底基板上的正投影与所述第二通孔在所述衬底基板上的正投影交叠。
  8. 根据权利要求7所述的显示基板，所述第一通孔在所述衬底基板上的正投影落入所述第二通孔在所述衬底基板上的正投影内。
  9. 根据权利要求6-8任一项所述的显示基板，其中，所述驱动晶体管包括有源部，所述驱动晶体管的栅极沿第一方向延伸，所述驱动晶体管的有源部沿第二方向延伸，所述第一方向与所述第二方向相交，所述第一极板部在所述连接过孔处沿所述第一方向的尺寸小于所述第二通孔沿所述第一方向的尺寸。
  10. 根据权利要求9所述的显示基板，其中，所述第一极板部在所述连接过孔处沿所述第二方向的尺寸大于所述第二通孔沿所述第二方向的尺寸。
  11. 根据权利要求9或10所述的显示基板，还包括初始化线，其中，所述像素电路还包括第一复位晶体管，所述第一复位晶体管被配置为对所述发光元件的所述第一电极进行复位，所述第一复位晶体管的第一极与所述初始化线相连，所述第一电容的所述第一极板部通过第一过孔与所述第一复位晶体管的第二极相连。
  12. 根据权利要求11所述的显示基板，其中，所述第二通孔沿所述第二方向的尺寸大于所述第一过孔沿所述第二方向的尺寸。
  13. 根据权利要求11或12所述的显示基板，其中，所述第二通孔在所述衬底基板上的正投影与所述第一过孔在所述衬底基板上的正投影至少部分交叠。
  14. 根据权利要求11-13任一项所述的显示基板，其中，所述第二通孔在所述衬底基板上的正投影覆盖所述第一过孔在所述衬底基板上的正投影。
  15. 根据权利要求6-14任一项所述的显示基板，其中，所述第一电容的所述第二极板还包括第二极板部，所述第二极板部位于所述第一电容的所述第一极板的靠近所述衬底基板的一侧，所述第一极板部位于所述第一电容的所述第一极板的远离所述衬底基板的一侧，所述第二极板的所述第一极板部通过同一个复合过孔与所述第二极板部和所述驱动晶体管的第一极分别相连。
  16. 根据权利要求6-15任一项所述的显示基板，其中，所述发光元件的第一电极在所述连接过孔处的在所述第一方向上相对的两侧处分别具有第一 凹陷。
  17. 根据权利要求11-14任一项所述的显示基板，其中，所述第一复位晶体管的栅极与栅线相连，所述发光元件的第一电极在所述第一过孔和所述栅线之间的部分具有第二凹陷。
  18. 根据权利要求1-17任一项所述的显示基板，其中，所述像素电路还包括数据写入晶体管、第二复位晶体管、以及发光控制晶体管，所述数据写入晶体管被配置为响应于第一扫描信号将数据信号写入所述驱动晶体管的栅极，所述第二复位晶体管被配置为对所述驱动晶体管的栅极进行复位，所述发光控制晶体管被配置为响应于发光控制信号将第一电源电压传输至所述驱动晶体管的第二极。
  19. 根据权利要求1-18任一项所述的显示基板，还包括：初始化线、参考电压线、以及第一电源线、以及像素限定层，其中，所述初始化线被配置为向所述子像素提供初始化电压，所述参考电压线被配置为向所述子像素提供参考电压，所述第一电源线被配置为向所述子像素提供第一电源电压，
    所述初始化线包括初始化信号线和初始化连接线，所述参考电压线包括参考电压信号线和参考电压连接线，所述第一电源线包括第一电源信号线和第一电源连接线，
    所述初始化连接线与所述初始化信号线相连，所述参考电压连接线与所述参考电压信号线相连，所述第一电源连接线与所述第一电源信号线相连；
    所述第一电源连接线、所述参考电压连接线、以及所述初始化连接线沿第一方向排列，并且所述初始化连接线、所述参考电压连接线、以及所述第一电源连接线中的每一个均沿第二方向延伸；
    所述像素限定层具有多个开口，所述开口被配置为暴露所述发光元件的第一电极的至少一部分，
    所述多个开口包括第一开口、第二开口、以及第三开口，其中，所述第一开口在所述衬底基板上的正投影与所述第一电源连接线在所述衬底基板上的正投影交叠，所述第二开口在所述衬底基板上的正投影与所述参考电压连接线在所述衬底基板上的正投影交叠，所述第三开口在所述衬底基板上的正投影与所述初始化连接线在所述衬底基板上的正投影交叠；
    所述第一开口的面积大于所述第三开口的面积，所述第三开口的面积大于所述第二开口的面积，所述第一电源连接线的宽度大于所述初始化连接线 的宽度，所述初始化连接线的宽度大于所述参考电压连接线的宽度。
  20. 一种显示装置，包括根据权利要求1-19任一项所述的显示基板。
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