CN118447902A - 一种驱动芯片与快闪存储器的信号传输方法及驱动芯片 - Google Patents

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CN118447902A CN202410577814.5A CN202410577814A CN118447902A CN 118447902 A CN118447902 A CN 118447902A CN 202410577814 A CN202410577814 A CN 202410577814A CN 118447902 A CN118447902 A CN 118447902A
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Abstract

本申请提供一种驱动芯片与快闪存储器的信号传输方法及驱动芯片，APR将读写快闪存储器的控制信号通过IOBUF直接发送给快闪存储器，快闪存储器接收到读写请求后反馈至IOBUF，通过IOBUF内部的寄存器将反馈信号寄存一拍得到延迟信号，从而降低了快闪存储器的反馈信号直接给到APR内部的时序紧迫度。将延迟信号发送给APR的异步FIFO存储器，进行跨时钟域处理得到APR所需要的内部信号。通过异步FIFO存储器将IOBUF的寄存器输出的信号进行跨时钟域传输，避免了APR和IOBUF电路交互走线延迟所造成的时序影响。

Description

一种驱动芯片与快闪存储器的信号传输方法及驱动芯片
技术领域
本申请涉及通信技术领域，具体而言，涉及一种驱动芯片与快闪存储器的信号传输方法及驱动芯片。
背景技术
FLASH存储器又称闪存(快闪存储器)，是一种电可擦可编程只读存储器的形式，是可以在操作中被多次擦或写，EEPROM与高速RAM成为当前最常用且发展最快的两种存储技术。计算机的BIOS、数字照相机等的存储卡中都使用闪存。FLASH存储器的主要特点是在不掉电的情况下能长期保持存储的信息。就其本质而言FLASH存储器属于EEPROM(电擦除可编程只读存储器)类型。它既有ROM的特点，又有很高的存取速度，而且易于擦除和重写，功耗很低。目前其集成度已达4MB，同时价格也有所下降。由于FLASH存储器的独有优点，如在一些较新的主板上采用FLASHROMBIOS，会使得BIOS升级非常方便。flash存储器可用作固态大容量存储器。
IOBUF主要作为三态端口使用，作用是把驱动芯片内部三态信号与外部的双向信号连接，并且共用同一个pad。当驱动芯片需要输出信号时，通过OBUF驱动电路从pad输出信号这时IBUF电路关闭；当驱动芯片需要接收信号时，通过IBUF电路接收pad传给IC的信号这时OBUF电路关闭。但是，在这样的传输方式中，由于IOBUF和FPC板上的走线延迟会导致在布局布线后的时序验证环节，信号的建立保持时间出现违例。
发明内容
本申请实施例的目的在于提供一种驱动芯片与快闪存储器的信号传输方法及驱动芯片，用以解决现有技术中，由于IOBUF和FPC板上的走线延迟会导致在布局布线后的时序验证环节，信号的建立保持时间出现违例的问题。
本申请实施例提供的一种驱动芯片与快闪存储器的信号传输方法，驱动芯片包括APR模块和IOBUF模块；
方法应用于驱动芯片，方法包括：
利用APR模块，将读写快闪存储器的控制信号发送给IOBUF模块；
利用IOBUF模块，将控制信号发送给快闪存储器；
利用IOBUF模块，接收快闪存储器的反馈信号，并利用IOBUF模块的寄存器将反馈信号寄存一拍得到延迟信号，将延迟信号发送给APR模块；
利用APR模块的异步FIFO存储器接收延迟信号，并进行跨时钟域处理得到APR内部信号。
上述技术方案中，APR模块将读写快闪存储器的控制信号通过IOBUF模块直接发送给快闪存储器，快闪存储器接收到读写请求后反馈至IOBUF模块，通过IOBUF模块内部的寄存器将反馈信号寄存一拍得到延迟信号，从而降低了快闪存储器的反馈信号直接给到APR模块内部的时序紧迫度。然后，将延迟信号发送给APR模块的异步FIFO存储器，进行跨时钟域处理得到APR模块所需要的内部信号。本实施例通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
在一些可选的实施方式中，控制信号包括：sck时钟信号、csb控制信号、sdo控制信号、sdi控制信号、wp控制信号和hold控制信号。
其中，SCK是串行时钟的缩写，它用于同步串行数据的传输。在SPI(SerialPeripheral Interface)或其他串行通信协议中，SCK信号会按照一定的频率进行切换，以指示何时发送或接收数据位。通常，当SCK信号为高电平时，数据位保持稳定；而当SCK信号由高变低(或由低变高，取决于具体的通信协议)时，数据位会发生变化或被读取。
CSB通常表示片选或芯片使能。在某些FLASH存储器或其他存储器件中，可能会有多个设备连接到同一个串行总线上。为了区分和选择哪个设备应该响应特定的命令或数据，就会使用片选信号。当CSB信号被拉低(或根据具体的设计，可能是被拉高)时，对应的FLASH存储器芯片会被选中或使能，从而可以响应后续的读、写或其他操作。
SDO(Serial Data Output)：在Flash或其他数字设备中，SDO通常代表串行数据输出。在串行通信中，数据以一位接一位的方式传输，而不是并行地一次传输多个位。SDO引脚用于从设备中串行地输出数据。
SDI(Serial Data Input)：与SDO相对应，SDI代表串行数据输入。在Flash或其他数字设备中，SDI引脚用于接收串行输入的数据。
WP(Write Protect)：WP通常代表写保护。在Flash存储或其他存储设备中，WP引脚或信号用于防止数据被写入或擦除。当WP处于激活状态时(通常是低电平)，设备将不允许写入或擦除操作，以保护存储的数据不被意外修改。
HOLD：HOLD通常用于暂停或锁定设备的操作。在Flash或其他数字设备中，HOLD引脚或信号可以用于暂停设备的操作，以便进行某些特定的操作或测试。当HOLD处于激活状态时，设备将停止其正常的操作，直到HOLD被解除。
在一些可选的实施方式中，还包括：
利用IOBUF模块，将sck时钟信号发送给APR模块；
利用APR模块的异步FIFO存储器，接收sck时钟信号，并将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟。
上述技术方案中，将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟，并通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
在一些可选的实施方式中，将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟的同时，还包括：
在IOBUF模块，将sck时钟信号发送至寄存器的ck端。
在一些可选的实施方式中，反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号。
在一些可选的实施方式中，还包括：
利用IOBUF模块，将csb控制信号发送给IOBUF模块的寄存器，将csb控制信号寄存一拍得到csb延迟信号，将csb延迟信号发送给APR模块。
本申请实施例提供的一种驱动芯片，包括APR模块和IOBUF模块；
APR模块，用于将读写快闪存储器的控制信号发送给IOBUF模块；
IOBUF模块，用于将控制信号发送给快闪存储器；接收快闪存储器的反馈信号，并利用IOBUF模块的寄存器将反馈信号寄存一拍得到延迟信号，将延迟信号发送给APR模块；
APR模块，还用于利用APR模块的异步FIFO存储器接收延迟信号，并进行跨时钟域处理得到APR内部信号。
上述技术方案中，驱动芯片包括APR模块和IOBUF模块。APR模块将读写快闪存储器的控制信号通过IOBUF模块直接发送给快闪存储器，快闪存储器接收到读写请求后反馈至IOBUF模块，通过IOBUF模块内部的寄存器将反馈信号寄存一拍得到延迟信号，从而降低了快闪存储器的反馈信号直接给到APR模块内部的时序紧迫度。然后，将延迟信号发送给APR模块的异步FIFO存储器，进行跨时钟域处理得到APR模块所需要的内部信号。本实施例通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
在一些可选的实施方式中，控制信号包括：sck时钟信号、csb控制信号、sdo控制信号、sdi控制信号、wp控制信号和hold控制信号。
在一些可选的实施方式中，IOBUF模块还用于：将sck时钟信号发送给APR模块；
APR模块还用于：利用APR模块的异步FIFO存储器，接收sck时钟信号，并将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟。
在一些可选的实施方式中，将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟的同时，还包括：
IOBUF模块还用于：在clk时钟信号和sck时钟信号设置为同频的异步时钟的同时，将sck时钟信号发送至寄存器的ck端。
在一些可选的实施方式中，反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号。
在一些可选的实施方式中，IOBUF模块还用于：将csb控制信号发送给IOBUF模块的寄存器，将csb控制信号寄存一拍得到csb延迟信号，将csb延迟信号发送给APR模块。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种驱动芯片与快闪存储器的信号传输方法流程图；
图2为本申请实施例提供的驱动芯片与快闪存储器的信号传输过程示意图；
图3为本申请实施例提供的一种驱动芯片的功能模块图示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
请参照图1，图1为本申请实施例提供的一种驱动芯片与快闪存储器的信号传输方法流程图，驱动芯片包括APR模块和IOBUF模块。
该方法应用于驱动芯片，具体包括：
步骤100、利用APR模块，将读写快闪存储器的控制信号发送给IOBUF模块；
步骤200、利用IOBUF模块，将控制信号发送给快闪存储器；
步骤300、利用IOBUF模块，接收快闪存储器的反馈信号，并利用IOBUF模块的寄存器将反馈信号寄存一拍得到延迟信号，将延迟信号发送给APR模块；
步骤400、利用APR模块的异步FIFO存储器接收延迟信号，并进行跨时钟域处理得到APR内部信号。
其中，APR代表自动布局与布线(Auto Placement&Route)，它已经成为芯片后端设计的重要部分。在当今电子设计自动化(EDA)工具高度发展的背景下，手动摆放单元格并绘制连线已经变得不切实际，因此利用自动化工具进行芯片设计已成为必要。APR的过程主要包括四个步骤：布局规划(Floorplan)、单元摆放(Placement)、时钟树综合(CTS,ClockTree Synthesis)和绕线(Route)。简而言之，APR是芯片后端设计中不可或缺的一部分，它利用自动化工具完成从布局规划到绕线的整个过程，确保设计满足功能安全和性能要求。具体来说，APR中的“auto placement”指的是自动布局，即自动将芯片中的各个功能模块摆放在合适的位置，以满足设计的性能、功耗和面积等要求。而“route”则是指自动布线，即在确定各个功能模块的位置后，自动连接它们之间的连线，以完成整个芯片的设计。
本申请实施例中，APR模块将读写快闪存储器的控制信号通过IOBUF模块直接发送给快闪存储器，快闪存储器接收到读写请求后反馈至IOBUF模块，通过IOBUF模块内部的寄存器将反馈信号寄存一拍得到延迟信号，从而降低了快闪存储器的反馈信号直接给到APR模块内部的时序紧迫度。然后，将延迟信号发送给APR模块的异步FIFO存储器，进行跨时钟域处理得到APR模块所需要的内部信号。本实施例通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
具体地，请参照图2，图2为本申请实施例提供的驱动芯片与快闪存储器的信号传输过程示意图。
快闪存储器FLASH包括了sck接口、csb接口、sdo接口、sdi接口、wp接口和hold接口。
其中，SCK是串行时钟的缩写，它用于同步串行数据的传输。在SPI(SerialPeripheral Interface)或其他串行通信协议中，SCK信号会按照一定的频率进行切换，以指示何时发送或接收数据位。通常，当SCK信号为高电平时，数据位保持稳定；而当SCK信号由高变低(或由低变高，取决于具体的通信协议)时，数据位会发生变化或被读取。
CSB通常表示片选或芯片使能。在某些FLASH存储器或其他存储器件中，可能会有多个设备连接到同一个串行总线上。为了区分和选择哪个设备应该响应特定的命令或数据，就会使用片选信号。当CSB信号被拉低(或根据具体的设计，可能是被拉高)时，对应的FLASH存储器芯片会被选中或使能，从而可以响应后续的读、写或其他操作。
SDO(Serial Data Output)：在Flash或其他数字设备中，SDO通常代表串行数据输出。在串行通信中，数据以一位接一位的方式传输，而不是并行地一次传输多个位。SDO引脚用于从设备中串行地输出数据。
SDI(Serial Data Input)：与SDO相对应，SDI代表串行数据输入。在Flash或其他数字设备中，SDI引脚用于接收串行输入的数据。
WP(Write Protect)：WP通常代表写保护。在Flash存储或其他存储设备中，WP引脚或信号用于防止数据被写入或擦除。当WP处于激活状态时(通常是低电平)，设备将不允许写入或擦除操作，以保护存储的数据不被意外修改。
HOLD：HOLD通常用于暂停或锁定设备的操作。在Flash或其他数字设备中，HOLD引脚或信号可以用于暂停设备的操作，以便进行某些特定的操作或测试。当HOLD处于激活状态时，设备将停止其正常的操作，直到HOLD被解除。
APR模块中用于读写快闪存储器的控制信号包括：sck时钟信号sck_flash_out、csb控制信号csb_flash_out、sdo控制信号sdo_flash_out、sdi控制信号sdi_flash_out、wp控制信号wp_flash_out和hold控制信号hold_flash_out。
该信号传输过程还包括：利用IOBUF模块，将sck时钟信号sck_flash_out发送给APR模块；利用APR模块的异步FIFO存储器，接收sck时钟信号sck_flash_out，并将APR模块的clk时钟信号和sck时钟信号sck_flash_out设置为同频的异步时钟。
本申请实施例中，将APR模块的clk时钟信号和sck时钟信号sck_flash_out设置为同频的异步时钟，并通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
并且，将APR模块的clk时钟信号和sck时钟信号sck_flash_out设置为同频的异步时钟的同时，还包括：在IOBUF模块，将sck时钟信号sck_flash_out发送至第一寄存器csbreg、第二寄存器sdo reg、第三寄存器sdi reg、第四寄存器wp reg和第五寄存器hold reg的ck端。
快闪存储器的反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号。
sdo反馈信号输入第二寄存器sdo reg的D端，第二寄存器sdo reg的Q端输出sdo延迟信号sdo_flash_in，sdo延迟信号sdo_flash_in经过异步fifo存储器得到APR模块所需要的内部信号sdo_apr。
sdi反馈信号输入第三寄存器sdi reg的D端，第三寄存器sdi reg的Q端输出sdi延迟信号sdi_flash_in，sdi延迟信号sdi_flash_in经过异步fifo存储器得到APR模块所需要的内部信号sdi_apr。
wp反馈信号输入第四寄存器wp reg的D端，第四寄存器wp reg的Q端输出wp延迟信号wp_flash_in，wp延迟信号wp_flash_in经过异步fifo存储器得到APR模块所需要的内部信号wp_apr。
hold反馈信号输入第五寄存器hold reg的D端，第五寄存器hold reg的Q端输出hold延迟信号hold_flash_in，hold延迟信号hold_flash_in经过异步fifo存储器得到APR模块所需要的内部信号hold_apr。
该信号传输过程还包括：利用IOBUF模块，将csb控制信号csb_flash_out发送至IOBUF模块的第一寄存器csb reg的D端，通过第一寄存器csb reg将csb控制信号csb_flash_out寄存一拍，第一寄存器csb reg的Q端输出csb延迟信号csb_flash_in，将csb延迟信号csb_flash_in发送给APR模块，csb延迟信号csb_flash_in经过异步fifo存储器得到APR模块所需要的内部信号csb_apr。
请参照图3，图3为本申请实施例提供的一种驱动芯片的功能模块图示意图，该驱动芯片包括APR模块和IOBUF模块。
其中，APR模块，用于将读写快闪存储器的控制信号发送给IOBUF模块。IOBUF模块，用于将控制信号发送给快闪存储器；接收快闪存储器的反馈信号，并利用IOBUF模块的寄存器将反馈信号寄存一拍得到延迟信号，将延迟信号发送给APR模块；APR模块，还用于利用APR模块的异步FIFO存储器接收延迟信号，并进行跨时钟域处理得到APR内部信号。
本申请实施例中，驱动芯片包括APR模块和IOBUF模块。APR模块将读写快闪存储器的控制信号通过IOBUF模块直接发送给快闪存储器，快闪存储器接收到读写请求后反馈至IOBUF模块，通过IOBUF模块内部的寄存器将反馈信号寄存一拍得到延迟信号，从而降低了快闪存储器的反馈信号直接给到APR模块内部的时序紧迫度。然后，将延迟信号发送给APR模块的异步FIFO存储器，进行跨时钟域处理得到APR模块所需要的内部信号。本实施例通过异步FIFO存储器将IOBUF模块的寄存器输出的信号进行跨时钟域传输，避免了APR模块和IOBUF模块电路交互走线延迟所造成的时序影响，保证IOBUF和FPC板上的走线延迟对布局布线后的时序验证没有影响，确保信号的建立保持时间不会出现违例。
在一些可选的实施方式中，控制信号包括：sck时钟信号、csb控制信号、sdo控制信号、sdi控制信号、wp控制信号和hold控制信号。
在一些可选的实施方式中，IOBUF模块还用于：将sck时钟信号发送给APR模块；
APR模块还用于：利用APR模块的异步FIFO存储器，接收sck时钟信号，并将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟。
在一些可选的实施方式中，将APR模块的clk时钟信号和sck时钟信号设置为同频的异步时钟的同时，还包括：
IOBUF模块还用于：在clk时钟信号和sck时钟信号设置为同频的异步时钟的同时，将sck时钟信号发送至寄存器的ck端。
在一些可选的实施方式中，反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号。
在一些可选的实施方式中，IOBUF模块还用于：将csb控制信号发送给IOBUF模块的寄存器，将csb控制信号寄存一拍得到csb延迟信号，将csb延迟信号发送给APR模块。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种驱动芯片与快闪存储器的信号传输方法，其特征在于，所述驱动芯片包括APR模块和IOBUF模块；
所述方法应用于所述驱动芯片，所述方法包括：
利用所述APR模块，将读写所述快闪存储器的控制信号发送给所述IOBUF模块；
利用所述IOBUF模块，将所述控制信号发送给所述快闪存储器；
利用所述IOBUF模块，接收所述快闪存储器的反馈信号，并利用所述IOBUF模块的寄存器将所述反馈信号寄存一拍得到延迟信号，将所述延迟信号发送给所述APR模块；
利用所述APR模块的异步FIFO存储器接收所述延迟信号，并进行跨时钟域处理得到APR内部信号。
2.如权利要求1所述的信号传输方法，其特征在于，所述控制信号包括：sck时钟信号、csb控制信号、sdo控制信号、sdi控制信号、wp控制信号和hold控制信号。
3.如权利要求2所述的信号传输方法，其特征在于，还包括：
利用所述IOBUF模块，将所述sck时钟信号发送给所述APR模块；
利用所述APR模块的异步FIFO存储器，接收所述sck时钟信号，并将所述APR模块的clk时钟信号和所述sck时钟信号设置为同频的异步时钟。
4.如权利要求3所述的信号传输方法，其特征在于，所述将所述APR模块的clk时钟信号和所述sck时钟信号设置为同频的异步时钟的同时，还包括：
在所述IOBUF模块，将所述sck时钟信号发送至所述寄存器的ck端。
5.如权利要求4所述的信号传输方法，其特征在于，所述反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号；
所述方法还包括：
利用所述IOBUF模块，将所述csb控制信号发送给所述IOBUF模块的寄存器，将所述csb控制信号寄存一拍得到csb延迟信号，将所述csb延迟信号发送给所述APR模块。
6.一种驱动芯片，其特征在于，包括APR模块和IOBUF模块；
所述APR模块，用于将读写快闪存储器的控制信号发送给所述IOBUF模块；
所述IOBUF模块，用于将所述控制信号发送给所述快闪存储器；接收所述快闪存储器的反馈信号，并利用所述IOBUF模块的寄存器将所述反馈信号寄存一拍得到延迟信号，将所述延迟信号发送给所述APR模块；
所述APR模块，还用于利用所述APR模块的异步FIFO存储器接收所述延迟信号，并进行跨时钟域处理得到APR内部信号。
7.如权利要求6所述的驱动芯片，其特征在于，所述控制信号包括：sck时钟信号、csb控制信号、sdo控制信号、sdi控制信号、wp控制信号和hold控制信号。
8.如权利要求7所述的驱动芯片，其特征在于，所述IOBUF模块还用于：将所述sck时钟信号发送给所述APR模块；
所述APR模块还用于：利用所述APR模块的异步FIFO存储器，接收所述sck时钟信号，并将所述APR模块的clk时钟信号和所述sck时钟信号设置为同频的异步时钟。
9.如权利要求8所述的驱动芯片，其特征在于，所述将所述APR模块的clk时钟信号和所述sck时钟信号设置为同频的异步时钟的同时，还包括：
所述IOBUF模块还用于：在所述clk时钟信号和所述sck时钟信号设置为同频的异步时钟的同时，将所述sck时钟信号发送至所述寄存器的ck端。
10.如权利要求9所述的驱动芯片，其特征在于，所述反馈信号包括：sdo反馈信号、sdi反馈信号、wp反馈信号和hold反馈信号；
所述IOBUF模块还用于：将所述csb控制信号发送给所述IOBUF模块的寄存器，将所述csb控制信号寄存一拍得到csb延迟信号，将所述csb延迟信号发送给所述APR模块。
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