CN118338661A - 一种半导体结构及其制作方法以及存储器 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法以及存储器，其中，半导体结构包括：衬底；位线结构位于衬底表面，位线结构包括：位线主体；第一侧墙隔离层位于位线主体的侧壁，第一侧墙隔离层包括靠近衬底的第一部分和远离衬底的第二部分；第二侧墙隔离层位于第一侧墙隔离层的第二部分；电容接触结构位于相邻的位线结构之间，且电容接触结构包括：接触插塞，接触插塞位于衬底的表面，接触插塞覆盖第一侧墙隔离层的第一部分，且接触插塞的顶面与第二侧墙隔离层的底面接触；着陆垫，着陆垫位于接触插塞的顶面，且着陆垫还覆盖第二侧墙隔离层的表面、第一侧墙隔离层的部分顶面及位线主体的部分的顶面，可以提高半导体结构的可靠性。

Description

一种半导体结构及其制作方法以及存储器

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法以及存储器。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。

存储单元通常包括电容器和晶体管，晶体管的漏极与位线结构相连、源极与电容器相连，电容器包括电容接触结构和电容，存储单元的字线结构能够控制晶体管的沟道区的打开或关闭，进而通过位线结构读取存储在电容器中的数据信息，或者通过位线结构将数据信息写入到电容器中进行存储。

目前，半导体结构的可靠性有待提高。

发明内容

本公开实施例提供一种半导体结构及其制作方法以及存储器，至少可以提高半导体结构的可靠性。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：衬底；位线结构，所述位线结构位于所述衬底表面，所述位线结构包括：位线主体；第一侧墙隔离层，所述第一侧墙隔离层位于所述位线主体的侧壁，所述第一侧墙隔离层包括靠近所述衬底的第一部分和远离所述衬底的第二部分；第二侧墙隔离层，所述第二侧墙隔离层位于所述第一侧墙隔离层的所述第二部分；电容接触结构，所述电容接触结构位于所述位线结构的一侧，且所述电容接触结构包括：接触插塞，所述接触插塞位于所述衬底的表面，所述接触插塞覆盖所述第一侧墙隔离层的所述第一部分，且所述接触插塞的顶面与所述第二侧墙隔离层的底面接触；着陆垫，所述着陆垫位于所述接触插塞的顶面，且所述着陆垫还覆盖所述第二侧墙隔离层的表面、第一侧墙隔离层的部分顶面及位线主体的部分的顶面。

在一些实施例中，所述接触插塞包括：平坦部，所述平坦部与所述衬底接触；突出部，所述突出部位于所述平坦部的顶面，且所述突出部的顶面与所述第二侧墙隔离层的底面接触。

在一些实施例中，所述平坦部及所述突出部围成有容纳空间，所述着陆垫填充满所述容纳空间。

在一些实施例中，所述着陆垫包括：扩散阻挡层和金属层，所述扩散阻挡层覆盖所述突出部的侧壁及所述第二侧墙隔离层的表面，且所述扩散阻挡层还覆盖所述位线结构的顶面，所述金属层覆盖所述扩散阻挡层的表面。

在一些实施例中，所述位线主体沿第一方向延伸，在垂直于所述第一方向的第二方向上，所述突出部的宽度是所述平坦部宽度的0.05～0.15。

在一些实施例中，所述位线主体沿第一方向延伸，在垂直于所述第一方向的第二方向上，所述第二侧墙隔离层的宽度是所述第一侧墙隔离层宽度的0.15～0.25。

在一些实施例中，所述半导体结构还包括：介质层，所述介质层位于相邻的所述位线结构之间，所述介质层侧壁与所述电容接触结构的侧壁接触。。

在一些实施例中，所述第二侧墙隔离层还位于所述介质层的侧壁。

在一些实施例中，所述第一侧墙隔离层包括：第一隔离子层，所述第一隔离子层位于所述位线主体的侧壁；第二隔离子层，所述第二隔离子层位于所述第一隔离子层的侧壁；第三隔离子层，所述第三隔离子层位于所述第二隔离子层的侧壁。

在一些实施例中，所述衬底包括：有源区及定义所述有源区的隔离结构；所述位线主体包括：依次层叠的导电层和盖层；其中，所述接触插塞和所述导电层均与所述有源区接触。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供衬底；形成初始位线结构，所述初始位线结构位于所述衬底表面，所述初始位线结构包括：位线主体；第一侧墙隔离层，所述第一侧墙隔离层位于所述位线主体的侧壁，所述第一侧墙隔离层包括靠近所述衬底的第一部分和远离所述衬底的第二部分；形成初始接触插塞，所述初始接触插塞位于所述衬底的表面且位于相邻的所述初始位线结构之间，所述初始接触插塞覆盖所述第一侧墙隔离层的所述第一部分；形成第二侧墙隔离层，所述第二侧墙隔离层位于所述第一侧墙隔离层的所述第二部分，所述第二侧墙隔离层的底面与所述初始接触插塞的顶面接触，所述第二侧墙隔离层与所述初始位线结构共同形成位线结构；以所述第二侧墙隔离层为掩膜刻蚀部分所述初始接触插塞，剩余所述初始接触插塞作为接触插塞；形成着陆垫，所述着陆垫位于所述接触插塞的顶面，且所述着陆垫还覆盖第二侧墙隔离层的表面、第一侧墙隔离层的部分顶面及位线主体的部分的顶面，所述接触插塞和所述着陆垫共同形成电容接触结构。

在一些实施例中，形成所述初始接触插塞的方法包括：形成介质层，所述介质层位于所述相邻的所述位线主体之间且与所述第一侧墙隔离层间隔，且所述介质层、所述第一侧墙隔离层及所述衬底围成凹槽；形成所述初始接触插塞，所述初始接触插塞位于所述凹槽内。

在一些实施例中，形成所述介质层的方法包括：形成牺牲层，所述牺牲层位于相邻的所述位线主体之间，且与所述第一侧墙隔离层表面接触；图形化所述牺牲层，以形成第一凹槽；形成介质层，所述介质层填充满所述第一凹槽。

在一些实施例中，形成所述第二侧墙隔离层的方法包括：形成第二初始侧墙隔离层，所述第二初始侧墙隔离层覆盖所述初始位线结构的顶面、所述初始位线结构的部分侧壁、所述介质层的顶面、所述介质层的部分侧壁及所述初始接触插塞的顶面；回刻蚀所述第二初始侧墙隔离层，剩余所述第二初始侧墙隔离层作为所述第二侧墙隔离层。

在一些实施例中，形成所述第一侧墙隔离层包括：形成第一隔离子层，所述第一隔离子层位于所述位线主体的侧壁；形成第二隔离子层，所述第二隔离子层位于所述第一隔离子层的侧壁；形成第三隔离子层，所述第三隔离子层位于所述第二隔离子层的侧壁。

在一些实施例中，形成所述着陆垫的方法包括：形成初始扩散阻挡层，所述初始扩散阻挡层覆盖所述接触插塞的顶面及部分位线结构的表面；形成初始金属层，所述初始金属层覆盖所述初始扩散阻挡层的表面；图形化所述初始金属层及所述初始扩散阻挡层，剩余所述初始金属层及所述初始扩散阻挡层作为扩散阻挡层及金属层，所述扩散阻挡层及所述金属层共同形成所述着陆垫。

根据本公开一些实施例，本公开实施例又一方面还提供一种存储器，包括：如上述的半导体结构。

本公开实施例提供的技术方案至少具有以下优点：通过设置第二侧墙隔离层位于第一侧墙隔离层的第二部分可以增加位线结构顶面的宽度，从而增加了位线结构顶面的工艺窗口，可以降低形成电容接触结构的工艺难度，还可以提高相邻电容结构之间的绝缘性，进而可以提高半导体结构的可靠性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的俯视图；

图2为本公开一实施例提供的一种半导体结构的剖视图；

图3为本公开一实施例提供的一种半导体结构的局部放大示意图；

图4为本公开一实施例提供的第二种半导体结构的剖视图；

图5为本公开一实例提供的一种半导体结构的局部放大示意图；

图6至图24为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。

具体实施方式

随着集成度的不断微缩，电容接触结构的着陆垫之间的间距也越来越近，因此导致在形成着陆垫的过程中不易刻蚀完全，导致相邻的着陆垫之间容易短接，且着陆垫与位线结构之间的间距也越来越近，导致着陆垫与位线结构之间也容易出现短接。

本公开实施提供一种半导体结构，通过设置位于位线主体侧壁的第一侧墙隔离层的第二部分可以增加位线结构的顶面宽度，从而可以增加用于形成着陆垫的刻蚀窗口，从而可以使得形成的着陆垫形貌较佳，避免相邻的着陆垫之间出现短接，且通过形成第二侧墙隔离层，可以增加着陆垫与位线结构之间的绝缘性，避免着陆垫与位线结构之间短接。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

参考图1至图5，图1为本公开实施例提供的一种半导体结构的俯视图；图2为本公开实施例提供的沿图1中AA’方向的第一种剖视图，图3为沿图2中虚线框内的放大示意图；图4为沿图1中AA’方向的第二种剖视图，图5为沿图4中虚线框内的放大示意图。

在一些实施例中，半导体结构包括：衬底100；位线结构110，位线结构110位于衬底100表面，位线结构110包括：位线主体120；第一侧墙隔离层130，第一侧墙隔离层130位于位线主体120的侧壁，第一侧墙隔离层130包括靠近衬底100的第一部分131和远离衬底100的第二部分132；第二侧墙隔离层140，第二侧墙隔离层140位于第一侧墙隔离层130的第二部分132；电容接触结构150，电容接触结构150位于相邻的位线结构110之间，且电容接触结构150包括：接触插塞160，接触插塞160位于衬底100的表面，接触插塞160覆盖第一侧墙隔离层130的第一部分131，且接触插塞160的顶面与第二侧墙隔离层140的底面接触；着陆垫170，着陆垫170位于接触插塞160的顶面，且着陆垫170还覆盖第二侧墙隔离层140的表面、第一侧墙隔离层130的部分顶面及位线主体120的部分的顶面。

通过设置第一侧墙隔离层130可以用于增加相邻位线结构110之间的绝缘性能，且可以减少相邻位线结构110之间的寄生电容，且通过形成第一侧墙隔离层130可以用于保护位线主体120，通过形成位于第一侧墙隔离层130的第二部分132的第二侧墙隔离层140可以便于在形成电容接触结构的过程中使得形成的着陆垫170相互间隔，从而可以避免相邻的着陆垫170之间短接，且还可以增加着陆垫170与相邻位线结构110之间的绝缘性，从而可以提高半导体结构可靠性。

在一些实施例中，衬底100的材料可以是硅、锗或者锗化硅等材料，且还可以在衬底100的材料中进行掺杂，以衬底100的材料是硅为例，在衬底100中掺杂微量的三价元素，例如：硼、铟、镓或铝等，从而可以形成P型衬底；同理，在衬底100中掺杂微量的五价元素，例如：磷、锑、砷等，从而可以形成N型衬底，衬底100掺杂元素的选择可以根据实际的需求及产品性能等方面进行考量，本公开不对衬底100的材料及掺杂的元素进行限制。

在一些实施例中，衬底100包括：有源区101及有源区101之间的隔离结构102，位线主体120可以包括依次层叠的导电层121及盖层122，导电层121与有源区101接触，通过设置导电层121可以作为位线结构110中用于传输数据信息的部分，通过设置盖层122可以将导电层121的顶面保护起来，从而可以提高位线主体120的可靠性。

在一些实施例中，隔离结构102可以作为STI(shallow trench isolation)浅沟槽隔离结构以将相邻的有源区101进行隔离。

在一些实施例中，隔离结构102的材料可以仅包括氧化硅；在一些实施例中，隔离结构102的材料可以多层膜层的堆叠，例如是氧化硅膜层及氮氧化硅膜层的堆叠。

在一些实施例中，导电层121可以包括：层叠设置的第一位线导电层123、位线阻挡层124及第二位线导电层125，通过设置导电层121包括层叠设置的第一位线导电层123、位线阻挡层124及第二位线导电层125可以提高位线主体120传输数据信息的可靠性。

在一些实施例中，第一位线导电层123的材料可以是多晶硅等半导体材料，位线阻挡层124的材料可以是氮化钛，第二位线导电层125的材料可以是钨等金属，通过设置第一位线导电层123的材料为多晶硅等半导体材料可以降低位线主体120与衬底100之间的接触面的界面态，降低衬底与位线主体120之间传输数据信息时出现异常的可能性，通过设置位线阻挡层124可以避免第二位线导电层125中的金属离子扩散至第一位线导电层123内，避免影响第一位线导电层123的性能，通过设置第二位线导电层125的材料为金属材料可以提高位线主体120传输数据信息的传输速率。

在一些实施例中，导电层121还可以仅包括单层膜层，例如仅由多晶硅组成、或者仅由金属钨组成。

在一些实施例中，盖层122的材料可以是氮化硅。

在一些实施例中，第一侧墙隔离层130可以包括：第一隔离子层133，第一隔离子层133位于位线主体120的侧壁；第二隔离子层134，第二隔离子层134位于第一隔离子层133的侧壁；第三隔离子层135，第三隔离子层135位于第二隔离子层134的侧壁。通过设置第一侧墙隔离层130由第一隔离子层133、第二隔离子层134及第三隔离子层135组成可以增加第一侧墙隔离层130的绝缘性能，从而可以避免相邻的位线结构110之间出现短接。

在一些实施例中，第一隔离子层133的材料可以是氮化硅，第二隔离子层134的材料可以是氧化硅，第三隔离子层135的材料可以是氮化硅，也就是说，第一侧墙隔离层130可以为N-O-N(氮化层-氧化层-氮化层)结构，通过在两层氮化层之间设置一层氧化层可以提高第一侧墙隔离层130的绝缘性能，且可以减少相邻位线结构110之间的寄生电容，且氮化层的材质较硬，通过设置两层氮化层可以改善第一侧墙隔离层130的形貌。

在一些实施例中，第一隔离子层133的材料、第二隔离子层134的材料及第三隔离子层135的材料也可以是其他绝缘材料，且可以第一隔离子层133的材料、第二隔离子层134的材料及第三隔离子层135的材料可以相同也可以不同。

在一些实施例中，参考图2及图3，位于位线主体120一侧的第二侧墙隔离层140的顶面低于位于位线主体120另一侧的第二侧墙隔离层的顶面，可以理解的是，在一些实施例中，形成着陆垫170的过程中会刻蚀试剂会过刻蚀掉部分第二侧墙隔离层140及部分扩散阻挡层171，因此会使位于位线主体120一侧的第二侧墙隔离层140低于另一侧的第二侧墙隔离层。

在一些实施例中，参考图4，位于位线主体120的两侧的第二侧墙隔离层140的顶面齐平，也就是说将通过控制刻蚀过程以保护第二侧墙隔离层140，通过设置第二侧墙隔离层140位于位线主体120的两侧可以增加刻蚀着陆垫170中扩散阻挡层171的工艺窗口，从而可以使的在形成间隔的着陆垫170时候提高形成的着陆垫170的形貌，从而可以提高形成的半导体结构的可靠性。

继续参考图1至图5，第二侧墙隔离层140还位于介质层180的侧壁，通过设置第二侧墙隔离层140的侧壁同样可以增加刻蚀着陆垫170中扩散阻挡层171的工艺窗口，从而可以使的在形成间隔的着陆垫170时候将提高形成的着陆垫170的形貌，从而可以提高形成的半导体结构的可靠性。

在一些实施例中，第二侧墙隔离层140位于介质层180的两侧侧壁；在一些实施例中，第二侧墙隔离层140位于介质层180的一侧侧壁。

在一些实施例中，位线主体120沿第一方向X延伸，在垂直于第一方向X的第二方向Y上，第二侧墙隔离层140的宽度是第一侧墙隔离层130宽度的0.15～0.25，通过设置第二侧墙隔离层140的宽度是第一侧墙隔离层130宽度的0.15～0.25可以具有一定改善扩散阻挡层171的工艺窗口的同时避免影响后续形成着陆垫170的尺寸。

可以理解的是，第二侧墙隔离层140的宽度越大，增加刻蚀扩散阻挡层171工艺窗口的尺寸也就越大，第二侧墙隔离层140的宽度越小，后续可以用于形成着陆垫170的空间也就越大，越便于形成着陆垫170，因此，当第二侧墙隔离层140的宽度小于第一侧墙隔离层130宽度的0.15，改善扩散阻挡层171工艺窗口的性能不佳，当第二侧墙隔离层140的宽度大于第一侧墙隔离层130宽度的0.25，会使形成着陆垫170的尺寸较小，会增加着陆垫170的接触电阻。

在一些实施例中，第二侧墙隔离层140的宽度可以是10nm～20nm，例如是13nm、15nm或17nm等。

在一些实施例中，第一侧墙隔离层130的宽度可以是1～5nm，例如是2nm、3nm或者4nm等。

在一些实施例中，接触插塞160还位于介质层180的侧壁，且接触插塞160的顶面也与位于介质层180的侧壁上的第二侧墙隔离层140的底面接触连接。也就是说，介质层180和位线结构110围成了形成接触插塞160的空间，接触插塞160位于介质层180和位线结构110围成的空间内，通过介质层180和位线结构110定义了接触插塞160的形貌。

在一些实施例中，有源区包括：第一掺杂区、第二掺杂区及第三掺杂区，其中第二掺杂区及第三掺杂区位于第一掺杂区的两侧，导电层121与第一掺杂区接触连接，位于同一位线结构110两侧的两个接触插塞160分别与第二掺杂区及第三掺杂区接触连接。

在一些实施例中，接触插塞160包括：平坦部161，平坦部161与衬底100接触；突出部162，突出部162位于平坦部161的顶面，且突出部162的顶面与第二侧墙隔离层140的底面接触。可以理解的是，通过设置突出部162及平坦部161可以降低形成着陆垫170的过程中对位线结构110的损伤，从而可以提高半导体结构的可靠性。

在一些实施例中，平坦部161及突出部162围成有容纳空间，着陆垫170填充满容纳空间。可以理解的是，对于一个接触插塞160而言，包括一个平坦部161及两个突出部162，两个突出部162的侧壁及平坦部161的顶面围成容纳空间，通过设置着陆垫170位于容纳空间内可以在形成间隔的着陆垫170的过程中，避免形成工艺影响位线结构110的第一侧墙隔离层130，且可以通过刻蚀负载效应控制工艺的停止，从而可以提高半导体结构的可靠性。

在一些实施例中，接触插塞160与有源区101接触，通过设置接触插塞160与有源区101接触以实现接触插塞160与有源区101之间数据信息的传输。

在一些实施例中，平坦部161与有源区101接触。

参考图4，图4为本公开实施例沿图2虚线圈内的放大示意图，可以理解的是，在刻蚀形成间隔的着陆垫170的过程中，不可避免的会刻蚀掉部分位线结构110第一侧墙隔离层130，随着刻蚀过程的进行，部分着陆垫170的材料可能会随着刻蚀第一侧墙隔离层130形成的间隙渗入位线结构110，导致位线结构110与着陆垫170之间短接，然而通过设置着陆垫170位于容纳空间内，由于着陆垫170与接触插塞160的刻蚀选择比较大，因此刻蚀过程中不会刻蚀过多的接触插塞160，因此，随着刻蚀工艺的进行，开始刻蚀时，刻蚀着陆垫170的刻蚀工艺窗口的宽度为第一宽度D1，刻蚀至暴露突出部162的顶面时，刻蚀着陆垫170的刻蚀工艺窗口的宽度为第二宽度D2，可以看出，刻蚀工艺的工艺窗口减小，由刻蚀负载效应可知，刻蚀工艺窗口越小，刻蚀越难进行，因此，相当于控制了刻蚀着陆垫170的刻蚀停止，通过设置突出部162可以保护位线结构110的第一侧墙隔离层130，可以避免位线结构110与着陆垫170之间短接。

参考图1及图2，在一些实施例中，位线主体120沿第一方向X延伸，在垂直于第一方向X的第二方向Y上，突出部162的宽度是平坦部161宽度的0.05～0.15，例如突出部162的宽度为平坦部161宽度的0.07或0.10等等，可以理解的是，这里的第二方向Y也就是位线主体120间隔排布的方向，这里的宽度也就是突出部162沿第二方向Y的尺寸，通过设置突出部162的宽度是平坦部161宽度的0.05～0.15可以在具有一定保护第一侧墙隔离层130的能力的前提下，避免位于容纳空间内的着陆垫的体积过小，从而可以提高半导体结构的可靠性。

可以理解的是，当突出部162的宽度小于平坦部161宽度的0.05时，虽然接触插塞160与着陆垫170的刻蚀选择比较大，但是由于接触插塞160太薄，因此仍存在将接触插塞160刻蚀穿的风险，当突出部162的宽度大于平坦部161宽度的0.15时，容纳空间内用于容纳着陆垫170的空间减小，不利于形成着陆垫170，且形成的着陆垫170与接触插塞160之间的接触电阻也会增大。

在一些实施例中，突出部162的宽度与第二侧墙隔离层140的宽度相等，通过设置突出部162的宽度与第二侧墙隔离层140的宽度相等可以便于形成突出部162，即，可以通过直接以第二侧墙隔离层140为掩膜刻蚀形成突出部162。

在一些实施例中，突出部162的宽度也可以小于第二侧墙隔离层140或者大于第二侧墙隔离层140。

在一些实施例中，接触插塞160的宽度为20nm～40nm，例如是25nm、30nm或者35nm等。

需要说明的是，上述的宽度为沿图1中第二方向Y的尺寸，并非图2及图3所示的宽度。

在一些实施例中，着陆垫170包括：扩散阻挡层171和金属层172，扩散阻挡层171覆盖突出部162的侧壁及第二侧墙隔离层140的表面，且扩散阻挡层171还覆盖位线结构110的顶面，金属层172覆盖扩散阻挡层171的表面。扩散阻挡层171用于避免金属层172中的金属离子扩散至第二侧墙隔离层140及接触插塞160内，避免影响第二侧墙隔离层140及接触插塞160的性能。

在一些实施例中，半导体结构还包括：介质层180，介质层180位于相邻的位线结构110之间，介质层180侧壁与电容接触结构150的侧壁接触。通过设置介质层180可以与位线结构110围成用于形成电容接触结构150的凹槽，也就是说，通过形成介质层180可以用于定义电容接触结构150的形貌，从而可以提高形成的电容接触结构150的形貌，且降低了形成电容接触结构150的工艺难度。

在一些实施例中，介质层180的材料可以是氮化硅等绝缘材料。

在一些实施例中，半导体结构还可以包括：字线结构190，字线结构190可以位于衬底100内，也就是埋入式字线，通过设置字线结构190可以用于控制半导体结构内形成晶体管的导通与断开，通过形成埋入式字线可以增加半导体结构的集成度，减小半导体结构的尺寸。

在一些实施例中，字线结构190可以包括：栅介质层191、字线阻挡层192、字线导电层193及字线保护层194，栅介质层191位于字线阻挡层192与衬底100之间，字线阻挡层192位于字线导电层193的表面，字线保护层194位于字线导电层193的顶面。通过栅介质层191可以避免字线导电层193与衬底100之间接触，避免衬底100的载流子流向字线导电层193，字线阻挡层192用于避免字线导电层193内的导电离子扩散至栅介质层191内，避免影响栅介质层191性能，字线保护层194用于保护字线导电层193，从而可以减少字线导电层193上受到的损伤。

在一些实施例中，半导体结构还包括层叠设置的第一隔离层210及第二隔离层220，第一隔离层210及第二隔离层220可以在形成隔离结构的时候同步形成。

在一些实施例中，第一隔离层210的材料可以是氧化硅等材料，第二隔离层220的材料可以是氮化硅等材料。

在一些实施例中，半导体结构还包括第一填充层200，可以理解的是，在形成与衬底100接触的位线结构110时，通常会刻蚀部分衬底100，从而使得形成的位线结构110部分位于衬底100内，然而在刻蚀衬底的过程中，随着刻蚀试剂的消耗，会形成一个类似倒梯形的结构，也就是上面的开口大，下面的开口小，因此在形成导电层121后，形成的导电层121的侧壁会与衬底100间隔，不利于后续形成其他结构，且形成的第一隔离子层133不易将导电层121的侧壁与衬底100之间的间隙填满，因此通过形成第一填充层200将导电层121与衬底100之间的间隙填满，从而可以便于后续的工艺步骤，且可以提高半导体结构的可靠性。

在一些实施例中，第一填充层200的材料可以是氧化硅等绝缘材料。

本公开实施例通过设置第一侧墙隔离层130可以用于增加相邻位线结构110之间的绝缘性能，且可以减少相邻位线结构110之间的寄生电容，且通过形成第一侧墙隔离层130可以用于保护位线主体120，通过形成位于第一侧墙隔离层130的第二部分132的第二侧墙隔离层140可以便于在形成电容接触结构的过程中使得形成的着陆垫170相互间隔，从而可以避免相邻的着陆垫170之间短接，且还可以增加着陆垫170与相邻位线结构110之间的绝缘性，从而可以提高半导体结构可靠性。

本公开另一实施例还提供一种半导体结构的制作方法，该半导体结构的制作方法可以用于形成上述半导体结构，以下将结合附图对本公开另一实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。

参考图6至图24及图1至图5，图6至图24为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。

本公开实施例提供的半导体结构的制作方法包括：提供衬底100；形成初始位线结构111，初始位线结构111位于衬底100表面，初始位线结构111包括：位线主体120；第一侧墙隔离层130，第一侧墙隔离层130位于位线主体120的侧壁，第一侧墙隔离层130包括靠近衬底100的第一部分131和远离衬底100的第二部分132；形成初始接触插塞163，初始接触插塞163位于衬底100的表面且位于相邻的初始位线结构111之间，初始接触插塞163覆盖第一侧墙隔离层130的第一部分131；形成第二侧墙隔离层140，第二侧墙隔离层140位于第一侧墙隔离层130的第二部分132，第二侧墙隔离层140的底面与初始接触插塞163的顶面接触，第二侧墙隔离层140与初始位线结构111共同形成位线结构110；以第二侧墙隔离层140为掩膜刻蚀部分初始接触插塞163，剩余初始接触插塞163作为接触插塞160；形成着陆垫170，着陆垫170位于接触插塞160的顶面，且着陆垫170还覆盖第二侧墙隔离层140的表面、第一侧墙隔离层130的部分顶面及位线主体120的部分的顶面，接触插塞160和着陆垫170共同形成电容接触结构150。

通过形成初始位线结构111可以对形成初始接触插塞163提供限位空间，可以便于初始接触插塞163的形成，通过形成初始接触插塞163为形成接触插塞160提供工艺基础，通过形成第二侧墙隔离层140与初始位线结构111共同构成位线结构110，且通过在初始位线结构111的侧壁形成第二侧墙隔离层140可以增加位线结构110的顶面尺寸，从而便于后续形成着陆垫170，通过增加位线结构110的顶面尺寸也就是增加了形成着陆垫170的工艺窗口，从而可以便于形成相互间隔的着陆垫，避免相邻的着陆垫170之间相互短接，从而可以提高形成的电容接触结构150的可靠性。参考图6至图11，形成初始位线结构111。

参考图6，提供衬底100，在一些实施例中，在形成初始位线结构111之前，可以先在衬底100上形成层叠设置的第一隔离层210、第二隔离层220及第二牺牲层230。

在一些实施例中，形成第一隔离层210、第二隔离层220及第二牺牲层230之后，可以形成初始导电层126。初始导电层126包括：第一位线导电层123、位线阻挡层124及第二位线导电层125，其中，第一位线导电层123贯穿第一隔离层210、第二隔离层220及第二牺牲层230与衬底100接触电连接，位线阻挡层124覆盖在第二牺牲层230及第一位线导电层123的顶面，第二位线导电层125位于位线阻挡层124的顶面。

在一些实施例中，形成初始导电层126之后，可以形成初始盖层127，初始盖层127位于第二位线导电层125的顶面。

在一些实施例中，形成初始盖层127之后，可以形成层叠设置的第三牺牲层240、第四牺牲层250及第一掩膜层260，其中，第三牺牲层240位于初始盖层127的顶面，第四牺牲层250位于第三牺牲层240的顶面，第一掩膜层260位于第四牺牲层250的顶面，且第一掩膜层260在衬底100的表面上的正投影位于第一位线导电层123在衬底100表面上的正投影内。通过形成第三牺牲层240与第四牺牲层250可以提高后续掩膜刻蚀形成图案的精确性，通过形成第一掩膜层260可以为后续形成导电层及盖层提供基础。

参考图7至图11，形成第一侧墙隔离层130。

参考图7，以第一掩膜层260为掩膜刻蚀初始导电层126及初始盖层127以形成位线主体120，剩余初始导电层126作为导电层121，剩余初始盖层127作为盖层122。

在一些实施例中，形成位线主体120之后，可以去除第三牺牲层240、第四牺牲层250及第一掩膜层260。

在一些实施例中，去除第三牺牲层240、第四牺牲层250及第一掩膜层260之后，还可以形成第一隔离子层133，第一隔离子层133位于位线主体120的侧壁。

在一些实施例中，形成第一隔离子层133之后，可以形成第一填充层200及第二填充层270，第一填充层200覆盖在第一隔离子层133的表面，第二填充层270覆盖在第一填充层200的表面。可以理解的是，在形成位线主体120的过程中，形成的位线主体120的侧壁与衬底100之间包括有间隙，且位线主体120的侧壁与第一隔离层210、第二隔离层220之间也存在间隙，这部分间隙会影响后续的工艺步骤，因此通过形成第一填充层200及第二填充层270将位线主体120的侧壁与衬底100之间的间隙填满，且将位线主体120的侧壁与第一隔离层210、第二隔离层220之间的间隙填满，从而可以便于后续工艺步骤。

在一些实施例中，第一隔离子层133可以是氮化层、第一填充层200可以是氧化层且第二填充层270可以是氮化层，也就是在位线主体120的侧壁上形成了N-O-N(氮化层-氧化层-氮化层)的结构，不仅可以提高后续形成的相邻的位线结构之间的绝缘性，降低相邻位线结构的寄生电容，还可以提高后续形成的位线结构与字线结构190绝缘性，且可以降低位线结构与字线结构190之间的寄生电容。

参考图8至图10，形成第二隔离子层134，第二隔离子层134位于第一隔离子层133的侧壁。

参考图8，刻蚀第一填充层200及第二填充层270以暴露第二隔离层220的侧壁。

参考图9，形成第二隔离子层134，第二隔离子层134覆盖第二隔离层220的顶面及第一隔离子层133的侧壁。

参考图10，刻蚀部分第二隔离子层134，以暴露第二隔离层220的表面。

参考图11，形成第三隔离子层135，第三隔离子层135位于第二隔离子层134的侧壁。从而，可以将第一隔离子层133、第二隔离子层134和第三隔离子层135作为位线结构的第一侧墙隔离层。

在一些实施例中，也可以将第一隔离子层133、第一填充层200及第二填充层270作为位线结构的第一侧墙隔离层，然而通过刻蚀第一填充层200及第二填充层270再形成第二隔离子层134及第三隔离子层135的方式可以提高第一侧墙隔离层的可靠性，通过将第一隔离子层133、第一填充层200及第二填充层270作为位线结构的第一侧墙隔离层的方式可以减少工艺步骤。

参考图12至图20，其中图15为图14的俯视图，形成初始接触插塞163。

在一些实施例中，形成初始接触插塞163的方法可以包括：形成介质层180，介质层180位于相邻的位线主体120之间且与第一侧墙隔离层130间隔，且介质层180、第一侧墙隔离层130及衬底100围成凹槽280；形成初始接触插塞163，初始接触插塞163位于凹槽280内。通过形成介质层180可以为形成初始接触插塞163提供工艺基础，也就是说，通过介质层180及位线主体120定义初始接触插塞163的形貌，并通过向介质层180、第一侧墙隔离层130及衬底100围成的凹槽280内直接填充初始接触插塞163的材料的方式可以降低形成初始接触插塞163的工艺难度。

参考图12至图17，形成介质层180的方法包括：形成牺牲层290，牺牲层290位于相邻的位线主体120之间，且与第一侧墙隔离层130表面接触；图形化牺牲层290，以形成第一凹槽，形成介质层180，介质层180填充满第一凹槽。通过形成牺牲层290并通过刻蚀牺牲层290形成第一凹槽的方式可以提高形成介质层180的形貌，从而可以提高形成的半导体结构的可靠性。

参考图12，形成牺牲层290。

参考图13，研磨牺牲层290，以使牺牲层290的顶面与位线主体120的顶面齐平。

参考图14及图15，形成保护层300，保护层300位于牺牲层290及位线主体120的顶面，通过形成保护层300可以将初始位线结构111保护起来，从而避免后续的工艺步骤影响初始位线结构111。

在一些实施例中，形成保护层300之后，可以形成第五牺牲层310、第六牺牲层320及第二掩膜层330，第五牺牲层310位于保护层300的顶面，第六牺牲层320位于第五牺牲层310的顶面，第二掩膜层330位于第六牺牲层320的顶面，通过形成第二掩膜层330为后续形成第一凹槽提供工艺基础。

参考图16及图17，以第二掩膜层330为掩膜刻蚀牺牲层290，并形成填充第一凹槽的介质层180。

参考图16，形成第一凹槽后，可以去除第二掩膜层330、第六牺牲层320及第五牺牲层310；去除第二掩膜层330、第六牺牲层320及第五牺牲层310后，可以形成介质层180，介质层180还位于保护层300的顶面。

参考图17，采用化学机械研磨的方式去除部分介质层180，以暴露保护层300的顶面。

参考图18至图20，形成初始接触插塞163。

参考图18，去除保护层300及牺牲层290，并通过去除保护层300及牺牲层290形成的凹陷刻蚀第一隔离层210及第二隔离层220，直至暴露衬底100中的有源区，可以理解的是，此时，介质层180、第一侧墙隔离层130及衬底100围成凹槽280。

参考图19，形成接触插塞材料层164，接触插塞材料层164填充满凹槽280(参考图18)，且接触插塞材料层164还位于介质层180及初始位线结构111的顶面。

参考图20，结合化学机械研磨和回刻蚀的方式去除部分接触插塞材料层164，以形成初始接触插塞163。初始接触插塞163的顶面低于初始位线结构111的顶面。

在一些实施例中，还可以去除部分介质层180，以使介质层180的顶面与初始位线结构111的顶面齐平。例如，通过化学机械研磨去除部分接触插塞材料层164的同时，去除部分介质层180。

需要说明的是，这里的齐平是指，介质层180的顶面与初始位线结构111的顶面完全齐平，或者介质层180的顶面与初始位线结构111的顶面之间的高度差在误差允许的范围内(即基本齐平)，介质层180的顶面与初始位线结构111的顶面之间的高度差在误差允许的范围内也可以视为齐平。

参考图20，形成第二侧墙隔离层140。可以理解的是，形成第二侧墙隔离层140后，后续形成着陆垫的过程中，位于位线结构110顶面的初始着陆垫的面积增加，也就是说，可以用于刻蚀初始着陆垫的工艺窗口增加，可以避免后续形成的着陆垫170之间因为未刻蚀干净导致短接，提高形成的着陆垫的可靠性。

在一些实施例中，形成第二侧墙隔离层140的方法可以包括：形成第二初始侧墙隔离层，第二初始侧墙隔离层覆盖介质层180的顶面、部分介质层180的侧壁及初始接触插塞的顶面。通过先形成第二初始侧墙隔离层再刻蚀的方式形成第二侧墙隔离层140可以提高形成的第二侧墙隔离层140形貌。

在一些实施例中，形成第二初始侧墙隔离层可以是通过原子气相沉积的方式，以在介质层180的顶面、介质层180的侧壁、初始接触插塞的顶面及位线结构110的侧壁及顶面上形成第二初始侧墙隔离层，再通过刻蚀去除介质层180顶面的第二初始侧墙隔离层、部分初始接触插塞顶面的第二初始侧墙隔离层及位线结构110顶面的第二初始侧墙隔离层，保留介质层180侧壁的第二初始侧墙隔离层及位线结构110侧壁的第二初始侧墙隔离层作为第二侧墙隔离层140。

参考图21，以第二侧墙隔离层140为掩膜刻蚀初始接触插塞163以形成接触插塞160。可以理解的是，通过刻蚀部分初始接触插塞163，从而使得后续在形成着陆垫的过程中，部分着陆垫位于刻蚀初始接触插塞163形成的凹陷内，以使后续在刻蚀初始着陆垫的过程中终止刻蚀过程，提高形成的半导体结构的可靠性。

参考图22至图24及图1至图5，其中图24为图23虚线框内的放大示意图。

在一些实施例中，形成着陆垫170的方法可以包括：形成初始扩散阻挡层174，初始扩散阻挡层174覆盖接触插塞160的顶面及部分位线结构110的表面；形成初始金属层175，初始金属层175覆盖初始扩散阻挡层174的表面；图形化初始金属层175及初始扩散阻挡层174，剩余初始金属层175及初始扩散阻挡层174作为扩散阻挡层171及金属层172，扩散阻挡层171及金属层172共同形成着陆垫170。通过先形成初始扩散阻挡层174及初始金属层175然后刻蚀方式可以提高形成的着陆垫170的形貌。

在一些实施例中，图形化初始金属层175及初始扩散阻挡层174的方法包括：形成第三掩膜层340，第三掩膜层340位于初始金属层175的顶面，通过以第三掩膜层340为掩膜刻蚀初始金属层175及初始扩散阻挡层174以形成着陆垫170。

可以理解的是，在刻蚀初始金属层175及初始扩散阻挡层174的过程中，不可避免的是，还会刻蚀第二侧墙隔离层140，在相关技术中，并没有第二侧墙隔离层140，因此，在刻蚀初始金属层175及初始扩散阻挡层174的过程中会刻蚀第一侧墙隔离层130，随着刻蚀的不断进行，部分刻蚀产生的杂质可能会顺着刻蚀第一侧墙隔离层130产生的缝隙与位线主体120短接，从而会使电容接触结构150与位线结构110短接，通过设置第二侧墙隔离层140可以增加第一侧墙隔离层130第一部分131的厚度，从而降低刻蚀产生的杂质导致电容接触结构150与位线主体120短接的概率，且通过形成第二侧墙隔离层140还可以增加初始扩散阻挡层174位于位线结构110顶面部分的长度，也就增加了刻蚀初始扩散阻挡层174的工艺窗口，从而可以降低刻蚀初始扩散阻挡层174的难度，避免产生相邻的着陆垫170因为扩散阻挡层171未刻蚀干净导致短接。

在一些实施例中，部分初始金属层175位于接触插塞160顶面的凹陷内，可以理解的是，在相关技术中，刻蚀初始金属层175的工艺通常较难控制，在刻蚀过程中通常会将初始金属层175刻蚀穿，然而将初始金属层175刻蚀穿就会导致在刻蚀过程中无法避免的刻蚀部分第一侧墙隔离层130，且刻蚀第一侧墙隔离层130的刻蚀过程同样较难控制，因此就可能会导致形成的金属层172与位线结构110短接，通过设置部分初始金属层175位于接触插塞160顶面的凹陷内，由于着陆垫170与接触插塞160的刻蚀选择比较大，因此刻蚀过程中不会刻蚀过多的接触插塞160，因此，随着刻蚀工艺的进行，开始刻蚀时，刻蚀着陆垫170的刻蚀工艺窗口的宽度为第一宽度D1，刻蚀至暴露突出部162的顶面时，刻蚀着陆垫170的刻蚀工艺窗口的宽度为第二宽度D2，可以看出，刻蚀工艺的工艺窗口减小，由刻蚀负载效应可知，刻蚀工艺窗口越小，刻蚀越难进行，因此，相当于控制了刻蚀着陆垫170的刻蚀停止，通过设置突出部162可以保护位线结构110的第一侧墙隔离层130，可以避免位线结构110与着陆垫170之间短接。

本公开实施例通过形成初始位线结构111可以对形成初始接触插塞163提供限位空间，可以便于初始接触插塞163的形成，通过形成初始接触插塞163为形成接触插塞160提供工艺基础，通过形成第二侧墙隔离层140以与初始位线结构111共同构成位线结构110，且通过在初始位线结构111的侧壁形成第二侧墙隔离层140可以增加位线结构110的顶面尺寸，从而便于后续形成的着陆垫，通过增加位线结构110的顶面尺寸也就是增加了形成着陆垫170的工艺窗口，从而可以便于形成相互间隔的着陆垫，避免相邻的着陆垫170之间相互短接，从而可以提高形成的电容接触结构150的可靠性。

本公开实施例还提供一种存储器，包括如上述的半导体结构，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。

需要说明的是，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4 SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：

衬底；

位线结构，所述位线结构位于所述衬底表面，所述位线结构包括：位线主体；第一侧墙隔离层，所述第一侧墙隔离层位于所述位线主体的侧壁，所述第一侧墙隔离层包括靠近所述衬底的第一部分和远离所述衬底的第二部分；第二侧墙隔离层，所述第二侧墙隔离层位于所述第一侧墙隔离层的所述第二部分；

电容接触结构，所述电容接触结构位于所述位线结构的一侧，且所述电容接触结构包括：接触插塞，所述接触插塞位于所述衬底的表面，所述接触插塞覆盖所述第一侧墙隔离层的所述第一部分，且所述接触插塞的顶面与所述第二侧墙隔离层的底面接触；着陆垫，所述着陆垫位于所述接触插塞的顶面，且所述着陆垫还覆盖所述第二侧墙隔离层的表面、第一侧墙隔离层的部分顶面及位线主体的部分的顶面。

2.根据权利要求1所述的半导体结构，其特征在于，所述接触插塞包括：平坦部，所述平坦部与所述衬底接触；突出部，所述突出部位于所述平坦部的顶面，且所述突出部的顶面与所述第二侧墙隔离层的底面接触。

3.根据权利要求2所述的半导体结构，其特征在于，所述平坦部及所述突出部围成有容纳空间，所述着陆垫填充满所述容纳空间。

4.根据权利要求3所述的半导体结构，其特征在于，所述着陆垫包括：扩散阻挡层和金属层，所述扩散阻挡层覆盖所述突出部的侧壁及所述第二侧墙隔离层的表面，且所述扩散阻挡层还覆盖所述位线结构的顶面，所述金属层覆盖所述扩散阻挡层的表面。

5.根据权利要求2所述的半导体结构，其特征在于，所述位线主体沿第一方向延伸，在垂直于所述第一方向的第二方向上，所述突出部的宽度是所述平坦部宽度的0.05～0.15。

6.根据权利要求1所述的半导体结构，其特征在于，所述位线主体沿第一方向延伸，在垂直于所述第一方向的第二方向上，所述第二侧墙隔离层的宽度是所述第一侧墙隔离层宽度的0.15～0.25。

7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，所述介质层位于相邻的所述位线结构之间，所述介质层侧壁与所述电容接触结构的侧壁接触。

8.根据权利要求7所述的半导体结构，其特征在于，所述第二侧墙隔离层还位于所述介质层的侧壁。

9.根据权利要求1所述的半导体结构，其特征在于，所述第一侧墙隔离层包括：

第一隔离子层，所述第一隔离子层位于所述位线主体的侧壁；

第二隔离子层，所述第二隔离子层位于所述第一隔离子层的侧壁；

第三隔离子层，所述第三隔离子层位于所述第二隔离子层的侧壁。

10.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括：有源区及定义所述有源区的隔离结构；所述位线主体包括：依次层叠的导电层和盖层；其中，所述接触插塞和所述导电层均与所述有源区接触。

11.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

形成初始位线结构，所述初始位线结构位于所述衬底表面，所述初始位线结构包括：位线主体；第一侧墙隔离层，所述第一侧墙隔离层位于所述位线主体的侧壁，所述第一侧墙隔离层包括靠近所述衬底的第一部分和远离所述衬底的第二部分；

形成初始接触插塞，所述初始接触插塞位于所述衬底的表面且位于相邻的所述初始位线结构之间，所述初始接触插塞覆盖所述第一侧墙隔离层的所述第一部分；

形成第二侧墙隔离层，所述第二侧墙隔离层位于所述第一侧墙隔离层的所述第二部分，所述第二侧墙隔离层的底面与所述初始接触插塞的顶面接触，所述第二侧墙隔离层与所述初始位线结构共同形成位线结构；

以所述第二侧墙隔离层为掩膜刻蚀部分所述初始接触插塞，剩余所述初始接触插塞作为接触插塞；

形成着陆垫，所述着陆垫位于所述接触插塞的顶面，且所述着陆垫还覆盖第二侧墙隔离层的表面、第一侧墙隔离层的部分顶面及位线主体的部分的顶面，所述接触插塞和所述着陆垫共同形成电容接触结构。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述初始接触插塞的方法包括：

形成介质层，所述介质层位于所述相邻的所述位线主体之间且与所述第一侧墙隔离层间隔，且所述介质层、所述第一侧墙隔离层及所述衬底围成凹槽；

形成所述初始接触插塞，所述初始接触插塞位于所述凹槽内。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述介质层的方法包括：

形成牺牲层，所述牺牲层位于相邻的所述位线主体之间，且与所述第一侧墙隔离层表面接触；

图形化所述牺牲层，以形成第一凹槽；

形成介质层，所述介质层填充满所述第一凹槽。

14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成所述第二侧墙隔离层的方法包括：

形成第二初始侧墙隔离层，所述第二初始侧墙隔离层覆盖所述初始位线结构的顶面、所述初始位线结构的部分侧壁、所述介质层的顶面、所述介质层的部分侧壁及所述初始接触插塞的顶面；

回刻蚀所述第二初始侧墙隔离层，剩余所述第二初始侧墙隔离层作为所述第二侧墙隔离层。

15.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述第一侧墙隔离层包括：

形成第一隔离子层，所述第一隔离子层位于所述位线主体的侧壁；

形成第二隔离子层，所述第二隔离子层位于所述第一隔离子层的侧壁；

形成第三隔离子层，所述第三隔离子层位于所述第二隔离子层的侧壁。

16.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述着陆垫的方法包括：

形成初始扩散阻挡层，所述初始扩散阻挡层覆盖所述接触插塞的顶面及部分位线结构的表面；

形成初始金属层，所述初始金属层覆盖所述初始扩散阻挡层的表面；

图形化所述初始金属层及所述初始扩散阻挡层，剩余所述初始金属层及所述初始扩散阻挡层作为扩散阻挡层及金属层，所述扩散阻挡层及所述金属层共同形成所述着陆垫。

17.一种存储器，其特征在于，包括如权利要求1～10任一项所述的半导体结构。