CN118234234A - 三维存储器器件和制造方法 - Google Patents

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CN118234234A CN202211642524.1A CN202211642524A CN118234234A CN 118234234 A CN118234234 A CN 118234234A CN 202211642524 A CN202211642524 A CN 202211642524A CN 118234234 A CN118234234 A CN 118234234A
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孙文斌
张丝柳
郑晓芬
夏余平
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Abstract

3D存储器器件包括包含交替堆叠的导电层和电介质层的导体/绝缘体堆叠体、在导体/绝缘体堆叠体中的沟道孔结构以及栅极线缝隙(GLS)结构。GLS结构包括主要部分和端部分。主要部分沿第一方向延伸并且具有沿垂直于第一方向的第二方向测量的第一宽度。端部分具有沿第二方向测量的第二宽度。第二宽度大于第一宽度。

Description

三维存储器器件和制造方法
技术领域
本申请涉及半导体技术的领域，并且具体地涉及一种用于提高的产量和可靠性的三维(3D)存储器器件和制造方法。
背景技术
非与(NAND)存储器是一种不需要电源来保持存储的数据的非易失性类型的存储器。对消费电子产品、云计算和大数据的不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续的需求。随着传统的二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在正发挥着重要的作用。3D NAND存储器在单个管芯上使用多个堆叠层来实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
发明内容
在本公开内容的一个方面中，一种3D存储器器件包括包含交替堆叠的导电层和电介质层的导体/绝缘体堆叠体、在导体/绝缘体堆叠体中的存储器单元的区域中的沟道孔结构、以及与存储器单元的区域相邻的第一栅极线缝隙(GLS)结构。第一GLS结构包括第一主要部分和第一端部分。第一主要部分沿第一方向延伸并且具有沿垂直于第一方向的第二方向测量的第一宽度。第一端部分具有沿第二方向测量的第二宽度。第一端部分的第二宽度大于第一主要部分的第一宽度。
在本公开内容的另一方面中，一种3D存储器器件包括包含交替堆叠的导电层和电介质层的导体/绝缘体堆叠体、在导体/绝缘体堆叠体中的存储器单元的区域中的沟道孔结构、第一栅极线缝隙(GLS)结构、第二GLS结构、与第二GLS结构相邻的第三GLS结构以及与第三GLS结构相邻的第一阶梯接触部(SCT)。第一GLS结构、第二GLS结构和第三GLS结构在第一方向上延伸。存储器单元的区域沿垂直于第一方向的第二方向在第一GLS结构和第二GLS结构之间。第二GLS结构和第三GLS结构在第一方向上被分开预先确定的距离。第一SCT通过与第三GLS结构相邻的导电材料的层与存储器单元的区域电连接。
在本公开内容的另一方面中，一种系统包括存储器器件和用于控制存储器器件的存储器控制器。存储器器件包括包含交替堆叠的导电层和电介质层的导体/绝缘体堆叠体、在导体/绝缘体堆叠体中的存储器单元的区域中的沟道孔结构、以及与存储器单元的区域相邻的第一GLS结构。第一GLS结构包括第一主要部分和第一端部分。第一主要部分沿第一方向延伸并且具有沿垂直于第一方向的第二方向测量的第一宽度。第一端部分具有沿第二方向测量的第二宽度。第一端部分的第二宽度大于第一主要部分的第一宽度。
本领域技术人员结合本公开内容的描述、权利要求书和附图，能够理解本公开内容的其它方面。
附图说明
图1示出了根据本公开内容的各个方面的在制造工艺期间的某个阶段的示例性3D阵列器件的结构的横截面视图；
图2示出了根据本公开内容的各个方面的图1中所示的3D阵列器件在制造工艺期间形成沟道孔结构之后的顶视图；
图3和图4示出了根据本公开内容的各个方面的图2中所示的3D阵列器件在形成用于GLS的开口之后的顶视图和横截面视图；
图5示出了根据本公开内容的各个方面的图3和图4中所示的3D阵列器件在制造工艺期间的某个阶段的横截面视图；
图6和图7示出了根据本公开内容的各个方面的图5中所示的3D阵列器件在形成用于阶梯接触部(SCT)的开口之后的顶视图和横截面视图；
图8和图9示出了根据本公开内容的各个方面的图6和图7中所示的3D阵列器件在某个阶段的横截面视图和顶视图；
图10和图11示出了根据本公开内容的各个方面的图9中所示的3D阵列器件在制造工艺中的某些阶段的横截面视图；
图12和图13示出了根据本公开内容的各个方面的图11中所示的3D阵列器件在对牺牲堆叠层进行蚀刻之后的顶视图和横截面视图；
图14和图15示出了根据本公开内容的各个方面的图12和图13中所示的3D阵列器件在形成导电层之后的横截面视图和顶视图；
图16和图17示出了根据本公开内容的各个方面的图14和图15中所示的3D阵列器件在某个阶段的顶视图和横截面视图；
图18和图19示出了根据本公开内容的各个方面的图16和图17中所示的3D阵列器件在形成SCT之后的横截面视图和顶视图；
图20示出了根据本公开内容的各个方面的图18和图19中所示的3D阵列器件在制造工艺中的某个阶段的横截面视图；
图21示出了根据本公开内容的各个方面的示例性外围器件的横截面视图；
图22示出了根据本公开内容的各个方面的在图20中所示的3D阵列器件与图21中所示的外围器件键合之后的3D存储器器件的横截面视图；
图23示出了根据本公开内容的各个方面的3D存储器器件的制造的示意性流程图；
图24示出了根据本公开内容的各种实施例的具有存储器器件的示例性系统的框图；
图25示出了根据本公开内容的各个方面的具有存储器器件的示例性存储器卡的示意图；以及
图26示出了根据本公开内容的各个方面的具有存储器器件的示例性固态驱动(SSD)的示意图。
具体实施方式
下面参照附图描述根据本公开内容的各个方面的技术方案。在可能的情况下，将在整个附图中使用相同的附图标记来指代相同或相似的部分。显然，所描述的方面仅是本公开内容的一些方面而不是全部的方面。可以将各个方面中的特征交换和/或组合。
图1至图20示意性地示出了根据本公开内容的各方面的示例性3D阵列器件100的制造工艺。3D阵列器件100是存储器器件的一部分，并且也可以被称为3D存储器结构。在各图中，顶视图在X-Y平面中，并且横截面视图在Y-Z平面中或沿X-Y平面中的线来截取。
如图1中的横截面视图所示，3D阵列器件100的结构包括衬底110。在一些方面中，衬底110可以包括单晶硅层。衬底110还可以包括诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅或III-V族化合物(诸如砷化镓(GaAs)或磷化铟(InP))的其它半导体材料。可选地，衬底110还可以包括非导电材料，诸如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括被沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，衬底110可以像多晶硅衬底一样被处理。作为示例，衬底110包括以下描述中的未掺杂或轻掺杂的单晶硅层。
在一些方面中，层132(例如，多晶硅层)被沉积在衬底110之上。此外，层133、134和135顺序地生长在层132之上。层133、134和135可以示例性地为氧化硅层、氮化硅层和多晶硅层。可选地，层132-134可以是牺牲层并且在某个阶段被蚀刻掉。这些层可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积。
此外，电介质堆叠体140被形成在层132-135之上。电介质堆叠体140可以被认为是包括多对堆叠层(例如，包括交替地堆叠在彼此之上的第一电介质层141和第二电介质层142)的电介质堆叠体结构。电介质堆叠体140的一些层被用于形成存储器单元。在一些情况下，用于制造存储器单元的层可以包括64对、128对或128对以上的第一电介质层141和第二电介质层142。
在一些方面中，第一电介质层141和第二电介质层142由不同的材料构成。在下面的描述中，第一电介质层141示例性地包括氧化硅层，其被用作隔离堆叠层，而第二电介质层142示例性地包括氮化硅层，其被用作牺牲堆叠层。牺牲堆叠层随后将被蚀刻出并由导电堆叠层替换。第一电介质层141和第二电介质层142可以经由CVD、PVD、ALD或其组合来沉积。此外，电介质层112(例如，氧化硅层)通过CVD或PVD被沉积在电介质堆叠体140之上。
图2示出了根据本公开内容的各方面的3D阵列器件100在形成沟道孔结构之后的结构的示意性顶视图。将沟道孔结构150配置在存储器单元区域113和114中。虚设沟道孔结构150A被布置在存储器单元区域113和114以及阶梯接触部(SCT)区域115和116外部。可选地，虚设沟道孔结构150A中的一些位于存储器单元区域113和114与SCT区域115和116之间。针对SCT来布置SCT区域115和116。尽管任何合适的数量、尺寸和布置可以被用于根据本公开内容的各个方面的所公开的3D阵列器件100，但是如在本公开内容中的图2中以及其它图中所示的沟道孔结构150和虚设沟道孔结构150A的数量、尺寸和布置是示例性的并且用于描述的目的。
图3和图4示出了根据本公开内容的各方面的图2中所示的3D阵列器件100在形成用于栅极线缝隙(GLS)的开口之后的结构的示意性顶视图和示意性横截面视图。图4中所示的横截面视图是沿图3的线AA'截取的。GLS也可以被称为GLS结构。示例性地形成用于GLS结构的开口160、161、162和163。3D阵列器件100具有被布置在存储器平面(未示出)中的大量的沟道孔结构150。每个存储器平面被GLS结构划分为存储器块和存储器指状物。例如，开口160和162之间的沟道孔结构150可以反映存储器块，该存储器块示例性地包括被开口161分隔的两个存储器指状物。
用于GLS的开口可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合形成。在水平平面或X-Y平面中，开口160-163分别在X方向上延伸。图2的存储器单元区域113位于开口160和161之间。图2的存储器单元区域114位于开口161和162之间。开口160和162均具有主要部分和两个扩大的端部分。例如，开口160具有扩大的端部分164。开口161和163均具有主要部分而不具有任何扩大的端部分。开口160-163的主要部分在Y方向上可以具有相同的宽度或相似的宽度值。开口160和162的扩大的端部分在Y方向上可以具有相同的宽度或相似的宽度值。假定主要部分具有宽度w1，而扩大的端部分具有宽度w2。在一些方面中，w2的值可以在1.2w1到1.8w1的范围内或者比w1的值大至少10-50％。主要部分比扩大的端部分更靠近存储器单元区域。假定开口160的主要部分与沟道孔结构150之间的距离在Y方向上为d1，以及扩大的端部分164与沟道孔结构150之间的距离在X方向上为d2。d2可以表示扩大的端部分164与沟道孔结构150之间的最近距离。在一些情况下，d2可以比d1大至少20％～50％。
如图3中所示，开口161在Y方向上位于开口160和162之间。开口161和163在X方向上被分开距离s。在一些方面中，s的值可以是w1的值的至少2-3倍。在一些实施例中，开口161和163可以关于Y轴对齐。可选地，开口161和163可以关于Y轴不对齐。如图4中所示，诸如开口160的开口和扩大的端部分164在Z方向上或在近似垂直于衬底110的方向上延伸穿过电介质堆叠体140并到达层135。如上所示，层135可以是多晶硅层。在一些情况下，执行氧化工艺使得层135在开口160-163的底部处的暴露部分被氧化并变成氧化物区域，诸如图4中所示的氧化物区域135A和135B。
图4还示出了在Z方向上或在近似垂直于衬底110的方向上延伸的沟道孔结构150。沟道孔结构150和虚设沟道孔结构150A同时形成在沟道孔中。沟道孔可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成。沟道孔可以具有延伸穿过电介质堆叠体140、层133-135，并且部分地穿透层132的圆柱形形状或柱形形状。在一些方面中，沟道孔具有锥角(未示出)，并且沟道孔的水平尺寸从顶部到底部逐渐减小。在形成沟道孔之后，在沟道孔的侧壁和底部上沉积功能层151。功能层151包括位于沟道孔的侧壁和底部上来阻挡电荷流出的阻挡层152、位于阻挡层152的表面上来在3D阵列器件100的操作期间存储电荷的电荷捕获层153、以及位于电荷捕获层153的表面上的遂穿层154。阻挡层152可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(诸如氧化铝或氧化铪)或其它宽带隙材料。电荷捕获层153可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶硅、高k电介质材料(诸如氧化铝或氧化铪)或其它宽带隙材料。遂穿层154可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。遂穿层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(诸如氧化铝或氧化铪)或其它宽带隙材料。
此外，半导体沟道155被沉积在隧穿层154的表面上。在一些方面中，半导体沟道155包括多晶硅层。可选地，半导体沟道155可以包括非晶硅层。与沟道孔一样，半导体沟道155也延伸穿过电介质堆叠体140和层133-135，并进入层132中。可以通过例如CVD和/或ALD来沉积阻挡层152、电荷捕获层153、隧穿层154和半导体沟道155。形成在沟道孔中的包括功能层151和半导体沟道155的结构被称为沟道孔结构。
在形成半导体沟道155之后，沟道孔的开口由氧化物材料156和电连接到半导体沟道155的导电插塞填充。在一些情况下，功能层151包括氧化物-氮化物-氧化物(ONO)结构。也就是说，阻挡层152为氧化硅层，电荷捕获层153为氮化硅层，以及隧穿层154为另一氧化硅层。
可选地，功能层151可以具有不同于ONO配置的结构。在以下描述中，ONO结构示例性地被用于阻挡层152、电荷捕获层153和隧穿层154。
在开口160-163的底部处的氧化物区域被制成后，执行CVD和/或ALD来用诸如多晶硅的材料填充开口。开口的主要部分分别被填充有填充结构160A、161A、162A和163A。扩大的端部分分别被填充有端填充结构。以横截面视图在图5中描绘了填充结构160A和端填充结构164A。此外，通过诸如选择性湿法蚀刻的选择性蚀刻去除端填充结构。在选择性蚀刻后，在端部分处形成开口。随后通过CVD和/或ALD用电介质材料(例如，氧化硅)填充开口。电介质端块被形成在扩大的端部分中。
图6示出了根据本公开内容的各方面的3D阵列器件100在制作电介质端块之后的结构的示意性顶视图。端块连接到并接触填充结构160A或162A。例如，端块164B替换端填充结构164A并在X方向上接触填充结构160A。由于端块被形成在扩大的端部分中，因此端块被设置成远离存储器单元区域或远离沟道孔结构150。在Z方向上，端块延伸穿过电介质堆叠体140并到达氧化物区域。在一些情况下，端块有助于存储器块之间的分离。
如上所示，在制作沟道孔结构150之后形成填充结构160A-163A和端块(例如，端块164B)。替代地，填充结构和端块可以在制作沟道孔结构150之前形成。例如，可以首先蚀刻用于GLS的开口。然后可以分别制造填充结构和端块。此外，可以形成沟道孔结构150和虚拟沟道孔结构150A。
图6还示出了用于SCT的开口120。开口120的横截面视图描绘于图7中并且是沿图6的线BB'截取的。开口120可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成。在一些实施例中，诸如开口120的用于SCT的开口在X-Y平面中可以具有圆形形状。可选地，在一些其它情况下，用于SCT的开口在X-Y平面中可以具有其它形状(例如，正方形或矩形形状)。在下面的描述中，示例性地使用圆形形状。如图6和图7中所示，开口120在X和Y方向上水平地延伸，并且在Z方向或近似垂直于衬底110的方向上穿透电介质堆叠体140并且到达目标第二电介质层142。如前所述，第二电介质层142可以为牺牲氮化硅层。在开口120的底部处，暴露目标第二电介质层142。此外，通过CVD或ALD沉积电介质材料(例如，氧化硅或氧化铝)来生长分隔层121A。分隔层121A被配置为保护在开口120的侧壁上暴露的第二电介质层142。
进行诸如干法蚀刻的蚀刻来蚀刻掉开口120的底部处的分隔层121A，从而暴露目标第二电介质层142。此外，执行选择性湿法蚀刻来蚀刻出目标第二电介质层142的一部分。在第一电介质层141之间形成空腔(未示出)。选择性湿法蚀刻进行预先确定的蚀刻时间来控制空腔的深度。
此外，通过CVD和/或ALD沉积诸如碳的填充材料来填充开口120和空腔。开口120与空腔分别被填充有填充结构121和填充层121B。填充层121B被沉积在相邻的第一电介质层141之间。图8和图9示出了在形成填充结构121和填充层121B之后的示意性横截面视图和示意性顶视图。图8中所示的横截面视图是沿图9的线CC'截取的。
此外，重复执行用于制作开口120、分隔层121A、填充结构121和填充层121B的方法。形成分别到达相应的第二电介质层142的多个用于SCT的开口。对于每个开口，在侧壁上沉积分隔层，在底部处的第一电介质层141之间蚀刻空腔，并且然后沉积填充层和填充结构。每个开口中的分隔层、填充层和填充结构分别包含与分隔层121A、填充结构121和填充层121B的材料相同的材料。填充结构121、122、123和124在图9中示例性地示出。
图10示出了根据本公开内容的各方面的3D阵列器件100在蚀刻填充结构163A之后的结构的示意性横截面视图。以选择性蚀刻(例如，选择性湿法蚀刻)去除填充结构163A，从而产生开口163B。在开口163B中暴露第二电介质层142的侧面及底部氧化物区域。
此外，执行预先确定的时间段的选择性蚀刻来去除所暴露的第二电介质层142的某些部分，从而在第一电介质层141之间留下空腔(未示出)。在相应的空腔中暴露填充层(例如，填充层121B)。开口163B和空腔由与填充层121B和填充结构121-124的材料相同的材料填充。填充结构163C被形成在开口163B中，而层142A被形成在空腔中，如图11中所示。层142A中的每个层142A位于相邻的第一电介质层141之间并接触对应的第二电介质层142。层142A中的一些岑142A分别接触填充层(例如，填充层121B)。
图12和图13示出了根据本公开内容的各方面的3D阵列器件100在某个阶段的结构的示意性顶视图和示意性横截面视图。图13中所示的横截面视图是沿图12的线DD'截取的。在以选择性蚀刻(例如，选择性湿法蚀刻)去除填充结构160A-162A之后，产生开口160B、161B和162B。暴露在开口的底部处的氧化物区域和侧壁上的第二电介质层142的侧面。此后，所暴露的第二电介质层142以诸如选择性湿法蚀刻的选择性蚀刻被去除，从而在第一电介质层141之间产生空腔143并且将电介质堆叠体140变成电介质堆叠体144，其示例性地描绘在图13中。在空腔143的一些空腔143中分别暴露层142A。此外，以一个或多个选择性湿法蚀刻来蚀刻掉填充结构121-124和163C、填充层、层142A和分隔层。当填充结构121-124和163C、填充层、和层142A由碳制成时，这些结构和层也可以通过燃烧工艺选择性地被去除。通过去除填充结构121-124和163C以及分隔层来形成开口。在去除填充层和层142A之后，空腔143水平地扩展。
此后，生长诸如钨(W)的导电材料来填充空腔143，从而在第一电介质层141之间形成导电层145。在制造导电层145之后，电介质堆叠体144被转换成导体/绝缘体堆叠体146，如图14中所示。图14和图15示出了3D阵列器件100在某个阶段的结构的示意性横截面视图和示意性顶视图。
图14中所示的横截面视图是沿图15的线EE'截取的。图15示出了通过去除填充结构而形成的开口121C-124C、160B-162B和163D。堆叠体146可以被认为是包含沟道孔结构150、或功能层151和半导体沟道155的导体/绝缘体堆叠体结构。导体/绝缘体堆叠体146包括彼此交替堆叠的第一电介质层141和导电层145。在一些方面中，在空腔143中沉积金属W之前，可以沉积诸如氧化铝的高k电介质材料的电介质层(未示出)。此后，沉积诸如氮化钛(TiN)(未示出)的导电材料层。此外，沉积金属W以形成导电层145。可以在沉积工艺中使用CVD和/或ALD。替代地，诸如钼(Mo)、钌(Ru)、钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任何组合的其它导电材料可以被用于形成导电层145。
参照图14，沟道孔结构150中的每个功能层151的一部分位于导电层145之一的一部分和沟道孔结构150中的半导体沟道155的一部分之间。导电层145被配置为在X-Y平面中连接多行NAND存储器单元并且被配置为用于3D阵列器件100的字线。被形成在沟道孔结构150中的半导体沟道155被配置为沿Z方向连接一列或一串NAND存储器单元，并且被配置为用于3D阵列器件100的位线。这样，在X-Y平面上，沟道孔结构150中的功能层151的一部分，作为NAND存储器单元的一部分，被布置在导电层145和半导体沟道155之间，即，在字线和位线之间。功能层151也可以被认为设置在半导体沟道155和导体/绝缘体堆叠体146之间。在沟道孔结构150的一部分周围的导电层145的一部分用作NAND存储器单元的控制栅极或栅极电极。3D阵列器件100可以被认为包括堆叠体146或导体/绝缘体堆叠体结构中的NAND单元串(这样的串也被称为“NAND串”)的2D阵列。每个NAND串包含多个NAND存储器单元并且朝向衬底110垂直地延伸。NAND串通过衬底110之上的导体/绝缘体堆叠体146形成NAND存储器单元的3D阵列。
图16和图17示出了根据本公开内容的各方面的3D阵列器件100在某个阶段的结构的示意性顶视图和示意性横截面视图。图17中所示的横截面视图是沿图16的线FF'截取的。在空腔143中生长导电层145之后，通过CVD和/或ALD在开口160B-162B、121C-124C和163D的侧壁和底表面上沉积电介质层(例如，氧化硅层)。此外，通过CVD和/或ALD沉积材料(例如，未掺杂的多晶硅)来填充这些开口，接着是可选的化学机械抛光(CMP)工艺。填充工艺产生填充结构160C-162C、121D-124D和163E，如图16和图17中所示。在填充工艺期间，在某些填充结构中可以形成空洞。
参照图16，在制作填充结构时形成GLS结构165-168。GLS结构165包括填充结构160C和两个端块(例如，端块164B)。GLS结构167包括填充结构162C和两个端块。GLS结构166和168分别包括填充结构161C和163E。由于GLS结构是在用于GLS的开口中制成的，因此GLS结构具有关于图3的开口160-163的特定尺寸。也就是说，GLS结构165和167具有宽度为w1的主要部分和宽度为w2的扩大的端部分，而GLS结构166和168具有宽度为w1的主要部分并且没有任何扩大的端部分。GLS结构的主要部分与沟道孔结构150之间的距离为d1，d1小于d2，即GLS结构的扩大的端部分与沟道孔结构150之间的最近距离。GLS结构165-168在X-Y平面中彼此平行，沿X方向延伸，并且在Z方向延伸穿过导体/绝缘体堆叠体146。GLS结构166在GLS结构165和167之间。GLS结构166和168彼此相邻并且在X方向上分开距离s。在一些情况下，GLS结构166和168相对于Y轴对齐。替代地，GLS结构166和168可以关于Y轴不对齐。例如，GLS结构166和168的中心相对于Y轴可以具有小于w1的距离。GLS结构165-167与存储器单元区域113或114相邻。GLS结构168与SCT区域115和116相邻并且远离存储器单元区域113和114。
在一些方面中，存储器单元区域113和114各自可以表示存储器指状物，并且一起可以表示被布置在GLS结构165和167之间的存储器块。存储器指状物位于两个GLS结构之间，诸如在GLS结构165和166之间。
对于GLS结构165和167，扩大的端部分在Y方向上比主要部分宽。如上所示，首先制作扩大的端部分(即，端块)。当通过开口160B和162B蚀刻暴露的第二电介质层142时，扩大的端部分用作块。此外，由于扩大的端部分比主要部分宽，因此扩大的端部分中存在的接缝和空洞可以比主要部分中的接缝和空洞少。因此，可以避免某些制造问题。可以提高产量和可靠性。
GLS结构166和168被分开预先确定的距离并且被分别制造。如果GLS结构166和168是连接的，则在GLS结构168的区域中执行的工艺可能影响存储器单元区域113和114。因此，当GLS结构166和168被分开时，可以防止某些制造问题。可以提高产量和可靠性。
图18和图19示出了根据本公开内容的各方面的3D阵列器件100在制作SCT之后的结构的示意性横截面视图和示意性顶视图。图18中所示的横截面视图是沿图19的线GG'截取的。在制造GLS结构之后，SCT区域115和116中的填充结构121D-124D以选择性蚀刻(例如，选择性湿法蚀刻)被蚀刻掉，从而形成开口(未示出)。在一些情况下，被涂覆在侧壁上的电介质层也在蚀刻或另一选择性蚀刻中被蚀刻。在每个开口的底部处暴露导电层145。如果去除电介质层，则也在侧壁上暴露某些第一电介质层141和第二电介质层142的侧面。
此外，通过CVD和/或ALD沉积导电材料。在一些方面中，导电材料可以包括诸如W的金属材料。沉积在开口的侧壁和底部上形成导体层。在每个开口处，导体层电接触导电层145(即，字线)。可选地，在形成导体层之前，可以首先沉积诸如TiN的导电材料来在开口的侧壁和底部上生长薄层作为接触层和/或阻挡层。
在形成导体层之后，通过CVD沉积诸如氧化硅的电介质材料来用电介质填充结构填充开口。在一些情况下，在电介质填充结构中可以形成空洞。此外，沉积导电材料(例如，W、Co、Cu、Al或Ti)来形成SCT 121E-124E。在一些方面中，可以执行CVD。SCT分别包括导体层。每个SCT通过导体层电连接到对应的导电层145。
如图19中所示，GLS结构168位于SCT区域115和116之间。SCT 121E-124E与GLS结构168相邻。SCT 121E和122E在GLS结构168的一侧，而SCT 123E和124E在GLS结构168沿Y方向的另一侧。SCT或SCT区域相对于Y轴与存储器块的中间部分对齐。SCT区域115和116中的导电层145通过GLS结构168周围的导电层145的部分、GLS结构168和SCT 121E-124E之间沿Y方向的导电层145的部分、以及GLS结构166和168之间的导电层145的部分电连接到存储器单元区域113和114中的导电层145。例如，导电层145的部分147连接存储器单元区域中的导电层145和SCT区域中的SCT 121E，如图18中所示。
此外，沉积诸如W、Co、Cu、Al或Ti的导电材料来制造诸如过孔171和172的过孔。过孔171和172分别与SCT 121E和沟道孔结构150的上端对齐并接触。此外，沉积导体层(诸如，金属线)173用于互连，并且然后制作过孔174和连接焊盘175-179，如图20中所示。可以在沉积工艺中使用导电材料(例如，W、Co、Cu、Al、Ti或其组合)和CVD和/或ALD。可选地，可以在沉积导电材料之前首先沉积接触/阻挡层(例如，TiN)。如图20中所示的3D阵列结构可以被称为3D阵列器件100。
图21示出了根据本公开内容的各方面的外围器件180的示意性横截面视图。外围器件180是3D存储器器件的一部分，并且也可以被称为外围结构。外围器件180包括衬底181，衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅或诸如GaAs或InP的III-V族化合物。在衬底181上制造外围CMOS电路182(例如，控制电路)并且外围CMOS电路182用于促进3D存储器器件的操作。例如，外围CMOS电路182可以包括金属氧化物半导体场效应晶体管(MOSFET)并且提供诸如页缓冲器、感测放大器、列解码器和行解码器的功能器件。电介质层183被沉积在衬底181和CMOS电路182上。在电介质层183中形成连接焊盘(诸如连接焊盘184-188)和过孔。电介质层183包括一种或多种电介质材料，诸如氧化硅和氮化硅。连接焊盘184-188被形成为与3D阵列器件100连接并且可以包括诸如W、Co、Cu、Al、Ti或其组合的导电材料。
对于3D阵列器件100和外围器件180，衬底110或181的底面可以被称为背面，并且具有连接焊盘175-179或184-188的面可以被称为前面或正面。
图22以横截面视图示意性地示出了根据本公开内容的各方面的示例性3D存储器器件190的制造工艺。3D存储器器件190包括图20中所示的3D阵列器件100以及图21中所示的外围器件180。在一些实施例中，3D阵列器件100和外围器件180被分开制造，并且然后被键合在一起以形成3D存储器器件190。替代地，可以首先制作外围器件180，并且可以使用器件180作为衬底组件来构建3D阵列器件100，从而形成集成的3D存储器器件。
假定3D阵列器件100与外围器件180通过倒装芯片键合方法键合来形成3D存储器器件190，如图22中所示。在一些方面中，3D阵列器件100被竖直翻转并且变成倒置的，其中连接焊盘175-179的顶表面面向下。两个器件被放置在一起，使得3D阵列器件100在外围器件180之上。在进行对齐之后，例如，连接焊盘175-179分别与连接焊盘184-188对齐之后，3D阵列器件100和外围器件180面对面接合并键合在一起。导体/绝缘体堆叠体146和外围CMOS电路182变得夹在衬底110和181之间。在一些方面中，焊料或导电粘合剂被用于将连接焊盘175-179与连接焊盘184-188分别键合。这样，连接焊盘175-179分别连接到连接焊盘184-188。
此后，执行其它制造步骤或工艺来完成3D存储器器件190的制造。为简单起见，未在图22中反映其它制造步骤和工艺。例如，在倒装芯片键合之后，可以通过诸如晶圆研磨、干法蚀刻、湿法蚀刻、CMP或其组合的减薄工艺从底部去除3D阵列器件100的衬底110。如前所述，层132-135可以分别是多晶硅、氧化硅、氮化硅和多晶硅。首先暴露并蚀刻层132。在去除层132之后，层133和阻挡层152变得暴露。然后，通过某些选择性蚀刻来蚀刻出层133-134和152-154。暴露层135和半导体沟道155。可以沉积导电材料或半导体材料(例如，掺杂多晶硅)来形成与半导体沟道155连接且用作阵列公共源极的层。此外，执行额外的制造步骤或工艺。为简单起见，省略了额外的制造步骤或工艺的细节。
图23示出了根据本公开内容的各方面的用于制造3D存储器器件的示意性流程图200。在210处，提供用于制造3D阵列器件的衬底。衬底包括半导体衬底，诸如单晶硅衬底。牺牲层被沉积在衬底的顶表面之上。牺牲层可以包括多晶硅、氧化硅和氮化硅。
在牺牲层之上，制造电介质堆叠体。电介质堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层包括第一电介质层并且第二堆叠层包括不同于第一电介质层的第二电介质层。在一些方面中，第一电介质层和第二电介质层中的一个被用作牺牲堆叠层。
在211处，形成延伸穿过电介质堆叠体和牺牲层中的一些牺牲层的沟道孔。功能层被沉积在每个沟道孔的侧壁和底部上。功能层包括被顺序地沉积的阻挡层、电荷捕获层和隧穿层。此后，在隧穿层的表面上沉积半导体沟道。存储器单元区域中的沟道孔结构被配置为制作存储器单元。在存储器单元区域外部形成的沟道孔结构是虚设沟道孔结构并且被配置用于在蚀刻某些空腔时提供机械支撑。在制作沟道孔结构之后，可以执行平坦化工艺。
在212处，通过蚀刻形成用于GLS的开口。沿垂直于衬底的方向，开口延伸穿过电介质堆叠体。在水平平面内，开口相互平行且沿同一方向延伸。一些开口具有主要部分和两个扩大的端部分，而一些其它开口具有主要部分而没有任何扩大的端部分。对于存储器块，两个具有扩大的端部分的开口与存储器单元区域相邻并且在存储器块的边缘或边界处，并且两个没有扩大的端部分的开口位于中间，可选地对齐，并且被分开一距离。一个没有扩大的端部分的开口与存储器单元区域相邻，而另一个没有扩大的端部分的开口与SCT区域相邻。在沉积工艺中用第一填充结构填充开口。选择性地蚀刻掉扩大的端部分处的填充材料，并且然后用电介质端块(例如，氧化硅端块)填充。
在213处，在SCT区域中形成用于SCT的开口。用于SCT的开口到达底部处的目标牺牲堆叠层。在开口的侧壁上形成电介质分隔层。通过选择性湿法蚀刻去除目标牺牲堆叠层的一部分，从而在开口的底部周围形成空腔。执行沉积工艺来用第一填充层填充空腔并用第二填充结构填充开口。用类似的方法，分别形成其它SCT开口，并且在去除不同深度的目标牺牲堆叠层之后，在底部处蚀刻空腔。分别用第二填充结构和第一填充层填充这些开口和空腔。
在214处，以选择性湿法蚀刻去除与SCT区域相邻的第一填充结构，从而暴露侧壁上的牺牲堆叠层的侧面。以定时选择性湿法蚀刻来蚀刻暴露的牺牲堆叠层，从而在开口的周围产生空腔。执行沉积工艺来用第二填充层填充空腔并用第三填充结构填充开口。
在215处，以选择性湿法蚀刻去除与存储器单元区域相邻的第一填充结构，从而暴露侧壁上的牺牲堆叠层的侧面。以选择性湿法蚀刻来蚀刻暴露的牺牲堆叠层，在电介质堆叠体中的开口之间和周围留下空腔。此外，以一个或多个选择性湿法蚀刻去除第二填充结构和第三填充结构以及第一填充层和第二填充层。去除第一填充结构、第二填充结构和第三填充结构产生用于SCT和GLS的开口。暴露的牺牲堆叠层以及第一填充层和第二填充层的蚀刻在电介质堆叠体中产生从存储器单元区域延伸到SCT区域的空腔。此后，执行沉积工艺以用导电材料(例如，W)填充空腔。导电层被形成在空腔中。电介质堆叠体被转变为导体/绝缘体堆叠体。
在216处，电介质层被沉积在开口的侧壁和底表面上。然后，用电介质材料或半导体材料填充开口。填充一些开口以制作第一GLS结构、第二GLS结构和第三GLS结构。存储器块被设置在具有电介质端块的第一GLS结构之间。端块比第一GLS结构的主要部分宽。存储器块的存储器指状物由不具有电介质端块的第二GLS结构分开。第一GLS结构和第二GLS结构与存储器单元区域相邻。第三GLS结构与SCT区域相邻，并且没有电介质端块。第一GLS结构、第二GLS结构和第三GLS结构彼此平行并且沿同一方向延伸。在一些情况下，第二GLS结构和第三GLS结构被分开一距离并且对齐。
在217处，填充SCT区域中的开口的材料通过选择性湿法蚀刻来去除，从而形成用于SCT的开口。在用于SCT的每个开口中，在底部处暴露导电层。诸如W的导电材料被沉积在用于SCT的开口内部。在侧壁和底部生长导体层。每个导体层接触并连接对应的导电层(即，字线)。然后用电介质材料和连接到导体层的导电顶部分别填充开口。SCT被形成为用于字线的接触部。导电顶部可以包含诸如W、Co、Cu、Al或Ti的导电材料。
此外，形成过孔、诸如金属线的导体层和连接焊盘以用于互连。过孔、金属线和连接焊盘可以包含诸如W、Co、Cu、Al或Ti的导电材料。
在218处，制造3D存储器器件。在一些方面中，执行倒装芯片键合工艺来键合3D阵列器件和外围器件以产生3D存储器器件。在一些其它情况下，首先制作外围器件。此后，在外围器件之上形成3D阵列器件，从而产生集成的3D存储器器件。参考以前的情形，将3D阵列器件倒置翻转并放置在外围器件上方。3D阵列器件与外围器件的连接焊盘被对齐并且然后被键合。在去除3D阵列器件的衬底后，蚀刻牺牲层。执行沉积工艺来形成过孔、导体层和接触焊盘。接触焊盘被配置用于与其它器件连接的引线键合。
图24示出了根据本公开内容的各个方面的具有存储器器件的示例性系统300的框图。系统300可以是移动电话(例如，智能电话)、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储器的任何其它合适的电子设备。如图24中所示，系统300可以包括主机308和具有一个或多个存储器器件304和存储器控制器306的存储器系统302。主机308可以是电子设备的处理器(诸如，中央处理单元(CPU))或者是片上系统(SoC)(诸如，应用处理器(AP))。主机308可以被配置为向存储器器件304发送数据或从存储器器件304接收数据。
根据一些实施例，存储器控制器306耦合到存储器器件304和主机308并且被配置为控制存储器器件304。存储器控制器306可以管理在存储器器件304中存储的数据并与主机308通信。在一些实施例中，存储器控制器306被设计用于在低占空比环境(如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动或供在诸如个人计算机、数码相机、移动电话等电子设备中使用的其它介质)中操作。在一些其它实施例中，存储器控制器306被设计用于在高占空比环境(诸如被用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据存储的固态驱动(SSD)或嵌入式多媒体卡(eMMC)以及企业存储阵列)中操作。存储器控制器306可以被配置为控制存储器器件304的操作，诸如读取、擦除和编程操作。
存储器控制器306还可以被配置为管理关于被存储在或要被存储在存储器器件304中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施例中，存储器控制器306进一步被配置为处理关于从存储器器件304读取或写入存储器器件304的数据的纠错码(ECC)。存储器控制器306也可以执行任何其它合适的功能，例如，格式化存储器器件304。存储器控制器306可以根据特定的通信协议与外部器件(例如，主机308)通信。例如，存储器控制器306可以通过诸如以下的各种接口协议中的至少一种与外部器件进行通信：USB协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。
存储器器件304可以是本公开内容中所公开的任何存储器器件，诸如图22中所示的3D存储器器件190。由于3D存储器器件190可能由于上述原因具有提高的产量和可靠性，所以当使用器件190时，系统300可以具有较低的成本和提高的可靠性。
存储器控制器306和一个或多个存储器器件304可以被集成到各种类型的存储器件中，例如，被包括在诸如通用闪存(UFS)封装或eMMC封装的同一封装中。也就是说，存储器系统302可以被实现并封装到不同类型的终端电子产品中。图25和图26示例性地示出了根据本公开内容的各种方面的存储器卡400和SSD 500的框图。如图25中所示，存储器控制器404和单个存储器器件402可以被集成到存储器卡400中。存储器器件402可以是上面示出的任何存储器器件，诸如图22中所示的3D存储器器件190。存储器卡400可以包括PC卡(个人计算机存储器卡国际协会(PCMCIA))、CF卡、智能介质(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、UFS等。存储器卡400还可以包括被配置为将存储器卡400耦合到主机(例如，图24中所示的主机308)的存储器卡连接器406。如图26中所示，存储器控制器504和多个存储器器件502可以被集成到SSD 500中。存储器器件502可以是任何前述的存储器器件，诸如图22中所示的3D存储器器件190。SSD 500还可以包括被配置为将SSD 500耦合到主机(例如，图24中所示的主机308)的SSD连接器506。在一些实施例中，SSD 500的存储容量和/或操作速度大于存储器卡400的存储容量和/或操作速度。
尽管在说明书中通过使用具体的方面描述了本公开内容的原理和实现，但是各方面的上述描述仅旨在帮助理解本公开内容。此外，前述不同方面的特征可以被组合以形成额外的方面。本领域的普通技术人员可以根据本公开内容的思想对具体实现和应用范围进行修改。因此，说明书的内容不应当被解释为对本公开内容的限制。

Claims (20)

1.一种三维(3D)存储器器件，包括：
导体/绝缘体堆叠体，所述导体/绝缘体堆叠体包括交替地堆叠的导电层和电介质层；
沟道孔结构，所述沟道孔结构在所述导体/绝缘体堆叠体中的存储器单元的区域中；以及
第一栅极线缝隙(GLS)结构，所述第一GLS结构与所述存储器单元的区域相邻并且包括第一主要部分和第一端部分，所述第一主要部分沿第一方向延伸并且具有沿垂直于所述第一方向的第二方向测量的第一宽度，所述第一端部分具有沿所述第二方向测量的第二宽度，并且所述第一端部分的所述第二宽度大于所述第一主要部分的所述第一宽度。
2.根据权利要求1所述的3D存储器器件，还包括：
第二GLS结构；以及
第三GLS结构，所述第二GLS结构和所述第三GLS结构平行于所述第一GLS结构，并且所述第二GLS结构和所述第三GLS结构在所述第二方向上被分开一距离。
3.根据权利要求2所述的3D存储器器件，其中，所述存储器单元的区域在所述第二方向上在所述第一GLS结构与所述第二GLS结构之间。
4.根据权利要求2所述的3D存储器器件，还包括：
第四GLS结构，所述第四GLS结构包括第二主要部分和第二端部分，所述第二主要部分沿所述第一方向延伸并且具有沿所述第二方向测量的第三宽度，所述第二端部分具有沿所述第二方向测量的第四宽度，并且所述第二端部分的所述第四宽度大于所述第二主要部分的所述第三宽度。
5.根据权利要求4所述的3D存储器器件，其中，所述第二GLS结构在所述第二方向上在所述第一GLS结构与所述第四GLS结构之间。
6.根据权利要求4所述的3D存储器器件，其中，存储器单元的另一区域在所述第二GLS结构与所述第四GLS结构之间。
7.根据权利要求1所述的3D存储器器件，还包括：
第一阶梯接触部(SCT)；以及
第二SCT，其中，所述第一SCT和所述第二SCT与所述第三GLS结构相邻，并且所述第三GLS结构在所述第二方向上在所述第一SCT与所述第二SCT之间。
8.一种三维(3D)存储器器件，包括：
导体/绝缘体堆叠体，所述导体/绝缘体堆叠体包括交替地堆叠的导电层和电介质层；
沟道孔结构，所述沟道孔结构在所述导体/绝缘体堆叠体中的存储器单元的区域中；
第一栅极线缝隙(GLS)结构；
第二GLS结构；
第三GLS结构，所述第三GLS结构与所述第二GLS结构相邻；以及
第一阶梯接触部(SCT)，所述第一SCT与所述第三GLS结构相邻，所述第一GLS结构、所述第二GLS结构和所述第三GLS结构在第一方向上延伸，所述存储器单元的区域沿垂直于所述第一方向的第二方向在所述第一GLS结构与所述第二GLS结构之间，所述第二GLS结构和所述第三GLS结构在所述第一方向上被分开预先确定的距离，并且所述第一SCT通过与所述第三GLS结构相邻的导电材料的层与所述存储器单元的区域电连接。
9.根据权利要求8所述的3D存储器器件，其中，所述第一GLS结构包括具有沿所述第二方向测量的第一宽度的第一主要部分以及具有沿所述第二方向测量的第二宽度的第一端部分，以及所述第一端部分的所述第二宽度大于所述第一主要部分的所述第一宽度。
10.根据权利要求8所述的3D存储器器件，其中，所述导电材料的所述层在所述第二方向上在所述第一SCT与所述第三GLS结构之间。
11.根据权利要求8所述的3D存储器器件，还包括：
第二SCT，所述第三GLS结构在所述第二方向上在所述第一SCT与所述第二SCT之间。
12.根据权利要求8所述的3D存储器器件，还包括：
第四GLS结构，所述第四GLS结构包括第二主要部分和第二端部分，所述第二主要部分沿所述第一方向延伸并且具有沿所述第二方向测量的第三宽度，所述第二端部分具有沿所述第二方向测量的第四宽度，并且所述第二端部分的所述第四宽度大于所述第二主要部分的所述第三宽度。
13.根据权利要求12所述的3D存储器器件，其中，存储器单元的另一区域在所述第二方向上在所述第二GLS结构与所述第四GLS结构之间。
14.一种系统，包括：
存储器器件；以及
存储器控制器，所述存储器控制器用于控制所述存储器器件，所述存储器器件包括：
导体/绝缘体堆叠体，所述导体/绝缘体堆叠体包括交替地堆叠的导电层和电介质层；
沟道孔结构，所述沟道孔结构在所述导体/绝缘体堆叠体中的存储器单元的区域中；以及
第一栅极线缝隙(GLS)结构，所述第一GLS结构与所述存储器单元的区域相邻并且包括第一主要部分和第一端部分，所述第一主要部分沿第一方向延伸并且具有沿垂直于所述第一方向的第二方向测量的第一宽度，所述第一端部分具有沿所述第二方向测量的第二宽度，并且所述第一端部分的所述第二宽度大于所述第一主要部分的所述第一宽度。
15.根据权利要求14所述的系统，其中，所述存储器器件还包括：
第二GLS结构；以及
第三GLS结构，所述第二GLS结构和所述第三GLS结构平行于所述第一GLS结构，并且所述第二GLS结构和所述第三GLS结构在所述第二方向上被分开一距离。
16.根据权利要求15所述的系统，其中，所述存储器单元的区域在所述第二方向上在所述第一GLS结构与所述第二GLS结构之间。
17.根据权利要求15所述的系统，其中，所述存储器器件还包括：
第四GLS结构，所述第四GLS结构包括第二主要部分和第二端部分，所述第二主要部分沿所述第一方向延伸并且具有沿所述第二方向测量的第三宽度，所述第二端部分具有沿所述第二方向测量的第四宽度，并且所述第二端部分的所述第四宽度大于所述第二主要部分的所述第三宽度。
18.根据权利要求17所述的系统，其中，所述第二GLS结构在所述第二方向上在所述第一GLS结构与所述第四GLS结构之间。
19.根据权利要求17所述的系统，其中，存储器单元的另一区域在所述第二GLS结构与所述第四GLS结构之间。
20.根据权利要求14所述的系统，其中，所述存储器器件还包括：
第一阶梯接触部(SCT)；以及
第二SCT，其中，所述第一SCT和所述第二SCT与所述第三GLS结构相邻，并且所述第三GLS结构在所述第二方向上在所述第一SCT与所述第二SCT之间。
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