CN118231350A - 用于形成半导体器件的方法 - Google Patents

Abstract

本公开涉及用于形成半导体器件的方法，包括：在基板上形成堆叠式晶体管结构，包括：底部沟道结构和堆叠在底部沟道结构的顶部上的顶部沟道结构、延伸跨过底部和顶部沟道结构的栅极结构、在底部沟道结构上的第一和第二底部S/D结构、以及在顶部沟道结构上的第一和第二顶部S/D结构；在第一和第二底部S/D结构上形成第一和第二底部S/D触点；形成接触隔离层封盖第一和第二底部S/D触点，并用ILD层覆盖经封盖的第一和第二底部S/D触点；形成暴露经封盖的第一底部S/D触点上方的第一顶部S/D结构的第一接触沟槽；形成暴露第二底部S/D触点和第二顶部S/D结构的第二接触沟槽；以及在第一接触沟槽中形成第一顶部S/D触点，并在第二接触沟槽中形成第二顶部S/D触点。

Description

用于形成半导体器件的方法

技术领域

本公开涉及一种用于形成半导体器件的方法。

背景技术

为了提供更具面积效率的电路设计，正在开发垂直堆叠的晶体管器件。一个值得注意的示例是互补场效应晶体管(CFET)，其中互补导电类型的两个水平沟道晶体管堆叠在彼此顶部(例如PFET底部器件和NFET顶部器件，或反之)。与PFET和NFET的传统并排布置相比，CFET允许减小的占地面积。由CFET提供的两个器件级(例如“2级中间工序/MOL”)进一步允许在后道工序(BEOL)中减少的布线层的使用。因此，CFET是面积高效互补金属氧化物半导体(CMOS)电路系统的使能器。

使用所谓的“单片”工艺，可以通过自上而下地图案化所沉积的沟道层堆叠以形成底部器件和顶部器件这两者的沟道层(例如，纳米片的形式)，来形成CFET器件。在(例如通过外延)加工源极和漏极主体并形成底部和顶部器件的源极和漏极触点之后，底部和顶部器件的沟道层可设置有栅极堆叠，也在“单片”工艺中形成，其中顶部和底部器件的栅极图案化是同时执行的。具体而言，CFET器件可以设置有栅极，该栅极由底部器件和顶部器件共享，即共用。

然而，由于底部和顶部器件的堆叠式布置，CFET的2级设计引入了与源极和漏极接触相关的额外加工挑战。

发明内容

本发明构思的目的是解决上述挑战，并提供一种解决与堆叠式晶体管器件(例如CFET)的源极/漏极的接触相关的至少一些挑战的方法。可从下文中理解附加目的和替换目的。

根据一方面，提供了一种用于形成半导体器件的方法，包括：

在基板上形成堆叠式晶体管结构，其包括：底部沟道结构和堆叠在底部沟道结构的顶部上的顶部沟道结构、延伸跨过底部沟道结构和顶部沟道结构的栅极结构、在底部沟道结构上的第一底部源极/漏极(S/D)结构和第二底部S/D结构、以及在顶部沟道结构上的第一顶部S/D结构和第二顶部S/D结构，其中第一底部S/D结构和第一顶部S/D结构被形成在栅极结构的第一侧处，并且第二底部S/D结构和第二顶部S/D结构被形成在栅极结构的与第一侧相对的第二侧处；

分别在第一底部S/D结构和第二底部S/D结构上形成第一底部S/D触点和第二底部S/D触点；

形成接触隔离层，接触隔离层封盖第一底部S/D触点和第二底部S/D触点以形成经封盖的第一底部S/D触点和经封盖的第二底部S/D触点，并且用层间介电层覆盖经封盖的第一底部S/D触点和经封盖的第二底部S/D触点；

在栅极结构的第一侧处形成第一接触沟槽，第一接触沟槽暴露经封盖的第一底部S/D触点上方的第一顶部S/D结构；

在栅极结构的第二侧处形成第二接触沟槽，第二接触沟槽暴露第二底部S/D触点和第二顶部S/D结构；以及

在第一接触沟槽中，在经封盖的第一底部S/D触点上方，形成与第一顶部S/D结构相接触的第一顶部S/D触点，以及在第二接触沟槽中形成与第二顶部S/D结构和第二底部S/D触点相接触的第二顶部S/D触点。

本方法提供了一种用于堆叠式晶体管结构(例如，其可适用于CFET)的经改进的接触办法。当通过将层间介电(ILD)层和经封盖的第二底部S/D触点的接触隔离层开口来形成第二接触沟槽时，通过将ILD层开口来形成第一接触沟槽，使得经封盖的第一底部S/D触点的接触隔离层被保留。因此，在S/D顶部触点形成之后，在栅极结构的第二侧处的第二底部和顶部S/D结构通过第二底部与顶部S/D触点互连(形成为彼此接触)，而在栅极结构的第一侧处的第一底部和顶部S/D结构彼此断开连接，因为它们设置有由封盖第一底部S/D触点的接触隔离层间隔开的第一底部和顶部S/D触点。

底部和顶部沟道结构中的每一者可以包括多个(即一个或多个)(底部/顶部)沟道层。在沟道结构包括两个或更多个沟道层的情况下，该两个或更多个沟道层可以垂直地堆叠，使得沟道结构包含两个或更多个垂直沟道层。每个(底部/顶部)沟道层可以是(底部/顶部)沟道纳米片。本文中使用的术语“纳米片”是指纳米尺度的层。

相对空间术语，诸如“垂直”、“上部”、“下部”、“顶部”、“底部”、“上方”、“下方”、“之下”、“下面”、“以下”在本文中应理解为表示基板参考系内的位置或取向。具体而言，这些术语可以被理解成沿着基板(即基板的主延伸平面)的法线方向的位置或取向。相应地，诸如“横向”和“水平”等术语应理解成平行于基板(即平行于基板的主延伸平面)的位置或取向。

在一些实施例中，第一接触沟槽可以在掩蔽栅极结构的第二侧处的ILD层的同时被形成，并且第二接触沟槽可以在第一接触沟槽之后在掩蔽第一接触沟槽和栅极结构的第一侧处的ILD层的同时被形成。形成第一接触沟槽和第二接触沟槽的这一次序允许以合理的方式形成第一和第二接触沟槽。通过在形成第二接触沟槽的同时在栅极结构的第一侧处掩蔽第一接触沟槽，可以避免第一接触沟槽的进一步加深(这可能暴露出第一底部S/D触点)。此外，第二底部S/D触点向在沟槽形成期间所采用的蚀刻化学物质的暴露可受到限制。举例而言，除了在完成第一接触沟槽时(即，当接触隔离层被开口时)使用的蚀刻化学物质之外，第二底部S/D触点只需要暴露于用于去除在形成第一接触沟槽时使用的掩模的工艺化学物质。由于在形成第一接触沟槽之后第一底部S/D触点保持被封盖，所以第一底部S/D触点可以通过至少覆盖第一底部S/D触点的接触隔离层而保持被掩蔽来免于这种工艺化学。

虽然形成第一和第二接触沟槽的这一次顺序可以是有利的，但是也可以按相反的次序来形成各接触沟槽。换言之，第二接触沟槽可以在掩蔽栅极结构的第二侧处的ILD层的同时被形成，并且第一接触沟槽可以在第二接触沟槽之后在掩蔽栅极结构的第一侧处的ILD层的同时被形成。在此类办法中，在形成第二接触沟槽的同时掩蔽第一接触沟槽可以是可选的，因为第一接触沟槽已经暴露出第一底部S/D触点。

在一些实施例中，可以使用第一光刻和蚀刻工艺来形成第一接触沟槽，并且可以使用第二光刻和蚀刻工艺来形成第二接触沟槽。因此，可以使用相应的光刻和蚀刻工艺顺序地形成第一和第二接触沟槽(例如，第一接触沟槽然后是第二接触沟槽，或者反之)。

第一光刻和蚀刻工艺可包括在形成在堆叠式晶体管结构上方的第一硬掩模层中图案化第一接触开口，以及通过经由第一接触开口进行蚀刻来将ILD层开口。

第二光刻和蚀刻工艺可包括在形成在堆叠式晶体管结构上方的第二硬掩模层中图案化第二接触开口，以及通过经由第二接触开口进行蚀刻来将ILD层和经封盖的第二底部S/D触点的接触隔离层开口。

硬掩模层的存在可以减轻在接触沟槽形成的各个蚀刻工艺期间ILD层的材料损失。就光刻和蚀刻工艺中使用的光刻掩模层堆叠(“光刻堆叠”)的其他掩模材料而言，硬掩模层可以提供经增加的掩模鲁棒性和灵活性的额外益处。例如，通常可适用于蚀刻ILD层和接触隔离层的一些蚀刻化学物质可能与通常在光刻堆叠中的有机平坦化掩模层(例如，诸如旋涂碳之类的有机旋涂层)不兼容(例如，通过引起旋涂碳分层)。硬掩模层的存在可以降低这种风险和/或提供在图案化相应的硬掩模之后且在形成接触沟槽之前去除光刻层堆叠的选项，其中(第一或第二)硬掩模本身可以被用作在形成(第一或二)接触沟槽时的蚀刻掩模。

在一些实施例中，第一硬掩模层和第二硬掩模可以是同一硬掩模层。这减少了工艺步骤的数量，并且另外减少了ILD层需要暴露到的硬掩模层去除工艺的数量。

在一些实施例中，形成第一和第二顶部S/D触点可以包括在第一和第二接触沟槽中同时沉积一种或多种金属。这使得能够通过减少所需的金属沉积步骤的数量来实现合理的接触形成办法。更具体地，可以沉积一种或多种金属以填充第一和第二接触沟槽。形成第一和第二顶部S/D触点还可以包括使用平坦化工艺去除该一种或多种金属的覆盖层。第一和第二顶部S/D触点由此可以被形成为具有与ILD层的上表面齐平的相应平坦上表面。在一些实施例中，形成第二接触沟槽可以包括：使用各向异性蚀刻工艺将ILD层开口以暴露经封盖的第二底部S/D触点的接触隔离层，并且然后使用各向同性蚀刻工艺蚀刻经封盖的第二底部S/D触点的接触隔离层，其中各向同性蚀刻工艺去除在将层间介电层开口之后保留在第二顶部S/D结构下方的接触隔离层部分(即，接触隔离层的一部分)。

因此，形成第二接触沟槽可以包括两个连贯的蚀刻步骤：延伸(例如自上而下)穿过ILD层的第一各向异性蚀刻工艺，以及将第二顶部S/D结构下方的接触隔离部分开口和/或去除的第二各向同性蚀刻工艺。

将各向异性蚀刻工艺用于第一蚀刻步骤使得能够蚀刻具有高纵横比的接触沟槽，同时避免底切(例如，如果存在的话，这可能无意中暴露相邻晶体管结构的触点结构)。通过将各向同性蚀刻工艺用于形成第二接触沟槽的第二步骤，可以从第二底部S/D触点高效地去除接触隔离层。具体而言，各向同性蚀刻工艺允许去除在各向异性蚀刻工艺期间被第二顶部S/D结构掩蔽/遮蔽的剩余接触隔离层部分。这进而使得能够增加第二底部和顶部S/D触点之间的接触表面积。

各向异性蚀刻工艺可以停止在接触隔离层上。换言之，接触隔离层可以被用作各向异性蚀刻工艺的蚀刻停止层。或者，各向异性蚀刻工艺可以停止在第二底部S/D触点上。换言之，第二底部S/D触点(例如其上部金属表面)可以被用作各向异性蚀刻工艺的蚀刻停止层。各向异性蚀刻工艺可以相应地包括首先蚀刻穿过ILD层，并且然后蚀刻穿过经封盖的第二底部S/D触点的接触封盖层。还蚀刻穿过接触封盖层的优点可以是需要通过各向同性蚀刻工艺来去除的接触封盖材料较少。各向同性蚀刻工艺因此可以具有更短的持续时间，其中可以减少第二底部S/D触点的金属表面对各向同性蚀刻工艺的暴露。

各向同性蚀刻工艺可以在将ILD层开口之后进一步去除保留在第二顶部S/D结构下方的ILD层部分(即，ILD层的一部分)。这可以使得第一顶部S/D触点的体积能够增加。它可以进一步使得第一顶部S/D触点能够完全环绕第二顶部S/D结构(即，形成用于第二顶部S/D结构的全环绕触点)。

在一些实施例中，该方法还可以包括形成非堆叠式晶体管结构，该非堆叠式晶体管结构包括：位于基板上方与堆叠式晶体管结构的底部沟道结构相同水平处的沟道结构、延伸跨过沟道结构的又一栅极结构、以及在沟道结构上的第一S/D结构和第二S/D结构，其中第一S/D结构被形成在该又一栅极结构的第一侧处，并且第二S/D结构被形成在该又一栅极结构的、与该又一栅极结构的第一侧相对的第二侧处，并且与堆叠式晶体管结构的第二底部S/D结构合并；

其中该方法还可包括：

在非堆叠式晶体管结构的第一S/D结构上形成第三底部S/D触点；

形成接触隔离层以封盖第三底部S/D触点以形成第三经封盖的底部S/D触点，并且用ILD层覆盖第三经封盖的底部S/D触点；以及

在非堆叠式晶体管结构的第二S/D结构上形成第二底部S/D触点；

因此，第二底部S/D触点可以限定用于堆叠式晶体管结构的第二底部S/D结构和非堆叠式晶体管结构的第二S/D结构的公共底部S/D触点，其随后可以通过第二顶部S/D触点与第二顶部S/D结构互连。因此，第二接触沟槽可被形成以暴露堆叠式晶体管结构的第二底部S/D结构上和非堆叠式晶体管结构上的第二底部S/D触点、以及第二顶部S/D结构。

术语“非堆叠式晶体管结构”在此意指仅包括单个有源沟道结构的晶体管结构。换言之，非堆叠式晶体管结构不包括位于基板上方与堆叠式晶体管结构的顶部沟道结构相同水平处的任何沟道结构。“非堆叠式晶体管结构”也可以相关于用于形成非堆叠式晶体管结构的工艺步骤来理解：换言之，“非堆叠式晶体管结构”可以是通过如下步骤来被形成的晶体管结构：形成初始堆叠式晶体管结构，该初始堆叠式晶体管结构包括底部沟道结构和堆叠在底部沟道结构的顶部上的顶部沟道结构，并且然后去除顶部沟道结构或形成穿过顶部沟道结构的切口，使得底部沟道结构保留(即在切口下方)以限定(非堆叠式)晶体管结构的沟道结构。

在一些实施例中，该方法可包括在形成第二接触沟槽的同时，在该又一栅极结构的第一侧处形成暴露第三S/D触点的第三接触沟槽；以及

在第三接触沟槽中在第三底部S/D触点上形成第三顶部S/D触点。

通过将第三顶部S/D触点堆叠在第三底部S/D触点的顶部上，第三顶部S/D触点便于接近非堆叠式晶体管结构的第一S/D结构。与第二接触沟槽同时形成第三接触沟槽使得能够通过减少所需的分开沟槽形成步骤的数量来实现合理的触点形成办法。具体而言，可以使用同一第二光刻和蚀刻工艺来形成第二和第三接触沟槽。

在一些事上，第一接触沟槽可以是在掩蔽栅极结构的第二侧处以及该又一栅极结构的第一侧和第二侧处的层间介电层的同时来被形成的，并且其中第二接触沟槽和第三接触沟槽可以是在第一接触沟槽之后在掩蔽第一接触沟槽和在栅极结构的第一侧处的层间介电层的同时来被形成的。

在一些实施例中，第一接触沟槽可以是使用第一光刻和蚀刻工艺来形成的，并且第二和第三接触沟槽可以是使用第二光刻和蚀刻工艺来形成的。

第一光刻和蚀刻工艺可包括在形成在堆叠式晶体管结构上方的第一硬掩模层中图案化第一接触开口，以及通过经由第一接触开口进行蚀刻来将层间介电层开口。

第二光刻和蚀刻工艺可包括在形成于堆叠式晶体管结构上方的第二硬掩模层中图案化第二接触开口和第三接触开口，以及通过经由第二接触开口进行蚀刻来将层间介电层和经封盖的第二底部S/D触点的接触隔离层开口，以及通过经由第三接触开口进行蚀刻来将层间介电层和第三经封盖的S/D触点的接触隔离层开口。

以上关于第一和第二硬掩模层的讨论相应地适用于该讨论。

在一些实施例中，形成第一、第二和第三顶部S/D触点可以包括在第一、第二和第三接触沟槽中同时沉积一种或多种金属。

附图说明

通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。

图1-9示出了根据一实施例的用于形成半导体器件的方法的步骤。

具体实施方式

现在将参考示例器件结构10来描述形成半导体器件的方法的实施例，如图1-9中方法的各个阶段所示。如图所示，器件结构10包括堆叠式晶体管结构100和与堆叠式晶体管结构100相邻的非堆叠式晶体管结构200。虽然以下将主要参考晶体管结构100、200，但是器件结构10可以包括其他晶体管结构，诸如附图中所示的又一堆叠式晶体管结构100’。从附图中将可以清楚地看出，此又一堆叠式晶体管结构100’可以与堆叠式晶体管结构100并行地并以相应的方式进行加工。此外要注意的是，如本文所公开的施加到堆叠式晶体管结构100的方法步骤可适用于堆叠式晶体管结构100，而不管器件结构10中是否存在非堆叠式晶体管结构。

图1-8中的每一者都以相应的截面图示出了器件结构10，该截面图沿着并穿过晶体管结构100、100’、200的相应沟道结构。在附图中，X轴和Y轴表示平行于器件结构10的基板12的主平面的第一和第二横向水平方向。Z轴表示相对于基板12的法向或垂直方向。贯穿各附图，除非另有说明，否则相同的填充图案将被用于相同的材料。

图1示出了处于该方法的初始或起始阶段的器件结构10。晶体管结构100、100’、200已经被形成在基板12之上。基板102可以是适合于CMOS加工的常规半导体基板。基板102可以是单层半导体基板，例如由诸如Si基板、锗(Ge)基板或硅锗(SiGe)基板之类的块状基板形成。多层/复合基板也是可能的，诸如在块状基板上的外延地生长的半导体层或绝缘体上半导体(SOI)基板，诸如绝缘体上Si基板、绝缘体上Ge基板或绝缘体上SiGe基板。

堆叠式晶体管结构100限定了适合于形成堆叠式晶体管的晶体管结构，该晶体管结构包括底部晶体管和顶部晶体管，特别是CFET。堆叠式晶体管结构100包括底部沟道结构110和堆叠在底部沟道结构110的顶部上的顶部沟道结构120。以下将参考堆叠式晶体管结构100来讨论堆叠式晶体管结构的各特征。然而，该描述相应地适用于又一堆叠式晶体管结构100’。

底部和顶部沟道结构110、120包括沿着Z方向垂直地堆叠的相应数量的沟道层102。每一沟道层102如图所示沿着X方向在相应一对相对端之间延伸。要注意的是，沟道层102的所示数量仅仅是非限制性示例，并且层的数量可以变化。

沟道层102可以是由沟道材料形成的半导体层。沟道材料例如可以是SiGe材料，诸如Si(例如，x＝0的Si_1-xGe_x)。沟道层102可以各自被形成为纳米片。例如，纳米片的厚度可以在5-15nm的范围内(诸如10nm)，且宽度可以在3-30nm的范围内。

如图所示，堆叠式晶体管结构100还可以包括位于底部沟道结构110和顶部沟道结构120之间的介电分隔层104(由砖形填充图案指示)。介电分隔层可以例如由基于氧化物或氮化物的材料，例如SiO₂、SiN、SiC、SiCO、SiCN或SiBCN或其组合，来被形成。介电分隔层可以便于用于形成堆叠式晶体管结构的各工艺步骤，特别是与栅极形成相关的工艺步骤，其中介电分隔层可以便于在底部沟道结构110和顶部沟道结构120处提供不同导电类型的栅极堆叠。然而，也可以省略介电分隔层，其中栅极结构可以在底部沟道结构110和顶部沟道结构120之间不间断地延伸。

堆叠式晶体管结构100还包括延伸跨过底部沟道结构110和顶部沟道结构120的栅极结构130。栅极结构130的纵向尺寸被取向在Y方向上。栅极结构130包括形成在沟道层102上并包围沟道层102的栅极堆叠。栅极堆叠可以包括栅极介电层和一个或多个栅极金属层，诸如至少一个功函数金属(WFM)和栅极填充金属。合适的栅极介电材料包括例如常规高k电介质，例如HfO₂、HfSiO、LaO、AlO或ZrO。合适的WFM包括一个或多个有效WFM，诸如n型WFM(例如TiAl或TiAlC)和/或p型WFM(例如TiN或TaN)。合适的栅极填充金属包括例如W、Al、Co或Ru。

虽然图1示意性地示出了在底部沟道结构110和顶部沟道结构120处具有相同层结构的栅极结构130，但要注意的是，栅极结构130可以包括形成在底部沟道结构110上(例如，在介电分隔层104下方)的底部栅极堆叠或底部栅极堆叠部分以及形成在顶部沟道结构120上(例如在介电分隔层104上方)的顶部栅极堆叠或顶部栅极堆叠部分。这对于形成CFET可以是有利的，其中底部和顶部晶体管具有不同的导电类型。因此，底部栅极堆叠可以是N型栅极堆叠(用于N型底部晶体管)，而顶部栅极堆叠可以是P型栅极堆叠(用于P型顶部晶体管)，或反之。

栅极结构130设置有栅极封盖132，栅极封盖132被形成在栅极结构130的顶部上，从而封盖该栅极结构130。用于栅极封盖132的合适材料包括例如SiN、SiC、SiCO、SiCN、SiBCN。此外，栅极间隔物134被形成在栅极结构130的相应相对侧壁上并沿其形成。用于栅极间隔物26的合适材料包括例如SiN、SiC、SiCO、SiCN或SiBCN，或其组合。栅极间隔物134可以由与栅极封盖132不同的材料形成，以便于栅极封盖132相对于栅极间隔物134的选择性开口。

堆叠式晶体管结构100还包括形成在底部沟道结构110的沟道层102的相对端上的第一和第二底部S/D结构112a-b，以及形成在顶部沟道结构120的沟道层102的相对端上的第一和第二顶部S/D结构122a-b。第一底部和顶部S/D结构112a、122a被形成在栅极结构130的第一侧处。第二底部和顶部S/D结构112b、122b被形成在栅极结构130的与第一侧相对的第二侧处。

底部和顶部S/D结构112a-b、122a-b可以被形成为掺杂半导体材料(例如P型或N型Si或者SiGe)的外延(即外延地生长的)结构或主体。在堆叠式晶体管结构100要形成CFET的情况下，底部和顶部S/D结构112a-b、122a-b可以被相反地掺杂。例如，底部S/D结构112a-b可以形成N型S/D结构(用于N型底部晶体管)，并且顶部S/D结构122a-b可以形成P型S/D结构堆叠(用于N型底部晶体管)，或反之。如图所示，S/D结构112a-b、122a-b中的每一者可以由形成在各个沟道层102上的经合并的S/D部分来形成。S/D结构112a-b、122a-b因此被描绘成连续体。如图1所示，S/D结构112a-b、122a-b中的一者或多者可以进一步与相邻晶体管结构的相应S/D结构，诸如又一堆叠式晶体管结构100’或非堆叠式晶体管结构200，合并(下文将进一步描述)。

堆叠式晶体管结构100还可包括形成在栅极结构130与第一和第二底部和顶部S/D结构112a-b、122a-b之间的内部间隔物106。内部间隔物材料的示例包括介电材料，诸如结合栅极间隔物134提及的任何材料。如本领域技术人员本身所知，内部间隔物可以用于促进后续工艺步骤，诸如沟道释放步骤，其中内部间隔物可以在去除牺牲层期间抵消对S/D结构(例如112a-b)的蚀刻，下文进一步讨论。

仍然参考图1，第一和第二底部S/D触点114a-b已被形成在第一和第二底部S/D结构112a-b上。合适的接触金属包括例如填充金属(诸如W、Co、Ni、Mo、Ru或其组合)以及可选的在先材料层(诸如扩散阻挡层(例如TiN)和/或籽晶层)，以便于随后沉积一种或多种填充金属。

接触隔离层116a-b已经被进一步形成在第一、第二底部S/D触点114a-b的顶部上，以限定经封盖的第一和第二底部S/D触点。合适的接触封盖材料包括SiO₂、Si₃N₄、SiCO、SiOCN或其组合。

经封盖的第一和第二底部S/D触点114a-b还被ILD层14覆盖。ILD层14在两侧上进一步包围栅极结构130。ILD层14可以由绝缘材料形成，诸如氧化物(例如SiO₂)或者适合作为层间电介质的另一常规低k电介质。

非堆叠式晶体管结构200限定了适合于形成非堆叠式晶体管的晶体管结构，因此仅包括布置在基板12上与底部沟道结构110相同水平的单个沟道结构210。例如，非堆叠式晶体管结构200可以适合于形成诸如传输栅极(也称为“传输晶体管”)之类的非CMOS器件。一些集成电路需要CMOS和非CMOS器件的组合。示例包括但不限于SRAM位单元、锁存器和触发器，除了CMOS器件(例如CMOS反相器对)之外，还包括传输栅极或传输晶体管。在具有公共栅极的CFET器件中，无论逻辑电平栅极电压是高还是低，PFET或NFET将导通。因此，典型的CFET可能不提供传输栅极功能。因此，如图1所示的非堆叠式晶体管结构200允许形成非CMOS器件，以补充在堆叠式晶体管结构100处形成的CFET。

如图1所示，非堆叠式晶体管结构200实质上对应于堆叠式晶体管结构100的底部晶体管结构。因此，非堆叠式晶体管结构200包括：沟道结构210，其包括对应于沟道层102的多个垂直堆叠的沟道层202(例如，与底部沟道结构110的沟道层数相同)，对应于栅极结构130的(又一)栅极结构230，以及对应于第一和第二底部S/D结构112a-b的第一和第二S/D结构212a-b。

栅极结构230延伸跨过沟道结构210。栅极结构230由对应于栅极封盖132的栅极封盖232来封盖，并设置有对应于栅极间隔物134的栅极间隔物234。第一和第二S/D结构212a-b形成在沟道结构210的相对端上，分别位于栅极结构230的第一侧和第二侧处。第一和第二S/D结构212a-b也可以被称为“底部S/D结构”，因为它们被形成在基板12上与第一和第二底部S/D结构112a-b相同的水平上。

如上所述，第二S/D结构212b与第二底部S/D结构112b合并。因此，第二底部S/D触点114b也被形成在第二S/D结构212b上。此外，底部S/D触点214a被形成在栅极结构230的第一侧处的第一S/D结构212a上。底部S/D触点214a在下文中可以被称为“第三”底部S/D触点214a。第三底部S/D触点214a类似于由接触隔离层216a封盖的底部S/D触点214a-b，以形成经封盖的第三底部S/D触点214a。ILD层14还覆盖经封盖的第三底部S/D触点214a并且在两侧上包围栅极结构230。

沟道结构210和底部沟道结构110中的每一者可以如图所示通过底部介电层101与基板12分隔开。用于底部介电层101的合适材料包括氧化物和氮化物材料，例如SiO₂、SiN、SiC、SiCO、SiCN、SiBCN或其组合。底部介电层101允许提供朝向基板12的经改进的隔离。

如图1所示的器件结构10的制造可以如下进行：

鳍结构(例如，在X方向上延伸的多个平行鳍结构)可以被图案化在初始层堆叠中，该初始层堆叠包括初始底部层子堆叠(用于形成底部沟道结构110和沟道结构210)和初始顶部层子堆叠(用于形成顶部沟道结构120)。底部和顶部子堆叠可以各自包括沟道材料的多个沟道层和与沟道层相交替的牺牲材料的多个牺牲层。可以使用诸如化学气相沉积(CVD)之类的沉积技术来外延地生长各层。可以使用常规鳍图案化技术，例如诸如光刻和蚀刻(“光刻蚀刻”)的单一图案化技术或者诸如(光刻蚀刻)^x、自对准双重或四重图案化(SADP或SAQP)的多重图案化技术)。

例如，牺牲材料和沟道材料可以是分别是Si_1-yGe_y和Si_1-xGe_x，其中0≤x<y。例如，y可以等于或大于x+d，其中d≥0.25。在一个示例中，牺牲材料可以是SiGe_0.25，且沟道材料可以是Si。正如本领域已知的，Ge含量的相对差异使得能够对牺牲层和沟道层进行后续的选择性加工(例如，选择性蚀刻)。例如，可以使用基于HCl的干法蚀刻或过氧化氨混合物(APM)来选择性地(即，以更大的速率)蚀刻具有比另一Si或SiGe层更大的Ge浓度的SiGe层。允许相对于较低Ge含量的SiGe层(或Si层)来选择性蚀刻较高Ge含量的SiGe材料的其他适当的蚀刻工艺(干法或湿法)本身是本领域已知的，并且也可以被用于此目的。

鳍结构随后可由浅沟槽隔离(STI)氧化物(例如，通过CVD或物理气相沉积(PVD)来沉积的SiO₂)覆盖，浅沟槽隔离氧化物可例如通过化学机械抛光(CMP)和/或回蚀而被开槽，以暴露鳍结构并形成包围鳍结构的相应基部的STI。鳍结构然后可以可选地由例如SiN的绝缘衬层覆盖。

然后，该制造可以进行牺牲栅极结构的形成。牺牲栅极层(例如，非晶硅)可以被沉积在鳍结构上(例如，使用CVD或PVD)。牺牲栅极(例如，在Y方向上延伸的多个平行牺牲栅极)然后可以使用本领域已知的单或多重图案化技术来被图案化在其中。随后可以通过沉积栅极间隔物材料(例如，使用ALD)来形成栅极间隔物(例如，栅极间隔物134、234)。然后可以各向异性地(例如自上而下)蚀刻栅极间隔物材料，以从器件结构10的水平取向的表面去除栅极间隔物，使得栅极间隔物材料保留在牺牲栅极的垂直取向的侧壁上。

鳍结构随后可以通过在每个牺牲栅极的两侧上沿自上而下的方向回蚀鳍结构而被开槽。由此，每个鳍结构可以被划分成多个堆叠式晶体管结构，每个堆叠式晶体管结构包括沟道层和牺牲层的相应底部沟道结构(例如110、210)以及沟道层与牺牲层的相应顶部沟道结构(例如120)。回蚀可以穿过鳍结构进行，例如停止在对应于STI的上表面的水平处，并且因此在每个牺牲栅极的两侧上限定相应牺牲层和沟道层的端部或端面。

介电分隔层可以使用牺牲层替换工艺来被形成，其中(例如在鳍图案化之后，诸如在形成牺牲栅极之前或之后)可以通过在选择性蚀刻工艺中去除中间牺牲层并使用共形沉积工艺(诸如ALD)用电介质重新填充鳍结构中如此形成的腔，来用介电材料替换鳍结构的中间牺牲层。例如，在基于Si/SiGe的初始层堆叠的情况下，中间牺牲层可以由(例如Si_{1- z}Ge_z，其中z＞y，诸如z＝y+d)形成。介电分隔层也可以通过在初始层堆叠中图案化鳍结构来被形成，其中初始顶部器件子堆叠可以被形成在单独的晶片上，并且随后使用晶片转移和结合工艺被转移和结合到初始介电分隔层。初始介电分隔层随后与底部和顶部器件子堆叠一起被图案化以形成介电分隔层104。

底部介电层101可以例如通过用介电层替换鳍结构的最底部牺牲层来被形成。在基于Si/SiGe的鳍结构中，最底部牺牲层可以例如由具有比牺牲层更高的Ge含量的SiGe形成，使得可以采用选择性蚀刻工艺来去除最底部牺牲层。因此可以形成空腔，该空腔可以用一种或多种介电材料填充以形成底部介电层101。例如，替换工艺可以在将鳍结构图案化之后并且在将鳍结构开槽之前，或者在将鳍结构开槽之后进行。

制造工艺还可以包括将一个或多个堆叠式晶体管结构转换成相应的非堆叠式晶体管结构。这可以通过如下来实现：去除顶部沟道结构，或在将要形成非堆叠式晶体管结构的每个底部沟道结构上方形成穿过顶部沟道结构的切口，使得底部沟道结构保留(即在切口下方)以限定(非堆叠式)晶体管结构的沟道结构。通过蚀刻穿过顶部沟道结构的每个沟道层(和牺牲层)，停止在下面底部沟道结构的上方，可以形成穿过顶部沟道结构的切口。如果存在介电分隔层，则蚀刻可以例如停止在介电分隔层104之前或之上。切口可以例如在形成牺牲栅极之后、在鳍开槽之前或之后被形成。然而，也可以采用其他技术来提供非堆叠式晶体管结构，诸如通过沿着鳍结构的需要非堆叠式晶体管结构的部分去除初始顶层子堆叠。

在形成底部S/D结构之前，可以使用内部间隔物形成工艺来形成内部间隔物(例如，内部间隔物106)。内部间隔物形成工艺可包括使用各向同性蚀刻工艺(例如，对牺牲材料有选择性)从相应牺牲栅极的相对侧使用对每个牺牲层的端部或端面的横向回蚀(例如，沿着X方向和负X方向)来形成凹槽。内部间隔物材料可被沉积成一定厚度，使得凹槽被间隔物材料夹断(即封闭)。内部间隔物材料可以例如使用诸如ALD之类的共形沉积技术来被沉积。沉积在凹槽外部的内部间隔物材料的部分可随后使用合适的蚀刻工艺(各向异性或各向同性、湿法或干法)被去除，以暴露沟道层104的端面。

在形成内部间隔物之后，该方法可以继续进行来在底部沟道结构(例如110)和任何非堆叠式晶体管结构(例如210)的沟道结构上形成底部S/D结构。可以使用外延工艺在沟道结构的各个沟道层的端部或端面上形成底部S/D结构。在S/D外延之前，可以形成临时覆盖间隔物以覆盖顶部沟道结构(例如120)的沟道层的端面，以充当便于在底部沟道结构的沟道层上进行区域选择性外延的外延掩模。覆盖间隔物可以在完成底部S/D外延之后被去除。

在形成底部S/D结构之后，绝缘材料可(例如通过可流动CVD沉积的SiO₂)被沉积并(例如通过CMP和/或回蚀)被开槽以形成ILD层14。在形成ILD层14之前，底部S/D结构可以设置有介电接触蚀刻停止层(ESL)，诸如ALD沉积的基于氮化物或碳化物的材料。

底部S/D触点(例如114a-b、214a)此后可以通过在ILD层14中蚀刻出接触沟槽(例如使用标准光刻和蚀刻工艺)来被形成。接触沟槽可以被形成为具有暴露底部S/D结构(例如112a-b、212a-b)的至少上部的深度。为了完成接触沟槽的形成，如果存在于底部S/D结构(例如，112a-b、212a-b)上，则可以施加分开的蚀刻步骤以将接触ESL开口。然后可以在底部S/D结构上沉积一个或多个接触金属并填充接触沟槽。例如，填充金属可以例如使用CVD、PVD或镀敷来被沉积。在沉积填充金属之前可以进行扩散阻挡层和/或籽晶层的共形沉积(例如使用ALD)。在填充接触沟槽之后，可以使用包括例如CMP和/或金属回蚀的平坦化工艺来去除覆盖层接触金属(即沉积在接触沟槽外部的接触金属)。接触金属可以进一步被开槽在接触沟槽中以形成具有所需高度的底部S/D触点。然后可以用接触隔离材料覆盖底部S/D触点，该接触隔离材料可以被回蚀刻(例如，采用对介电接触材料具有选择性的蚀刻)以形成具有所需厚度的接触隔离层，从而封盖每个底部S/D触点(例如，S/D触点114a-b、214a上的116a-b和216a)。然后可以在接触沟槽中沉积绝缘材料(例如SiO₂)，以覆盖经封盖的底部S/D触点(例如，114a-b、214a)并恢复ILD层14。

顶部S/D结构(例如122a-b)可以被进一步形成在顶部沟道结构(例如120)上。顶部S/D结构可以例如在底部S/D触点形成之后被形成。顶部S/D结构可以像底部S/D结构一样在外延工艺中被形成。为了形成CFET，底部和顶部S/D结构应被形成为具有相反导电类型。顶部S/D结构可以通过在ILD层14中沿着顶部沟道结构(例如120)的沟道层的端部图案化S/D沟槽来被形成。如可以明白的，沟槽应当被形成为不暴露底部S/D结构或底部S/D触点。在完成顶部S/D外延之后，可以用ILD重新填充S/D沟槽以恢复ILD层14。另外，顶部S/D结构可以像底部S/D结构一样在沉积ILD之前设置有介电接触ESL。

制造工艺可以进一步进行来采用替换金属栅极(RMG)工艺用功能栅极结构替换牺牲栅极。根据RMG工艺，去除牺牲栅极以在栅极间隔物(例如134、234)之间的牺牲栅极周围的ILD层(例如ILD层14)中限定栅极沟槽或栅极腔。然后，通过在其中沉积栅极堆叠，可以在暴露于相应栅极沟槽中的每个沟道结构上形成栅极结构。栅极电介质和一个或多个WFM可以通过ALD来被沉积。可以使用CVD或PVD来沉积栅极填充金属以填充栅极沟槽的剩余空间。随后可以使用平坦化工艺(例如CMP)去除沉积在栅极沟槽外部的覆盖层栅极堆叠材料。栅极堆叠此后可以被开槽以形成所需高度的最终栅极结构。栅极结构可以用栅极封盖材料来被覆盖，例如通过CVD或PVD来沉积，其可以经受平坦化工艺(例如CMP)以去除覆盖层封盖材料并形成栅极封盖(例如132和232)。

可以在CMOS-RMG工艺中形成包括不同导电类型的底部和顶部栅极堆叠的栅极堆叠。根据CMOS-RMG工艺，可以使用各向同性金属蚀刻工艺从顶部沟道结构选择性地去除(共形地沉积的)第一WFM，同时使用阻挡掩模层来掩蔽在底部沟道结构上形成的第一WFM。阻挡掩模层可以例如通过在栅极沟槽中沉积掩模材料并回蚀该掩模材料而被形成，使得顶部沟道结构上的第一WFM暴露并保持覆盖在底部沟道结构上。掩模材料可以例如被回蚀到与介电分隔层(例如104)一致的水平。掩模材料可以是使用CVD或旋涂工艺沉积的有机材料(例如，诸如SOC之类的有机旋涂层)。在使用CMOS-RMG工艺的情况下，还可以形成底部掩模层以掩蔽沉积在非堆叠式晶体管结构的沟道结构(例如，晶体管结构200的沟道结构210)上的第一WFM。在去除底部掩模层之后，可以在保留在底部沟道结构上的第一WFM上以及在顶部沟道结构上的栅极介电层上沉积第二WFM或WFM堆叠。然后可以通过沉积栅极填充金属来进行RMG结构的形成。

在去除牺牲栅极之后且在沉积栅极堆叠之前，可在RMG工艺内进一步执行沟道释放工艺。在沟道释放工艺中，初始底部和顶部沟道结构的牺牲层(例如SiGe)相对于沟道层(例如Si)被选择性地去除。可以通过相对于沟道材料选择性地蚀刻牺牲材料来去除牺牲层。与形成用于内部间隔物的凹槽期间相同类型的蚀刻工艺可被用于该步骤。沟道层因此可以在其上表面和下表面可被暴露的意义上被释放。

虽然以上制造示例中，底部和顶部沟道结构两者都初始地被形成为包括牺牲层，但是该方法也适用于具有其他层结构的器件层堆叠。例如，底部沟道结构110和210和/或顶部沟道结构120可以仅包括单个沟道层而不包括牺牲层。该结构可有用于形成具有仅单个沟道层且没有全环绕栅极的底部和/或顶部器件。如本领域技术人员将理解的，在没有牺牲层的底部和/或器件沟道结构中，可以省略内部间隔物。

图2-3示出了在栅极结构130的第一侧处在ILD层14中形成第一接触沟槽123a的第一光刻和蚀刻工艺的步骤。

在图2中，在器件结构10上，在ILD层14和栅极结构130、230的顶部上形成了硬掩模层16。用于硬掩模层16的合适材料包括通过CVD、PVD或ALD沉积的介电硬掩模材料(例如SiN或AlN)和金属硬掩模材料(例如TiN)。双硬掩模层16也是可能的，诸如在氧化物硬掩模(例如通过等离子体增强CVD(PECVD)或等离子体增强ALD(PEALD)沉积的SiO₂)上的金属硬掩模(例如TiN)。硬掩模层16已被图案化以限定第一接触开口17，该第一接触开口在栅极结构130的第一侧处暴露出ILD层14的一部分并覆盖第一顶部S/D结构122a。使用光刻堆叠作为蚀刻掩模对硬掩模层16进行图案化，其中图2示出了光刻堆叠的底部掩模层18。掩模层18例如可以是旋涂玻璃(SOG)/旋涂碳(SOC)堆叠的SOC层。在另一示例中，掩模层18可以是通过PECVD沉积的SiOC/APF堆叠的无定形碳图案化膜(APF)。在通过光刻在光刻层堆叠的顶部抗蚀剂层中图案化初始开口之后，初始开口已经通过蚀刻被转移到光刻层堆叠中，并且最终被转移到硬掩模层16中以形成第一接触开口17。

在图3中，第一接触沟槽123a已经通过经由或者从第一接触开口17蚀刻ILD层14来将ILD层14开口而被形成。蚀刻延伸(自上而下)穿过ILD层14，并且在ILD层被回蚀到第一顶部S/D结构122a的水平之后停止，并且在暴露出经封盖的第一底部S/D触点114a的接触隔离层116a之前停止。在第一顶部S/D结构122a设置有ESL的情况下，可以执行最终蚀刻停止以将ESL开口，以完成第一接触沟槽123a的形成并在其中暴露第一顶部S/D结构122a。可以使用适合于蚀刻ILD材料的任何常规蚀刻工艺。例如，采用各向异性蚀刻工艺使得能够形成第一接触沟槽123a，同时避免对第一硬掩模层16的底切。

蚀刻工艺可以有利地相对于栅极间隔物134的栅极间隔物材料选择性地蚀刻ILD材料，其中第一接触沟槽123a可以相对于栅极结构130和栅极间隔物134自对准地蚀刻。将注意，图3中所示的沟槽蚀刻的特定深度仅是示例，并且蚀刻可以在接触隔离层116a上延伸并停止(因此使用接触隔离层116作为蚀刻停止层)。

尽管图3中未示出，但硬掩模层16的开口和/或ILD层14的蚀刻可至少部分地消耗光刻层堆叠，包括掩模层18。在蚀刻ILD层14之前从第一硬掩模层16去除光刻层堆叠的任何剩余部分也是可能的，其中当形成第一接触沟槽123a时，硬掩模16本身可以被用作蚀刻掩模。在任何情况下，在形成第一接触沟槽123a的同时，ILD层14在栅极结构130的第二侧处被至少第一硬掩模层16掩蔽。

图4-6示出了第二光刻和蚀刻工艺的步骤，以在堆叠式晶体管结构100的栅极结构130的第二侧处在ILD层14中形成第二接触沟槽123b，并在非堆叠式晶体管结构200的又一栅极结构230的第一侧处进一步形成第三接触沟槽223a。

如图4所示，第二光刻和蚀刻工艺最初以类似于第一光刻和蚀刻工艺的方式进行，其中(经一次图案化的)第一硬掩模层16被(再次)图案化以限定第二接触开口21和第三接触开口22。在图4及以后的附图中，附图标记16’被用于区分经两次图案化的第一硬掩模层16和经一次图案化的第一硬掩模16。

第二接触开口21在栅极结构130的第二侧处暴露出ILD层14的一部分，并且覆盖第二顶部S/D结构122b。第三接触开口22在栅极结构230的第一侧处暴露出ILD层14的一部分，并且覆盖第一S/D结构212a。已经使用第二光刻层堆叠作为蚀刻掩模来图案化第二和第三接触开口21、22。层20表示第二光刻层堆叠的底部掩模层20，并且可以像掩模层18一样是SOG/SOC堆叠的SOC层或SiOC/APF堆叠的APF。掩模层20被沉积以填充第一硬掩模层16中的第一接触开口17和ILD层14中的第一接触沟槽123a。

在图5中，通过分别经由或从第二和第三接触开口21、22蚀刻ILD层14来将ILD层开口，形成了初始第二和第三接触沟槽123b’、223a’。对初始第二接触沟槽123b’的蚀刻延伸(自上而下)穿过ILD层14，并停止在经封盖的第二S/D底部触点114b的接触隔离层116b上。相应地，对初始第三接触沟槽223b’的蚀刻延伸(自上而下)穿过ILD层14，并停止在经封盖的第三S/D触点214a的接触隔离层216a上。蚀刻是采用各向异性蚀刻工艺进行的，相对于接触隔离层116b和216a选择性地蚀刻ILD层14。

如图5所示，由于从第二接触开口21对ILD层14进行各向异性自上而下的蚀刻，ILD层的一部分14a被第二顶部S/D结构122b遮蔽或掩蔽，并且因此保留在初始第二接触沟槽123b’中。在图6中，通过使用各向同性蚀刻工艺将经封盖的第二底部S/D触点114b的接触隔离层116b开口，以其最终形式提供了第二接触沟槽123b。因此，如图所示，各向同性蚀刻工艺不仅可以去除在第一各向异性蚀刻步骤期间暴露的接触隔离层116b的一部分(“第一部分”)，还可以进一步去除ILD层部分14a和在ILD层部分14a下方的接触隔离层116的一部分。因此，第二底部S/D触点114b的相对大的表面积可以暴露在第二接触沟槽123b中。各向同性蚀刻工艺已进一步施加在初始第三接触沟槽223a’中，以通过将接触隔离层216a开口并从而暴露第三S/D触点214a来形成最终的第三接触沟槽223a。

在形成第二和第三接触沟槽123b、223a的同时，第一接触沟槽123a和ILD层14的在栅极结构130的第一侧处包围第一接触沟槽123a的部分至少被掩模层20(以及可能的第二光刻层堆叠的其他剩余层)掩蔽。因此，第一顶部S/D结构122a、接触隔离层116a和第一接触沟槽123a内的ILD层14的任何剩余部分被填充第一接触沟槽123a的掩模层20掩蔽。因此可以避免第一接触沟槽123a的进一步加深和/或接触隔离层116的开口。

在形成第二和第三接触沟槽123b、223a之后，可以根据需要使用一种或多种合适的去除化学物质从器件结构10去除(经两次图案化的)第一硬掩模层16’以及第二光刻层堆叠的任何剩余部分和第二掩模层20(如果有的话)。所得到的器件结构10如图7所示。在稍后阶段去除第一硬掩模层16’也是可能的，诸如结合施加到下面讨论的顶部接触金属层24的平坦化工艺。

如结合形成第一接触沟槽123a所指出的，用于形成第二和第三接触沟槽123b、223a的各向异性和各向同性蚀刻工艺可以有利地相对于栅极间隔物134、234的栅极间隔物材料选择性地蚀刻ILD层14的ILD材料，其中第二和第三接触沟槽123b、223a可以相对于相应的栅极结构和栅极间隔物自对准地蚀刻。

尽管在所示示例中，接触隔离层116b、216a被用作初始各向异性蚀刻步骤的蚀刻停止层，但是使用不停止在接触隔离层116b、216a上而是停止在S/D触点114b、214a的金属表面上的蚀刻化学物也是可能的。因此，接触隔离层116b、216a可以在各向异性蚀刻期间已经被开口，其中随后的各向同性蚀刻可以去除各个接触隔离层116b、216a的剩余部分，特别是被第二顶部S/D结构122b遮蔽的接触隔离层116b的前述第二部分。

根据所示实施例，当形成第一接触沟槽123a以及第二和第三接触沟槽123b、223a时，使用同一第一硬掩模层16/16’。由于需要去除仅第一硬掩模层16，因此可以减少由于去除硬掩模而导致的ILD层14的部分损失。然而，在形成第一接触沟槽123a之后去除第一硬掩模层16并形成第二硬掩模来代替它也是可能的，其中可以按对应的方式来图案化第二和第三接触开口。在这种情况下，可以首先用合适的临时填充材料(例如SOC)填充第一接触沟槽123a，以向器件结构10提供在其上可以形成第二硬掩模层的平坦上表面。

还可以选择省略使用硬掩模层，其中可以仅使用直接形成在ILD层14顶部上的第一和第二光刻层堆叠来形成第一、第二和第三接触沟槽。在图8中，第一接触沟槽123a以及第二和第三接触沟槽123b、223a被用一种或多种接触金属同时填充，以形成顶部接触金属层24。可以使用结合第一和第二底部S/D触点114a-b提及的任何接触金属。顶部接触金属层24被形成为与第二顶部S/D结构122b以及底部S/D触点114b和214a中的每一者接触。然而，顶部接触金属层24通过至少接触隔离层116a与第一底部S/D触点114a分隔开。在图9中，顶部接触金属层24已经受平坦化工艺，包括例如CMP和/或金属回蚀，以去除覆盖层接触金属并限定分开的顶部S/D触点。更具体而言，第一顶部S/D触点124a被形成在第一接触沟槽123a中，在经封盖的第一底部S/D触点114a的接触隔离层116a上方，与第一顶部S/D结构122a接触。第二顶部S/D触点124b被形成在第二接触沟槽123b中，与第二顶部S/D结构122b接触并环绕第二顶部S/D结构122b，并且进一步与第二底部S/D触点114b接触。第三顶部S/D触点224a被形成在第三接触沟槽223a中，在第三底部S/D触点214a上。

在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

例如，在上文中，已经参考器件层结构200描述了该方法，该器件层结构包括栅极结构130，该栅极结构130包括例如在形成接触沟槽和顶部S/D触点之前执行的RMG工艺中形成的功能栅极堆叠(“RMG优先”办法)。然而，以“RMG最后办法”形成功能栅极堆叠也是可能的，其中“最后”表示牺牲栅极结构在顶部S/D触点形成之后被替换。根据RMG最后办法，附图中所示的栅极结构130、230将对应于牺牲栅极结构(例如，非晶硅i)，并且栅极封盖132、232将对应于从牺牲栅极图案化中保留的硬掩模部分。

Claims (15)

1.一种用于形成半导体器件的方法，包括：

在基板上形成堆叠式晶体管结构，所述堆叠式晶体管结构包括：底部沟道结构和堆叠在所述底部沟道结构的顶部上的顶部沟道结构、延伸跨过所述底部沟道结构和所述顶部沟道结构的栅极结构、在所述底部沟道结构上的第一底部源极/漏极S/D结构和第二底部源极/漏极S/D结构、以及在所述顶部沟道结构上的第一顶部S/D结构和第二顶部S/D结构，其中所述第一底部S/D结构和所述第一顶部S/D结构被形成在所述栅极结构的第一侧处，并且所述第二底部S/D结构和所述第二顶部S/D结构被形成在所述栅极结构的与所述第一侧相对的第二侧处；

分别在所述第一底部S/D结构和所述第二底部S/D结构上形成第一底部S/D触点和第二底部S/D触点；

形成接触隔离层，所述接触隔离层封盖所述第一底部S/D触点和所述第二底部S/D触点以形成经封盖的第一底部S/D触点和经封盖的第二底部S/D触点，并且用层间介电层覆盖所述经封盖的第一底部S/D触点和所述经封盖的第二底部S/D触点；

在所述栅极结构的所述第一侧处形成第一接触沟槽，所述第一接触沟槽暴露所述经封盖的第一底部S/D触点上方的所述第一顶部S/D结构；

在所述栅极结构的所述第二侧处形成第二接触沟槽，所述第二接触沟槽暴露所述第二底部S/D触点和所述第二顶部S/D结构；以及

在所述第一接触沟槽中，在所述经封盖的第一底部S/D触点上方，形成与所述第一顶部S/D结构相接触的第一顶部S/D触点，以及在所述第二接触沟槽中形成与所述第二顶部S/D结构和所述第二底部S/D触点相接触的第二顶部S/D触点。

2.根据权利要求1所述的方法，其特征在于，所述第一接触沟槽是在掩蔽所述栅极结构的所述第二侧处的层间介电层的同时形成的，并且其中所述第二接触沟槽是在所述第一接触沟槽之后在掩蔽所述第一接触沟槽和所述栅极结构的所述第一侧处的层间介电层的同时形成的。

3.根据权利要求1-2中的任一项所述的方法，其特征在于，所述第一接触沟槽是使用第一光刻和蚀刻工艺来形成的，并且所述第二接触沟槽是使用第二光刻和蚀刻工艺来形成的。

4.根据权利要求3所述的方法，其特征在于，

所述第一光刻和蚀刻工艺包括在形成在所述堆叠式晶体管结构上方的第一硬掩模层中图案化第一接触开口，以及通过经由所述第一接触开口进行蚀刻来将所述层间介电层开口，以及

其中所述第二光刻和蚀刻工艺包括在形成在所述堆叠式晶体管结构上方的第二硬掩模层中图案化第二接触开口，以及通过经由所述第二接触开口进行蚀刻来将所述层间介电层和所述经封盖的第二底部S/D触点的接触隔离层开口。

5.根据权利要求4所述的方法，其特征在于，所述第一硬掩模层和所述第二硬掩模层是同一硬掩模层。

6.根据前述权利要求中的任一项所述的方法，其特征在于，形成所述第一顶部S/D触点和所述第二顶部S/D触点包括在所述第一接触沟槽和所述第二接触沟槽中同时沉积一种或多种金属。

7.根据前述权利要求中的任一项所述的方法，其特征在于，形成所述第二接触沟槽包括：使用各向异性蚀刻工艺将所述层间介电层开口以暴露所述经封盖的第二底部S/D触点的接触隔离层，并且然后使用各向同性蚀刻工艺来蚀刻所述接触隔离层，其中在将所述层间介电层开口之后所述各向同性蚀刻工艺去除保留在所述第二顶部S/D结构下方的接触隔离层部分。

8.根据权利要求7所述的方法，其特征在于，所述各向异性蚀刻工艺停止在所述接触隔离层上或所述第二底部S/D触点上。

9.根据权利要求8所述的方法，其特征在于，所述各向同性蚀刻工艺还去除在将所述层间介电层开口之后保留在所述第二顶部S/D结构下方的层间介电层部分。

10.根据前述权利要求中的任一项所述的方法，其特征在于，还包括形成非堆叠式晶体管结构，所述非堆叠式晶体管结包括：位于所述基板上方与所述堆叠式晶体管结构的底部沟道结构相同水平处的沟道结构、延伸跨过所述沟道结构的又一栅极结构、以及在所述沟道结构上的第一S/D结构和第二S/D结构，其中所述第一S/D结构被形成在所述又一栅极结构的第一侧处，并且所述第二S/D结构被形成在所述又一栅极结构的、与所述又一栅极结构的所述第一侧相对的第二侧处，并且与所述堆叠式晶体管结构的所述第二底部S/D结构合并；

其中所述方法还包括：

在所述非堆叠式晶体管结构的第一S/D结构上形成第三底部S/D触点；

形成所述接触隔离层以封盖所述第三S/D底部触点以形成第三经封盖的底部S/D触点，并且用所述层间介电层覆盖所述第三经封盖的底部S/D触点；以及

在所述非堆叠式晶体管结构的第二S/D结构上形成第二底部S/D触点。

11.根据权利要求10所述的方法，其特征在于，还包括：

在形成所述第二接触沟槽的同时，在所述又一栅极结构的所述第一侧处形成暴露所述第三S/D触点的第三接触沟槽；以及

在所述第三接触沟槽中，在所述第三底部S/D触点上，形成第三顶部S/D触点。

12.根据权利要求10所述的方法，其特征在于，所述第一接触沟槽是在掩蔽所述栅极结构的第二侧处以及所述又一栅极结构的第一侧和第二侧处的层间介电层的同时来被形成的，并且其中所述第二接触沟槽和所述第三接触沟槽是在所述第一接触沟槽之后在掩蔽所述第一接触沟槽和在所述栅极结构的第一侧处的层间介电层的同时来被形成的。

13.根据权利要求11-12中的任一项所述的方法，其特征在于，所述第一接触沟槽是使用第一光刻和蚀刻工艺来形成的，并且所述第二接触沟槽和所述第三接触沟槽是使用第二光刻和蚀刻工艺来形成的。

14.根据权利要求13所述的方法，其特征在于，

所述第一光刻和蚀刻工艺包括在形成在所述堆叠式晶体管结构上方的第一硬掩模层中图案化第一接触开口，以及通过经由所述第一接触开口进行蚀刻来将所述层间介电层开口，以及

其中所述第二光刻和蚀刻工艺包括在形成于所述堆叠式晶体管结构上方的第二硬掩模层中图案化第二接触开口和第三接触开口，以及通过经由所述第二接触开口进行蚀刻来将所述层间介电层和所述经封盖的第二底部S/D触点的接触隔离层开口，以及通过经由所述第三接触开口进行蚀刻来将所述层间介电层和所述第三经封盖的S/D触点的接触隔离层开口。

15.根据权利要求11-14中的任一项所述的方法，其特征在于，形成所述第一顶部S/D触点、所述第二顶部S/D触点和所述第三顶部S/D触点包括在所述第一接触沟槽、所述第二接触沟槽和所述第三接触沟槽中同时沉积一种或多种金属。