CN118212870A - 移位寄存器单元及其驱动方法、显示驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、显示驱动电路、显示装置 Download PDF

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Abstract

提供了一种移位寄存器单元及其驱动方法、显示驱动电路、显示装置，属于显示技术领域。该移位寄存器单元中，输入控制电路能够在第一时钟端提供的时钟信号和第二时钟端提供的时钟信号控制下，控制输入端与输入节点的通断。输出控制电路能够基于该输入节点的电位和复位控制端提供的复位控制信号，通过输出端向像素输出发光控制信号以驱动像素发光。如此，可以通过灵活设置时钟信号和复位控制信号，使得移位寄存器单元向输出端输出匹配像素中的P型晶体管和/或N型晶体管的发光控制信号，以及还可以在显示面板上电或断电时可靠复位输出的发光控制信号，既确保驱动灵活性较好，驱动方式丰富，又确保开关机信赖性较好，驱动效果较好。

Description

移位寄存器单元及其驱动方法、显示驱动电路、显示装置
技术领域
本申请涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、显示驱动电路、显示装置。
背景技术
阵列基板行驱动(gate driver on array，GOA)技术是一种将显示驱动电路集成于显示面板上的技术，能够利于显示面板的窄边框设计。其中，显示驱动电路例如包括向显示面板中的像素提供发光控制信号的发光控制电路。
相关技术中，采用GOA技术设计的显示驱动电路一般包括级联的多个移位寄存器单元，也称GOA单元。其中，多个GOA单元与显示面板上的多行像素一一对应连接，并用于向多行像素逐行输出发光控制信号，以逐行点亮像素。
但是，目前显示驱动电路的驱动方式较为单一，如仅能向像素中的P型晶体管或N型晶体管输出发光控制信号，且驱动效果较差。
发明内容
提供了一种移位寄存器单元及其驱动方法、显示驱动电路、显示装置，可以解决目前显示驱动电路的驱动方式较为单一，驱动效果较差的问题。所述技术方案如下：
一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入控制电路，分别与第一时钟端、第二时钟端、输入端和输入节点连接，并用于响应于所述第一时钟端提供的第一时钟信号和所述第二时钟端提供的第二时钟信号，控制所述输入端与所述输入节点的通断；
输出控制电路，分别与所述输入节点、复位控制端和输出端连接，并用于基于所述输入节点的电位和所述复位控制端提供的复位控制信号，控制所述输出端的电位，以通过所述输出端向像素中的发光控制晶体管输出发光控制信号，以驱动所述像素发光。
可选地，所述输出控制电路包括：
第一输出控制子电路，分别与所述输入节点、所述复位控制端和第一中间节点连接，并用于基于所述输入节点的电位和所述复位控制信号，控制所述第一中间节点的电位；
第二输出控制子电路，分别所述第一中间节点和所述输出端连接，并用于基于所述第一中间节点的电位，控制所述输出端的电位。
可选地，所述输出控制电路包括：
第一输出控制子电路，分别与所述输入节点和第一中间节点连接，并用于基于所述输入节点的电位，控制所述第一中间节点的电位；
第二输出控制子电路，分别所述第一中间节点、所述复位控制端和所述输出端连接，并用于基于所述第一中间节点的电位和所述复位控制信号，控制所述输出端的电位。
可选地，所述第二输出控制子电路包括：
第一输出控制单元，分别与所述第一中间节点、所述复位控制端和第二中间节点连接，并用于基于所述第一中间节点的电位和所述复位控制信号，控制所述第二中间节点的电位；
第二输出控制单元，分别与所述第二中间节点和所述输出端连接，并用于基于所述第二中间节点的电位，控制所述输出端的电位。
可选地，所述第二输出控制子电路包括：
第一输出控制单元，分别与所述第一中间节点和第二中间节点连接，并用于基于所述第一中间节点的电位，控制所述第二中间节点的电位；
第二输出控制单元，分别与所述第二中间节点、所述复位控制端和所述输出端连接，并用于基于所述第二中间节点的电位和所述复位控制信号，控制所述输出端的电位。
可选地，所述移位寄存器单元还包括：
锁存电路，分别与第三时钟端、第四时钟端、所述第一中间节点和所述输入节点连接，并用于响应于所述第三时钟端提供的第三时钟信号和所述第四时钟端提供的第四时钟信号，控制所述第一中间节点与所述输入节点的通断，且将所述第一中间节点的电位进行反相处理后输出至所述输入节点。
可选地，所述第一时钟端和所述第三时钟端共用，所述第二时钟端和所述第四时钟端共用。
可选地，所述锁存电路包括：依次串联于所述第一中间节点与所述输入节点之间的第一非门和第一传输门，且所述第一传输门还分别与所述第三时钟端和第四时钟端连接。
可选地，所述第一输出控制子电路和所述第二输出控制子电路中，与所述复位控制端连接的电路包括或非门或者与非门，未与所述复位控制端连接的电路包括第二非门；
并且，在所述第一输出控制子电路与所述复位控制端连接，所述第二输出控制子电路未与所述复位控制端连接的情况下，所述锁存电路包括的第一非门与所述第二输出控制子电路包括的第二非门共用。
可选地，所述移位寄存器单元还包括：
驱动增强电路，连接于所述输出控制电路和所述输出端之间，并用于将所述输出控制电路输出信号的电位进行至少一次反相处理后输出至所述输出端。
可选地，所述驱动增强电路包括：连接于所述输出控制电路与所述输出端之间的至少一个第三非门，且在所述驱动增强电路包括多个第三非门的情况下，所述多个第三非门依次串联于所述输出控制电路与所述输出端之间；
所述多个第三非门中的每个第三非门还均分别与第一电源端和第二电源端连接，并用于基于所述第一电源端提供的第一电源信号和所述第二电源端提供的第二电源信号工作，其中，所述第一电源信号的电位大于所述第二电源信号的电位。
可选地，所述多个第三非门中，最后一个第三非门连接的第一电源端提供的第一电源信号的电位大于等于其他第三非门连接的第一电源端提供的第一电源信号的电位，所述最后一个第三非门为所述多个第三非门中，连接所述输出端的第三非门。
可选地，所述多个第三非门中，最后一个第三非门连接的第二电源端提供的第二电源信号的电位小于等于其他第三非门连接的第二电源端提供的第二电源信号的电位，其中，所述最后一个第三非门为所述多个第三非门中连接所述输出端的第三非门。
可选地，所述输出端包括：第一输出端和第二输出端，所述第一输出端用于与像素中的N型晶体管连接，所述第二输出端用于与所述像素中的P型晶体管连接；所述驱动增强电路包括：
第一驱动增强子电路，连接于所述输出控制电路与所述第一输出端之间，并用于将所述输出控制电路输出信号的电位进行偶数次反相处理后输出至所述第一输出端；
第二驱动增强子电路，连接于所述输出控制电路和所述第二输出端之间，并用于将所述输出控制电路输出信号的电位进行奇数次反相处理后输出至所述第二输出端。
可选地，所述第一驱动增强子电路包括依次串联的偶数个第三非门，所述第二驱动增强子电路包括依次串联的奇数个第三非门，且所述第一驱动增强子电路和所述第二驱动增强子电路共用至少一个第三非门。
可选地，所述移位寄存器单元的输出端用于与所述像素中的N型发光控制晶体管连接，并用于通过所述输出端向所述N型发光控制晶体管输出发光控制信号；
和/或，
所述移位寄存器单元的输出端用于与所述像素中的P型发光控制晶体管连接，并用于通过所述输出端向所述P型发光控制晶体管输出发光控制信号。
可选地，所述输入控制电路包括：第二传输门；所述输出控制电路包括：二输入或非门；所述移位寄存器单元还包括：锁存电路和驱动增强电路，且所述锁存电路包括：第一非门和第一传输门，所述驱动增强电路包括：三个第三非门；
其中，所述第二传输门连接于所述移位寄存器单元的输入端和所述输入节点之间，且还分别与所述第一时钟端和所述第二时钟端连接；
所述二输入或非门的两个输入端分别与所述输入节点和所述复位控制端连接，所述二输入或非门的输出端通过所述三个第三非门与所述移位寄存器单元的输出端连接，且所述三个第三非门依次串联；
所述第一非门的输入端与所述二输入或非门的输出端连接，所述第一非门的输出端通过所述第一传输门与所述输入节点连接，且所述第一传输门还分别与第三时钟端和第四时钟端连接；
并且，所述移位寄存器单元的输出端用于与所述像素中的P型发光控制晶体管连接。
可选地，所述输入控制电路包括：第二传输门；
所述第二传输门连接于所述输入端和所述输入节点之间，且还分别与所述第一时钟端和所述第二时钟端连接。
另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述一方面所述的移位寄存器单元；所述方法包括：
第一阶段，向第一时钟端提供第一电位的第一时钟信号，向第二时钟端提供第一电位的第二时钟信号，且向复位控制端提供第一电位的复位控制信号，输入控制电路响应于所述第一电位的第一时钟信号和所述第一电位的第二时钟信号，控制输入端与输入节点导通，输出控制电路基于所述输入节点的电位和所述第一电位的复位控制信号，控制输出端的电位；
第二阶段，向所述第一时钟端提供第二电位的第一时钟信号，向所述第二时钟端提供第二电位的第二时钟信号，且向所述复位控制端提供第二电位的复位控制信号，所述输入控制电路响应于所述第二电位的第一时钟信号和所述第二电位的第二时钟信号，控制所述输入端与所述输入节点断开连接，所述输出控制电路基于所述输入节点的电位和所述第二电位的复位控制信号，控制所述输出端的电位；
第三阶段，向所述第一时钟端提供第一电位的第一时钟信号，向所述第二时钟端提供第一电位的第二时钟信号，且向所述复位控制端提供第二电位的复位控制信号，所述输入控制电路响应于所述第一电位的第一时钟信号和所述第一电位的第二时钟信号，控制所述输入端与所述输入节点导通，所述输出控制电路基于所述输入节点的电位和所述第二电位的复位控制信号，控制所述输出端的电位。
又一方面，提供了一种显示驱动电路，所述显示驱动电路包括：级联的至少两个如上述一方面所述的移位寄存器单元。
再一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述又一方面所述的显示驱动电路；
所述显示面板包括多个像素，所述显示驱动电路与所述多个像素连接，并用于向所述多个像素传输发光控制信号，以驱动所述多个像素发光。
综上所述，本申请提供的技术方案带来的有益效果至少可以包括：
提供了一种移位寄存器单元及其驱动方法、显示驱动电路、显示装置。该移位寄存器单元包括输入控制电路和输出控制电路。其中，该输入控制电路能够在第一时钟端提供的时钟信号和第二时钟端提供的时钟信号控制下，控制输入端与输入节点的通断，以将输入端提供的输入信号输出至该输入节点。该输出控制电路能够基于该输入节点的电位和复位控制端提供的复位控制信号，通过输出端向像素输出发光控制信号以驱动像素发光。如此，可以通过灵活设置时钟信号和复位控制信号，使得移位寄存器单元向输出端输出匹配像素中的P型晶体管和/或N型晶体管的发光控制信号，以及还可以在显示面板上电或断电时可靠复位输出的发光控制信号，既确保驱动灵活性较好，驱动方式丰富，又确保开关机信赖性较好，驱动效果较好。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种移位寄存器单元的结构示意图；
图2是本申请实施例提供的一种像素电路的结构示意图；
图3是本申请实施例提供的一种像素电路的驱动时序示意图；
图4是本申请实施例提供的另一种移位寄存器单元的结构示意图；
图5是本申请实施例提供的又一种移位寄存器单元的结构示意图；
图6是本申请实施例提供的再一种移位寄存器单元的结构示意图；
图7是本申请实施例提供的再一种移位寄存器单元的结构示意图；
图8是本申请实施例提供的再一种移位寄存器单元的结构示意图；
图9是本申请实施例提供的一种移位寄存器单元的电路结构示意图；
图10是本申请实施例提供的另一种移位寄存器单元的电路结构示意图；
图11是本申请实施例提供的又一种移位寄存器单元的电路结构示意图；
图12是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图13是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图14是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图15是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图16是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图17是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图18是本申请实施例提供的再一种移位寄存器单元的电路结构示意图；
图19是在图11基础上示出的一种移位寄存器单元的晶体管结构示意图；
图20是在图15基础上示出的一种移位寄存器单元的晶体管结构示意图；
图21是在图17基础上示出的一种移位寄存器单元的晶体管结构示意图；
图22是在图18基础上示出的一种移位寄存器单元的晶体管结构示意图；
图23是本申请实施例提供的一种移位寄存器单元的模块等效示意图；
图24是本申请实施例提供的一种移位寄存器单元的驱动方法流程示意图；
图25是本申请实施例提供的一种移位寄存器单元的驱动时序示意图；
图26是本申请实施例提供的一种移位寄存器单元的驱动时序仿真示意图；
图27是本申请实施例提供的另一种移位寄存器单元的驱动时序示意图；
图28是本申请实施例提供的又一种移位寄存器单元的驱动时序示意图；
图29是本申请实施例提供的再一种移位寄存器单元的驱动时序示意图；
图30是本申请实施例提供的一种显示驱动电路的结构示意图；
图31是本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
可以理解的是，本申请实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本申请的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极和漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，将源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为控制极，也可以称为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请实施例所采用的开关晶体管可以包括P型晶体管和N型晶体管中的任一种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本申请各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
本申请实施例提供了一种移位寄存器单元，能够较好的匹配像素中N型晶体管和P型晶体管的时序需求，驱动灵活性较好，驱动效果较好。如图1所示，该移位寄存器单元包括：输入控制电路01和输出控制电路02。
其中，输入控制电路01分别与第一时钟端CKn、第二时钟端CB、输入端IN_n和输入节点Q_n连接，并用于响应于第一时钟端CKn提供的第一时钟信号和第二时钟端CB提供的第二时钟信号，控制输入端IN_n与输入节点Q_n的通断。
示例的，输入控制电路01能够在第一时钟信号的电位为第一电位，且第二时钟信号的电位为第一电位时，控制输入端IN_n与输入节点Q_n导通，使得输入端IN_n提供的输入信号输出至该输入节点Q_n，从而控制输入节点Q_n的电位为输入信号的电位；以及，输入控制电路01能够在第一时钟信号的电位为第二电位，或第二时钟信号的电位为第二电位时，控制输入端IN_n与输入节点Q_n断开连接。
可以理解的是，“n”表示该移位寄存器单元为第n级移位寄存器单元，相应的，“n-1”表示该移位寄存器单元级联的前一级移位寄存器单元，“n+1”表示该移位寄存器单元级联的后一级移位寄存器单元，n可以为大于1的整数。一般多级移位寄存器单元可以与多行像素一一对应连接。当然也不限于一一对应连接。如，每级移位寄存器单元可以与至少两行像素连接。
可选地，在本申请实施例中，第一电位可以为有效电位，第二电位可以为无效电位。并且，对于像素中的P型晶体管而言，第一电位相对于第二电位可以为低电位(low，L)。对于像素中的N型晶体管而言，第一电位相对于第二电位可以为高电位(high，H)。相应的可知，复位输出至P型晶体管的信号是指控制输出至P型晶体管的信号的电位为高电位H；复位输出至N型晶体管的信号是指控制输出至N型晶体管的信号的电位为低电位L。此外，高电位可以用二进制“1”表示，低电位可以用二进制“0”表示。
继续参考图1，输出控制电路02分别与输入节点Q_n、复位控制端Trst和输出端OUT_n连接，并用于基于输入节点Q_n的电位和复位控制端Trst提供的复位控制信号，控制输出端OUT_n的电位，以通过输出端OUT_n向像素中的发光控制晶体管输出发光控制信号，以驱动像素发光。即，发光控制信号属于一种显示驱动信号。
示例的，输出控制电路02能够在输入节点Q_n的电位为高电位1和/或复位控制信号的电位为高电位1时，控制输出端OUT_n的电位为低电位0；以及，输出控制电路02能够在输入节点Q_n的电位为低电位0，且复位控制信号的电位为低电位0时，控制输出端OUT_n的电位为高电位1。如此，即可以通过输出端OUT_n输出包括高电位1和低电位0(也即，包括第一电位和第二电位)的发光控制信号，可以实现向像素中的P型晶体管和/或N型晶体管输出所需时序的脉冲，满足PMOS开关型像素的驱动需求，或满足NMOS开关型像素的驱动需求，或满足CMOS开关型像素的驱动需求。
此外，还可以通过灵活设置复位控制端Trst提供的复位控制信号，使得输出控制电路02能够在显示面板上电或是断电时，控制输出端OUT_n的电位为无效电位，以对输出至像素的发光控制信号进行全局复位，确保开关机信赖性较好。当然，还可以在每帧的消隐时间(即，Porch时段)，对输出至像素的发光控制信号进行复位，确保各帧显示均一性可以较好。
例如，在显示面板上电或是断电时，对于输出端OUT_n连接像素中的N型晶体管而言，可以设置复位控制端Trst提供的复位控制信号的电位为高电位1，即将复位控制信号的电位置高，从而使得输出控制电路02控制输出端OUT_n的电位为低电位0，实现对输出至N型晶体管的发光控制信号进行复位。此外，当完成复位时，可以设置复位控制端Trst提供的复位控制信号的电位保持为低电位0，从而使得输出控制电路02控制输出端OUT_n的电位随输入节点Q_n的电位变化而变化。同理，对于输出端OUT_n连接像素中的P型晶体管而言，可以设置复位控制端Trst提供的复位控制信号的电位为低电位0，即将复位控制信号的电位置低，且同时控制输入节点Q_n的电位为低电位0，从而使得输出控制电路02控制输出端OUT_n的电位为高电位1，实现对输出至P型晶体管的发光控制信号进行复位。此外，当完成复位时，可以设置复位控制端Trst提供的复位控制信号的电位保持为高电位1，从而使得输出控制电路02控制输出端OUT_n的电位随输入节点Q_n的电位变化而变化。
可以理解的是，PMOS开关型像素是指像素中，像素电路包括多个P型晶体管的像素；NMOS开关型像素是指像素电路包括多个N型晶体管的像素；CMOS开关型像素是指像素电路包括至少一个P型晶体管和至少一个N型晶体管的像素。MOS是金属氧化物半导体(metal-oxide-semiconductor)的简称，也即该像素电路中的晶体管可以为MOS管。此外，晶体管还可以为薄膜晶体管(thin film transistor，TFT)。也即，像素电路中的晶体管可以为MOSTFT，P型晶体管可以为称为PMOS TFT，N型晶体管可以为称为NMOS TFT。当然这里只是示意性说明。
可选地，以CMOS开关型像素为例，图2示出了本申请实施例提供的一种像素的电路结构示意图。如图2所示，该像素可以包括像素电路和发光元件L1。像素电路可以包括8个晶体管T1至T8，以及1个电容Cst，也即可以为8T1C结构的电路。发光元件L1可以为有机发光二极管(organic light-emitting diode，OLED)。各部分连接方式参考图2所示，不再赘述。此外，该像素连接的信号端包括：栅极信号端Gate，复位信号端Reset1、Reset2和Reset3，数据信号端Vdata，复位电源端V1、V2和V3，发光控制端EM，上拉电源端EVDD，以及下拉电源端ELVSS。当然，在一些其他实施例中，像素电路也可以为其他结构，如8T2C结构。发光元件L1也可以为其他类型。如，微型发光二极管Micro-LED，也称MLED。本申请实施例对此不做限定。
对于PMOS开关型像素而言，该8个晶体管T1至T8可以均为PMOS TFT；对于NMOS开关型像素而言，该8个晶体管T1至T8可以均为NMOS TFT；而对于CMOS开关型像素而言，如图2所示，其中T2和T5可以为NMOS TFT，除T2和T5外的其他晶体管可以为PMOS TFT。并且，连接发光控制端EM以接收发光控制信号的晶体管T4和T5中，晶体管T4可以为PMOS TFT，晶体管T5可以为NMOS TFT。相应的，可以将晶体管T4连接的发光控制端EM标识为EM_P，将晶体管T5连接的发光控制端EM标识为EM_N。“N”表示NMOS TFT连接的相关信号端，“P”表示PMOS TFT连接的相关信号端，其他信号端标识可以同理。如，图2中PMOS TFT的晶体管T1与栅极信号端Gate_P连接，NMOS TFT的晶体管T2与栅极信号端Gate_N连接。
以发光控制信号为例，对于PMOS开关型像素，因其中接收该发光控制信号的晶体管T4和T5均为PMOS TFT，故可以采用相同或相似的P型发光控制信号驱动该晶体管T4和T5工作。对于NMOS开关型像素，因其中接收该发光控制信号的晶体管T4和T5均为NMOS TFT，故可以采用相同或相似的N型发光控制信号驱动该晶体管T4和T5工作。而对于图2所示的CMOS开关型像素，因其中接收发光控制信号的晶体管T4为PMOS TFT，T5为NMOS TFT，故需要采用反相的P型发光控制信号和N型发光控制信号分别驱动该晶体管T4和T5工作。这里P型发光控制信号即是指第一电位为低电位0，第二电位为高电位1的发光控制信号；N型控制信号即是指第一电位为高电位1，第二电位为低电位0的发光控制信号。栅极驱动信号同理，在此不再赘述。
可选地，以图2所示像素电路为例，图3示出了一种像素电路的驱动时序图。如图3所示，驱动时序可以包括依次执行的阶段t1至阶段t5。
在阶段t1，发光控制端EM_P提供的发光控制信号的电位可以为高电位，发光控制端EM_N提供的发光控制信号的电位可以为低电位。相应的，可以使得晶体管T4和T5均截止或称关断。进而，可以使得上拉电源端EVDD和下拉电源端EVSS之间断开连接，从而使得发光元件L1的发光关闭。
在阶段t2，栅极信号端Gate_N提供的栅极驱动信号的电位可以为高电位，复位信号端Reset1/Reset3提供的复位信号的电位可以均为低电位。相应的，可以使得晶体管T2、T3和T6均开启。进而，可以使得复位电源端V2依次经开启的晶体管T3和T2向节点P3和P1分别输出复位电源信号，以将节点P1和P3复位至该复位电源端V2提供的复位电源信号的电位V20，使得节点P2的电位逐渐变为V20-Vth_Td，Vth_Td是指晶体管T8(也称驱动晶体管Td)的阈值电压。以及，可以使得复位电源端V1经开启的晶体管T6向节点P4(也即，OLED的阳极)输出复位电源信号，以将节点P4复位至该复位电源端V1提供的复位电源信号的电位。
在阶段t3，复位信号端Reset1/Reset3提供的复位信号的电位可以均为高电位，栅极信号端Gate_N提供的栅极驱动信号的电位可以保持为高电位，以及栅极信号端Gate_P提供的栅极驱动信号的电位可以为低电位。相应的，可以使得晶体管T3和T6截止，且使得晶体管T1、T2和T8均开启。进而，可以使得数据信号端Vdata经开启的晶体管T1向节点P2传输数据信号，从而将节点P2的电位充电至该数据信号的电位Vdata0，以及将节点P3和节点P1被充电至电位变为Vdata0+Vth_Td。
在阶段t4，栅极信号端Gate_N提供的栅极驱动信号的电位变为低电位，且复位信号端Reset2提供的复位信号的电位为低电位。相应的，可以使得晶体管T2截止，且使得晶体管T7开启。进而，可以使得复位电源端V3经开启的晶体管T7向节点P2输出复位电源信号，以将节点P2复位至该复位电源端V3提供的复位电源信号的电位V30。若V30>Vdata0，则节点P3的电位可以变为V30+Vth_Td，否则，节点P3的电位保持为Vdata0+Vth_Td。
在阶段t5，复位信号端Reset2提供的复位信号的电位变为高电位，发光控制端EM_P提供的发光控制信号的电位变为低电位，发光控制端EM_N提供的发光控制信号的电位可以变为高电位。相应的，可以使得晶体管T7截止，且使得晶体管T4和T5开启。此外，在存储电容Cst的存储作用下，节点P1的电位保持为上一阶段的电位，使得晶体管T8保持开启。进而，可以使得上拉电源端EVDD和下拉电源端EVSS之间形成通路，从而发光元件L1可以发光。与发光亮度正相关的发光电流Id可以由节点P1的电位和节点P2的电位决定。其中，节点P1的电位为Vdata0+Vth_Td，节点P2的电位为上拉电源端EVDD提供的上拉电源信号的电位EVDD0。相应的，基于电流计算公式可以确定Id＝K(Vdata0-EVDD0)2。K由晶体管T8的宽长比W/L，电容Cox，迁移率μ等固有特性决定。也即，像素电路传输至发光元件L1的发光电流与驱动晶体管的阈值电压Vth_Td可以无关，进而晶体管T8的阈值电压Vth_Td的漂移不会影响发光元件L1的发光亮度，能够确保发光元件L1的发光效果较好。
可以理解的是，在上述驱动原理介绍基础上可知，晶体管T1和T2可以称为数据写入晶体管，晶体管T3、T6和T7可以称为复位晶体管，晶体管T4和T5可以称为发光控制晶体管，晶体管T8可以称为驱动晶体管。
可选地，本申请实施例提供的移位寄存器单元的输出端OUT_n可以与像素电路的发光控制端EM(如，图2所示的EM_N和EM_P)连接，并用于向发光控制端EM提供所需的发光控制信号。如，提供图3所示反相的P型发光控制信号和N型发光控制信号以分别驱动图2中的晶体管T4和T5工作。
当然，在一些其他实施例中，移位寄存器单元的输出端OUT_n还可以与像素电路的栅极信号端Gate(如，图2所示的Gate_N或Gate_P)连接，并用于向栅极信号端Gate提供栅极驱动信号。即，前文记载的显示驱动信号还可以包括栅极驱动信号。或者，移位寄存器单元的输出端OUT_n还可以与像素电路的复位信号端Reset1/2/3连接，并用于向复位信号端Reset1/2/3提供复位信号。即，前文记载的显示驱动信号还可以包括复位信号。此外，复位信号端Reset3提供的复位信号也可以与复位信号端Reset2提供的复位信号同相位，或者复位信号端Reset1提供的复位信号、复位信号端Reset2提供的复位信号和复位信号端Reset3提供的复位信号也可以相互独立。复位信号端Reset3提供的有效电位的复位信号一般推荐靠近发光控制端EM_N提供的发光控制信号的上升沿，确保及时对节点P4复位，也即确保及时对发光元件L1的阳极进行复位。
综上所述，本申请实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入控制电路和输出控制电路。该输入控制电路能够在第一时钟端提供的时钟信号和第二时钟端提供的时钟信号控制下，控制输入端与输入节点的通断，以将输入端提供的输入信号输出至该输入节点。该输出控制电路能够基于该输入节点的电位和复位控制端提供的复位控制信号，通过输出端向像素输出发光控制信号以驱动像素发光。如此，可以通过灵活设置时钟信号和复位控制信号，使得移位寄存器单元向输出端输出匹配像素中的P型晶体管和/或N型晶体管的发光控制信号，以及还可以在显示面板上电或断电时可靠复位输出的发光控制信号，既确保驱动灵活性较好，驱动方式丰富，又确保开关机信赖性较好，驱动效果较好。
可选地，如前文记载，移位寄存器单元的输出端OUT_n可以用于与像素中的N型发光控制晶体管连接，并用于通过输出端OUT_n向N型发光控制晶体管输出发光控制信号。如，结合图2，移位寄存器单元的输出端OUT_n可以与像素中的N型发光控制晶体管T5连接的发光控制端EM_N连接，并向该发光控制端EM_N输出所需的N型发光控制信号。
和/或，
移位寄存器单元的输出端OUT_n可以用于与像素中的P型发光控制晶体管连接，并用于通过输出端OUT_n向P型发光控制晶体管输出发光控制信号。如，结合图2，移位寄存器单元的输出端OUT_n可以与像素中的P型发光控制晶体管T4连接的发光控制端EM_P连接，并向该发光控制端EM_P输出所需的P型发光控制信号。
可选地，作为第一种可选的实现方式，如图4所示，输出控制电路02可以包括：第一输出控制子电路021和第二输出控制子电路022。
其中，第一输出控制子电路021可以分别与输入节点Q_n、复位控制端Trst和第一中间节点Q1_n连接，并可以用于基于输入节点Q_n的电位和复位控制信号，控制第一中间节点Q1_n的电位。
示例的，第一输出控制子电路021可以在输入节点Q_n的电位为高电位1和/或复位控制信号的电位为高电位1时，控制第一中间节点Q1_n的电位为低电位0；以及，第一输出控制子电路021可以在输入节点Q_n的电位为低电位0，且复位控制信号的电位为低电位0时，控制第一中间节点Q1_n的电位为高电位1。
第二输出控制子电路022可以分别第一中间节点Q1_n和输出端OUT_n连接，并可以用于基于第一中间节点Q1_n的电位，控制输出端OUT_n的电位。
示例的，第二输出控制子电路022可以将第一中间节点Q1_n的电位进行反相处理后输出至输出端OUT_n，也即可以控制输出端OUT_n的电位与第一中间节点Q1_n的电位相反。
可选地，作为第二种可选的实现方式，如图5所示，输出控制电路02可以包括：第一输出控制子电路021和第二输出控制子电路022。
其中，第一输出控制子电路021可以分别与输入节点Q_n和第一中间节点Q1_n连接，并可以用于基于输入节点Q_n的电位，控制第一中间节点Q1_n的电位。
示例的，第一输出控制子电路021可以将输入节点Q_n的电位进行反相处理后输出至第一中间节点Q1_n，也即可以控制第一中间节点Q1_n的电位与输入节点Q_n的电位相反。
第二输出控制子电路022可以分别第一中间节点Q1_n、复位控制端Trst和输出端OUT_n连接，并可以用于基于第一中间节点Q1_n的电位和复位控制信号，控制输出端OUT_n的电位。
示例的，第二输出控制子电路022可以在第一中间节点Q1_n的电位为高电位1和/或复位控制信号的电位为高电位1时，控制输出端OUT_n的电位为低电位0；以及，第二输出控制子电路022可以在第一中间节点Q1_n的电位为低电位0，且复位控制信号的电位为低电位0时，控制输出端OUT_n的电位为高电位1。
也即是，在第一种可选的实现方式中，可以是输出控制电路02包括的第一输出控制子电路021还与复位控制端Trst连接，并还基于复位控制端Trst提供的复位控制信号，控制第一中间节点Q1_n的电位。在第二种可选的实现方式中，可以是输出控制电路02包括的第二输出控制子电路022还与复位控制端Trst连接，并还基于复位控制端Trst提供的复位控制信号，控制输出端OUT_n的电位。
可选地，在图5所示第二种可选的实现方式基础上，作为一种可选的实施例，如图6所示，第二输出控制子电路022可以包括：第一输出控制单元0221和第二输出控制单元0222。
其中，第一输出控制单元0221可以分别与第一中间节点Q1_n、复位控制端Trst和第二中间节点Q2_n连接，并可以用于基于第一中间节点Q1_n的电位和复位控制信号，控制第二中间节点Q2_n的电位。
示例的，第一输出控制单元0221可以在第一中间节点Q1_n的电位为高电位1和/或复位控制信号的电位为高电位1时，控制第二中间节点Q2_n的电位为低电位0；以及，第一输出控制单元0221可以在第一中间节点Q1_n的电位为低电位0，且复位控制信号的电位为低电位0时，控制第二中间节点Q2_n的电位为高电位1。
第二输出控制单元0222可以分别与第二中间节点Q2_n和输出端OUT_n连接，并可以用于基于第二中间节点Q2_n的电位，控制输出端OUT_n的电位。
示例的，第二输出控制单元0222可以将第二中间节点Q2_n的电位进行反相处理后输出至输出端OUT_n，也即可以控制输出端OUT_n的电位与第二中间节点Q2_n的电位相反。
可选地，在图5所示第二种可选的实现方式基础上，作为另一种可选的实施例，如图7所示，第二输出控制子电路022可以包括：第一输出控制单元0221和第二输出控制单元0222。
其中，第一输出控制单元0221可以分别与第一中间节点Q1_n和第二中间节点Q2_n连接，并可以用于基于第一中间节点Q1_n的电位，控制第二中间节点Q2_n的电位。
示例的，第一输出控制单元0221可以将第一中间节点Q1_n的电位进行反相处理后输出至第二中间节点Q2_n，也即可以控制第二中间节点Q2_n的电位与第一中间节点Q1_n的电位相反。
第二输出控制单元0222可以分别与第二中间节点Q2_n、复位控制端Trst和输出端OUT_n连接，并可以用于基于第二中间节点Q2_n的电位和复位控制信号，控制输出端OUT_n的电位。
示例的，第二输出控制单元0222可以在第二中间节点Q2_n的电位为高电位1和/或复位控制信号的电位为高电位1，控制输出端OUT_n的电位为低电位0；以及，第二输出控制单元0222可以在第二中间节点Q2_n的电位为低电位0，且复位控制信号的电位为低电位0时，控制输出端OUT_n的电位为高电位1。
也即是，在第二种可选的实现方式的一种可选的实施例中，可以是第二输出控制子电路022包括的第一输出控制单元0221还与复位控制端Trst连接，并还基于复位控制端Trst提供的复位控制信号，控制第二中间节点Q2_n的电位。在第二种可选的实现方式的另一种可选的实施例中，可以是第二输出控制子电路022包括的第二输出控制单元0222还与复位控制端Trst连接，并还基于复位控制端Trst提供的复位控制信号，控制输出端OUT_n的电位。
可选地，继续参考图4至图7还可以看出，移位寄存器单元还可以包括：锁存电路03。
并且，该锁存电路03可以分别与第三时钟端CBn、第四时钟端CK、第一中间节点Q1_n和输入节点Q_n连接，并可以用于响应于第三时钟端CBn提供的第三时钟信号和第四时钟端CK提供的第四时钟信号，控制第一中间节点Q1_n与输入节点Q_n的通断，且将第一中间节点Q1_n的电位进行反相处理后输出至输入节点Q_n。
示例的，该锁存电路03可以在第三时钟信号的电位为第一电位，且第四时钟信号的电位为第一电位时，控制第一中间节点Q1_n与输入节点Q_n导通，且同时将第一中间节点Q1_n的电位进行反相处理后输出至该输入节点Q_n；以及，该锁存电路03可以在第三时钟信号的电位为第二电位，或第四时钟信号的电位为第二电位时，控制第一中间节点Q1_n与输入节点Q_n断开连接。如此，可以使得输入节点Q_n的电位与第一中间节点Q1_n的电位相同，起到锁存输入节点Q_n的电位的目的，或者也可以称为锁存电路03能够存储该输入节点Q_n的电位，避免该输入节点Q_n的电位发生漏电。
可选地，在图7基础上，图8示出了再一种移位寄存器单元的结构示意图。如图8所示，第一时钟端CKn和第四时钟端CK可以共用，第二时钟端CB和第三时钟端CBn可以共用。如，第一时钟端CKn和第四时钟端CK可以均为第四时钟端CK，第二时钟端CB和第三时钟端CBn可以均为第二时钟端CB。也即，在一种实现方式中，如图8所示，可以采用2组时钟端(也即，2组时钟信号)：CK和CB。或者，在另一种实现方式中，如图4至图7所示，可以采用4组时钟端(也即，4组时钟信号)：CKn、CK、CBn和CB。
可选地，4组时钟信号的周期可以为2H，且时钟端CK提供的时钟信号和时钟端CB提供的时钟信号可以相差1H，时钟端CKn提供的时钟信号与时钟端CB提供的时钟信号可以为反相信号，时钟端CBn提供的时钟信号与时钟端CK提供的时钟信号可以为反相信号。此外，时钟端CK提供的时钟信号和时钟端CB提供的时钟信号的低电位0的脉冲宽度一般比1H小0至2微秒(μs)左右的时间，且可以根据负载电阻RC选取，为的是消除时钟延迟的影响，避免输入控制电路01和锁存电路03同时控制连接的两端导通，而导致状态切换时不同电路之间存在竞争风险。其中，“H”可以是指一行周期，且可以根据移位寄存器单元的级联组数灵活调整。
可选地，继续参考图4至图8还可以看出，移位寄存器单元还可以包括：驱动增强电路04。
并且，该驱动增强电路04可以连接于输出控制电路02和输出端OUT_n之间，并用于将输出控制电路02输出信号的电位进行至少一次反相处理后输出至输出端OUT_n。如此，可以起到增强移位寄存器单元的驱动能力的目的。
可选地，在一些实施例中，参考图8可以看出，输出端OUT_n可以包括：第一输出端OUTN_n和第二输出端OUTP_n，第一输出端OUTN_n可以用于与像素中的N型晶体管连接，第二输出端OUTP_n可以用于与像素中的P型晶体管连接。如，结合图2，第一输出端OUTN_n可以与发光控制端EM_N连接，也即可以与N型晶体管T5连接；第二输出端OUTP_n可以与发光控制端EM_P连接，也即可以与P型晶体管T4连接。在此基础上，如图8所示，驱动增强电路04可以包括：第一驱动增强子电路041和第二驱动增强子电路042。
其中，第一驱动增强子电路041可以连接于输出控制电路02与第一输出端OUTN_n之间，并可以用于将输出控制电路02输出信号的电位进行偶数次反相处理后输出至第一输出端OUTN_n。也即，控制第一输出端OUTN_n的电位与输出控制电路02输出信号的电位相同。
第二驱动增强子电路042可以连接于输出控制电路02与第二输出端OUTP_n之间，并可以用于将输出控制电路02输出信号的电位进行奇数次反相处理后输出至第二输出端OUTP_n。也即，控制第一输出端OUTN_n的电位与输出控制电路02输出信号的电位相反。
相应的可以理解的是，图4至图7示出的输出端OUT_n可以为第一输出端OUTN_n或第二输出端OUTP_n。换言之，图4至图7所示的驱动增强电路04可以为第一驱动增强子电路041或第二驱动增强子电路042。
可选地，在前文记载的不同实施例基础上，图9至图18分别示出了移位寄存器单元的多种电路结构示意图。其中，对于输出端OUT_n连接发光控制端EM，向发光控制端EM提供发光控制信号的场景，第一输出端OUTN_n也可以标识为EN_n，第二输出端OUTP_n也可以标识为EN_P。以及，在第二输出控制子电路022与复位控制端Trst连接的场景下，第二中间节点Q2_n也可以标识为EPc_n，输出控制电路02的输出端可以标识为ENc_n。在第一输出控制子电路021与复位控制端Trst连接的场景下，第一中间节点Q1_n也可以标识为ENc_n，输出控制电路02的输出端可以标识为EPc_n。第n级移位寄存器单元的输入端IN_n可以与级联的前一级移位寄存器单元的节点EPc_n-1(即，第二中间节点Q2_n-1)连接，以接收来自节点EPc_n-1传递的级传信号，当然首级移位寄存器单元的输入端IN_1需要与开启信号端STV连接，以接收来自开启信号端STV的开启信号。由此也可知EPc_n可以称为级传节点，用于级传信号。对于输出端OUT_n连接栅极信号端Gate，向栅极信号端Gate提供栅极驱动信号的场景，标识同理，E该为G即可。
可选地，参考图9至图18可以看出，锁存电路03可以包括：依次串联于第一中间节点Q1_n与输入节点Q_n之间的第一非门INV1和第一传输门Tg1，且该第一传输门Tg1还可以分别与第三时钟端CBn和第四时钟端CK连接。也即，第一非门INV1的输入端可以与第一中间节点Q1_n连接，第一非门INV1的输出端可以与第一传输门Tg1的一端连接，第一传输门Tg1的另一端可以与输入节点Q_n连接。非门也可以称反相器，传输门也可以称传输开关。
可选地，继续参考图9至图18可以看出，输入控制电路01可以包括：第二传输门Tg2，且该第二传输门Tg2可以连接于输入端IN_n和输入节点Q_n之间，且还可以分别与第一时钟端CKn和第二时钟端CB连接。
其中，图9至图14所示电路结构中，第一时钟端CKn和第四时钟端CK共用，均为第四时钟端CK；第二时钟端CB和第三时钟端CBn共用，均为第二时钟端CB。图15至图18所示结构中，第一时钟端CKn、第二时钟端CB、第三时钟端CBn和第四时钟端CK相互独立。
可选地，继续参考图9至图18可以看出，第一输出控制子电路021和第二输出控制子电路022中，与复位控制端Trst连接的电路可以包括或非门NOR或者与非门NAND，未与复位控制端Trst连接的电路可以包括第二非门INV2。
可选地，参考图17还可以看出，在第一输出控制子电路021与复位控制端Trst连接，第二输出控制子电路022未与复位控制端Trst连接的情况下，锁存电路03包括的第一非门INV1与第二输出控制子电路022包括的第二非门INV2可以共用。如此，可以简化结构，节省成本。
可以理解的是，或非门NOR的逻辑运算原理为：全0出1，有1出0；也即，在接收到的各个信号的电位均为低电位0时，可以控制输出信号的电位为高电位1；否则，只要接收到的某个信号的电位为高电位1，则控制输出信号的电位为低电位0。与非门NAND的逻辑运算原理为：全1出0，有0出1；也即，在接收到的各个电位均为高电位1时，可以控制输出信号的电位为低电位0；否则，只要接收到的某个电位为低电位0，则控制输出信号的电位为高电位1。不同门电路对应的控制方式不同，前文所列举实施例均以或非门NOR为例说明。
可选地，在一些实施例中，复位控制端Trst还可以替换为时钟端CK或其他使能信号端EN，从而输出单脉冲的显示驱动信号，适用于单脉冲P型/N型晶体管的开关控制。如，输出单脉冲的栅极驱动信号。
示例的，参考图9至图11可以看出，其示出的第一输出控制子电路021包括一个第二非门INV2-1，第二输出控制子电路022中的第二输出控制单元0222包括另一个第二非门INV2-2，第一输出控制单元0221包括二输入或非门NOR。其中，第二非门INV2-1的输入端与输入节点Q_n连接，第二非门INV2-1的输出端与第一中间节点Q1_n连接。或非门NOR的两个输入端分别与第一中间节点Q1_n和复位控制端Trst连接，或非门NOR的输出端与第二中间节点Q2_n连接。第二非门INV2-2的输入端与第二中间节点Q2_n连接。区别在于，图9中，第二非门INV2-2的输出端ENc_n通过驱动增强电路04与第一输出端OUTN_n间接连接。图10中，第二非门INV2-2的输出端ENc_n通过驱动增强电路04与第二输出端OUTP_n间接连接。图11中，第二非门INV2-2的输出端ENc_n通过第一驱动增强电路041与第一输出端OUTN_n间接连接，且通过第二驱动增强电路042与第二输出端OUTP_n间接连接。
示例的，参考图12可以看出，其示出的第一输出控制子电路021包括一个第二非门INV2-1，第二输出控制子电路022中的第一输出控制单元0221包括另一个第二非门INV2-2，第二输出控制单元0222包括二输入或非门NOR。其中，第二非门INV2-1的输入端与输入节点Q_n连接，第二非门INV2-1的输出端与第一中间节点Q1_n连接。第二非门INV2-2的输入端与第一中间节点Q1_n连接，第二非门INV2-2的输出端与第二中间节点Q2_n连接。或非门NOR的两个输入端分别与第二中间节点Q2_n和复位控制端Trst连接，或非门NOR的输出端通过驱动增强电路04与第一输出端OUTN_n间接连接。
示例的，参考图13可以看出，其示出的第一输出控制子电路021包括一个第二非门INV2-1，第二输出控制子电路022中的第二输出控制单元0222包括另一个第二非门INV2-2，第一输出控制单元0221包括二输入与非门NAND。其中，第二非门INV2-1的输入端与输入节点Q_n连接，第二非门INV2-1的输出端与第一中间节点Q1_n连接。与非门NAND的两个输入端分别与第一中间节点Q1_n和复位控制端Trst连接，与非门NAND的输出端与第二中间节点Q2_n连接。第二非门INV2-2的输入端与第二中间节点Q2_n连接。第二非门INV2-2的输出端ENc_n通过驱动增强电路04与第一输出端OUTN_n间接连接。
示例的，参考图14可以看出，其示出的第一输出控制子电路021包括一个第二非门INV2-1，第二输出控制子电路022中的第一输出控制单元0221包括另一个第二非门INV2-2，第二输出控制单元0222包括二输入与非门NAND。其中，第二非门INV2-1的输入端与输入节点Q_n连接，第二非门INV2-1的输出端与第一中间节点Q1_n连接。第二非门INV2-2的输入端与第一中间节点Q1_n连接，第二非门INV2-2的输出端与第二中间节点Q2_n连接。与非门NAND的两个输入端分别与第二中间节点Q2_n和复位控制端Trst连接，与非门NAND的输出端通过驱动增强电路04与第一输出端OUTN_n间接连接。
示例的，参考图15和图18可以看出，其示出的输出控制电路02包括一个二输入或非门NOR。其中，或非门NOR的输出端通过驱动增强电路04与第二输出端OUTP_n间接连接。区别在于，图15中或非门NOR的两个输入端分别与输入节点Q_n和复位控制端Trst连接。图18中或非门NOR的两个输入端分别与输入节点Q_n和时钟端CK连接。
示例的，参考图16和图17可以看出，其示出的第一输出控制子电路021包括一个二输入或非门NOR，第二输出控制子电路022包括一个第二非门INV2。其中，或非门NOR的两个输入端分别与复位控制端Trst和输入节点Q_n连接，或非门NOR的输出端与第一中间节点Q1_n连接。第二非门INV2的输入端与第一中间节点Q1_n连接，第二非门INV2的输出端通过驱动增强电路04与第一输出端OUTN_n间接连接。区别在于，图16中，第二非门INV2与第一非门INV1相互独立。图17中，第二非门INV2与第一非门INV1共用。
也即是，图9至图12，以及图15至图18示出的电路结构中，与复位控制端Trst连接的电路为或非门NOR，图13和图14示出的电路结构中，与复位控制端Trst连接的电路为与非门NAND。
可选地，继续参考图9至图18可以看出，驱动增强电路04可以包括：连接于输出控制电路02与输出端OUT_n之间的至少一个第三非门INV3，且在驱动增强电路04包括多个第三非门INV3的情况下，多个第三非门INV3可以依次串联于输出控制电路02与输出端OUT_n之间。也即，第一个第三非门INV3的输入端与输出控制电路02连接，其他第三非门INV3的输入端与串联的前一个第三非门INV3的输出端连接，最后一个第三非门INV3的输出端与输出端OUT_n连接。
如，以图8所示结构为例，参考图11可以看出，连接第一输出端OUTN_n的第一驱动增强子电路041可以包括依次串联的偶数个第三非门INV3，以用于将输出控制电路02输出信号的电位进行偶数次反相处理后输出至第一输出端OUTN_n。以及，连接第二输出端OUTP_n的第二驱动增强子电路042可以包括依次串联的奇数个第三非门INV3，以用于将输出控制电路02输出信号的电位进行奇数次反相处理后输出至第二输出端OUTP_n。
可选地，在一些实施例中，该第一驱动增强子电路041包括的偶数个第三非门INV3与第二驱动增强子电路042包括的奇数个第三非门INV3可以共用至少一个第三非门INV3，如此可以简化结构，节省成本。
例如，参考图11，其示出的第一驱动增强子电路041包括两个第三非门INV3-1和INV3-2，第二驱动增强子电路042包括三个第三非门INV3-1、INV3-3和INV3-4，也即第一驱动增强子电路041和第二驱动增强子电路042共用第三非门INV3-1。
可以理解的是，通过设置驱动增强电路04包括串联的多个第三非门INV3，可以使得经输出端OUT_n输出信号的驱动能力逐级放大，较好的增强驱动能力。
可选地，结合图15，在前文设置CK提供的时钟信号和CB提供的时钟信号的低电位0的脉冲宽度比1H小0至2μs左右的时间的基础上，可以避免第一传输门Tg1和第二传输门Tg2同时开启，而导致在输入状态切换时，如在输入端IN_n提供的输入信号的电位变化时，第一输出控制子电路021中的或非门NOR与锁存电路03中的第一非门INV1发生竞争风险。
也即是，本申请实施例可以提供以下多种实施例的移位寄存器单元：
实施例1、参考图9，移位寄存器单元可以包括两个传输门(即，一个第一传输门Tg1和一个第二传输门Tg2)，一个或非门NOR，以及五个非门(即，一个第一非门INV1，两个第二非门INV2-1和INV2-2，两个第三非门INV3-1和INV3-2)共8个门电路。相应的可知，图9所示的输出端OUT_n可以为连接N型晶体管的第一输出端OUTN_n。也即，图9所示的移位寄存器单元可以适用于NMOS晶体管的驱动。
例如，该移位寄存器单元的输出端OUTN_n可以与图2所示的发光控制端EM_N连接，以向该发光控制端EM_N提供发光控制信号。相应的，图9将输出端OUTN_n还标识为EN_n。此外，对于图9所示结构，输入端IN_n可以与级联的前一级移位寄存器单元中的节点EPc_n-1连接。
此外，该移位寄存器单元输出的信号脉冲宽度可调，控制输出端OUTN_n的电位为低电位时认为对发光控制信号复位。以及，可以通过置高复位控制信号的电位，以复位发光控制信号，提升开关机信赖性。在无需复位发光控制信号的时段(如，非上电/非断电时刻)，可以置低复位控制信号的电位。
实施例2、参考图10，移位寄存器单元可以包括两个传输门(即，一个第一传输门Tg1和一个第二传输门Tg2)，一个或非门NOR，以及六个非门(即，一个第一非门INV1，两个第二非门INV2-1和INV2-2，三个第三非门INV3-1、INV3-2和INV3-3)共9个门电路。与图9区别在于，移位寄存器单元可以多包括一个第三非门INV3-3。相应的可知，图10所示的输出端OUT_n可以为连接P型晶体管的第二输出端OUTP_n。也即，图10所示的移位寄存器单元可以适用于PMOS晶体管的驱动。
例如，该移位寄存器单元的输出端OUTP_n可以与图2所示的发光控制端EM_P连接，以向该发光控制端EM_P提供发光控制信号。相应的，图10将输出端OUTP_n还标识为EP_n。此外，对于图10所示结构，输入端IN_n可以与级联的前一级移位寄存器单元中的节点EPc_n-1连接。
同样的，该移位寄存器单元输出的信号脉冲宽度可调，控制输出端OUTP_n的电位为高电位时认为对发光控制信号复位。以及，可以通过置高复位控制信号的电位，以复位发光控制信号，提升开关机信赖性。在无需复位发光控制信号的时段，可以置低复位控制信号的电位。
实施例3、参考图11，移位寄存器单元可以包括两个传输门(即，一个第一传输门Tg1和一个第二传输门Tg2)，一个或非门NOR，以及七个非门(即，一个第一非门INV1，两个第二非门INV2-1和INV2-2，四个第三非门INV3-1、INV3-2、INV3-3和INV3-4)共10个门电路。其中，第三非门INV3-1和INV3-2属于第一驱动增强子电路041，与第一输出端OUTN_n连接；第三非门INV3-1、INV3-3和INV3-4属于第二驱动增强子电路042，与第二输出端OUTP_n连接。也即，输出端可以包括第一输出端OUTN_n和第二输出端OUTP_n，该移位寄存器单元可以适用于PMOS+NMOS晶体管的驱动。
例如，该移位寄存器单元的第一输出端OUTN_n可以与图2所示的发光控制端EM_N连接，以向该发光控制端EM_N提供发光控制信号；第二输出端OUTP_n可以与图2所示的发光控制端EM_P连接，以向该发光控制端EM_P提供发光控制信号。相应的，图11将第一输出端OUTN_n还标识为EN_n，将第二输出端OUTP_n还标识为EP_n。此外，对于图11所示结构，输入端IN_n可以与级联的前一级移位寄存器单元中的节点EPc_n-1连接。
同样的，该移位寄存器单元输出的信号脉冲宽度可调，控制第一输出端OUTN_n的电位为低电位时认为对发光控制信号复位，控制第二输出端OUTP_n的电位为高电位时认为对发光控制信号复位。以及，可以通过置高复位控制信号的电位，以复位发光控制信号，提升开关机信赖性。在无需复位发光控制信号的时段，可以置低复位控制信号的电位。
实施例4、以图9所示包括8个门电路的移位寄存器单元的结构为例，参考图12，移位寄存器单元同样可以包括8个门电路，区别在于或非门NOR与第二非门INV2-2可以交换位置。该结构基础上，与图9所示结构的驱动方式的区别在于，在置高复位控制信号时，只复位节点ENc_n的电位，也即只复位移位寄存器单元输出的显示驱动信号，而不复位级联下一级移位寄存器单元的节点EPc_n-1的电位，换言之只复位输出，不复位级传信号。这种结构的移位寄存器单元可以适用于需要局部刷新的场景。
实施例5、以图9所示包括8个门电路的移位寄存器单元的结构为例，参考图13，移位寄存器单元同样可以包括8个门电路，区别在于或非门NOR可以替换为与非门NAND。该结构基础上，基于逻辑运算方式可知，与图9所示结构的驱动方式的区别在于，可以通过置低复位控制信号的电位而非置高复位控制信号的电位，以复位发光控制信号，提升开关机信赖性。相应的，在无需复位发光控制信号的时段，可以置高复位控制信号的电位。
实施例6、以图13所示包括8个门电路的移位寄存器单元的结构为例，参考图14，移位寄存器单元同样可以包括8个门电路，区别在于与非门NAND与第二非门INV2-2可以交换位置。该结构基础上，同图12，与图13所示结构的驱动方式的区别在于，在置高复位控制信号时，只复位移位寄存器单元输出的显示驱动信号，而不复位级联下一级移位寄存器单元的节点EPc_n-1的电位。这种结构的移位寄存器单元可以适用于需要局部刷新的场景。
实施例7、参考图15，移位寄存器单元可以包括两个传输门(即，一个第一传输门Tg1和一个第二传输门Tg2)，一个或非门NOR，以及四个非门(即，一个第一非门INV1和三个第三非门INV3-1、INV3-2和INV3-3)共7个门电路。与图10区别在于，第二非门INV2-1可以替换为或非门NOR，且可以删除第二非门INV2-2。图15所示的输出端OUT_n可以为连接P型晶体管的第二输出端OUTP_n。也即，图15所示的移位寄存器单元可以适用于PMOS晶体管的驱动。
例如，该移位寄存器单元的输出端OUTP_n可以与图2所示的发光控制端EM_P连接，以向该发光控制端EM_P提供发光控制信号。相应的，图15将输出端OUTP_n还标识为EP_n。此外，对于图15所示结构，输入端IN_n可以与级联的前一级移位寄存器单元中第一非门INV1与第一传输门Tg1的连接节点EPc_n连接，也即输入端IN_n可以与EPc_n-1连接。
实施例8、参考图16，移位寄存器单元可以包括两个传输门(即，一个第一传输门Tg1和第二传输门Tg2)，一个或非门NOR，以及五个非门(即，一个第一非门INV1，一个第二非门INV2，以及三个第三非门INV3-1、INV3-2和INV3-3)共8个门电路。与图15区别在于，多设置一个第二非门INV2。相应的可知，图17所示的输出端OUT_n可以为连接N型晶体管的第一输出端OUTN_n。也即，图16所示的移位寄存器单元可以适用于NMOS晶体管的驱动。
例如，该移位寄存器单元的输出端OUTN_n可以与图2所示的发光控制端EM_N连接，以向该发光控制端EM_N提供发光控制信号。相应的，图16将输出端OUTN_n还标识为EN_n。此外，对于图16所示结构，输入端IN_n可以与级联的前一级移位寄存器单元的节点EPc_n-1连接。
实施例9、参考图17，与图16设计同理，区别在于第二非门INV2和第一非门INV1可以共用，为同一个非门。
实施例10、参考图18，与图15设计同理，区别在于图15所示结构中的复位控制端Trst可以替换为时钟信号端CK或其他使能信号端EN，从而输出单脉冲的显示驱动信号，适用于单脉冲P型晶体管的开关控制。
可以理解的是，上述多个实施例的记载只是示意性说明，任何满足上述控制方式的门电路组合均可以适用于本申请实施例。例如，在一些实施例中，输入端IN_n还可以与前一级移位寄存器单元的节点ENc_n-1连接，以接收来自节点ENc_n-1传递的级传信号。
可选地，本申请实施例提供的移位寄存器单元可以为图15所示结构。也即，输入控制电路01可以包括：第二传输门Tg2；输出控制电路02可以包括：二输入或非门NOR；移位寄存器单元还可以包括：锁存电路03和驱动增强电路04，且锁存电路03可以包括：第一非门INV1和第一传输门Tg1，驱动增强电路04可以包括：三个第三非门INV3-1、INV3-2和INV3-3。
其中，第二传输门Tg2可以连接于移位寄存器单元的输入端IN_n和输入节点Q_n之间，且还可以分别与第一时钟端CKn和第二时钟端CB连接。
二输入或非门NOR的两个输入端可以分别与输入节点Q_n和复位控制端Trst连接，二输入或非门NOR的输出端可以通过三个第三非门INV3-1、INV3-2和INV3-3与移位寄存器单元的输出端OUT_n连接，且三个第三非门INV3-1、INV3-2和INV3-3可以依次串联。
第一非门INV1的输入端可以与二输入或非门NOR的输出端连接，第一非门INV1的输出端可以通过第一传输门Tg1与输入节点Q_n连接，且第一传输门Tg1还可以分别与第三时钟端CBn和第四时钟端CK连接。
并且，移位寄存器单元的输出端用于与像素中的P型发光控制晶体管连接。即，输出端OUT_n可以为OUTP_n。如，结合图2，移位寄存器单元的输出端OUTP_n可以与P型发光控制晶体管T4连接的发光控制端EM_P连接。
可选地，在图11、图15、图17和图18基础上，图19至图22还分别示出移位寄存器单元的晶体管TFT结构示意图。以图11结构为例，参考图19，图11所示电路结构可以包括10个PMOS TFT和10个NMOS TFT共20个TFT，连接关系参考图19，不再赘述。其他移位寄存器单元的电路结构可以由此演变而来，可以基于基本模块组合删减而成，不再一一赘述。
可选地，参考图19至图22还可以看出，多个第三非门INV3中的每个第三非门INV3还均可以分别与第一电源端VGH和第二电源端VGL连接，并可以用于基于第一电源端VGH提供的第一电源信号和第二电源端提供的第二电源信号VGL工作。其中，该第一电源信号的电位可以大于第二电源信号的电位。
并且，多个第三非门INV3中，最后一个第三非门INV3连接的第一电源端VGH提供的第一电源信号的电位大于等于其他第三非门INV3连接的第一电源端VGH提供的第一电源信号的电位。
最后一个第三非门INV3连接的第二电源端VGL提供的第二电源信号的电位小于等于其他第三非门INV3连接的第二电源端VGL提供的第二电源信号的电位。
其中，最后一个第三非门INV3为多个第三非门INV3中连接输出端OUT_n的第三非门INV3。
为区分，图中将最后一个第三非门INV3连接的第一电源端VGH标识为VGH2，将其他第三非门INV3连接的第一电源端VGH标识为VGH1；同理，将最后一个第三非门INV3连接的第二电源端VGL标识为VGL2，将其他第三非门INV3连接的第二电源端VGL标识为VGL1。此外，第一非门INV1和第二非门INV2等非门也可以均分别与第一电源端VGH1和第二电源端VGL1连接，以基于第一电源信号和第二电源信号VGL工作。
也即，在一种实施例中，可以采用双VGH和双VGL供电。或者，在另一种实施例中，也可以采用单VGH和单VGL供电，即移位寄存器单元中的任一非门均与相同的第一电源端VGH和第二电源端VGL连接。
以图19所示结构为例，通常晶体管的沟道宽度越大，晶体管的阈值电压Vth也更接近0。如此，对于直接连接输出端OUT_n的最后一个第三非门INV3，如对于连接第二输出端OUTP_n的第三非门INV3-4，以第二电源端VGL为例：
若需控制第二输出端OUTP_n的电位为高电位，则需要控制第三非门INV3-4中的PMOS TFT开启，且NMOS TFT关断，如此即可使得第三非门INV3-4连接的第一电源端VGH2与第二输出端OUTP_n导通，并向第二输出端OUTP_n输出高电位的第一电源信号。而若需第三非门INV3-4中PMOS TFT开启，则连接第三非门INV3-4的前一个第三非门INV3-3需要控制第二电源端VGL1与第三非门INV3-4导通，以向第三非门INV3-4输出低电位的第二电源信号。而若需第三非门INV3-3控制第二电源端VGL1与第三非门INV3-4导通，则可知需要控制第三非门INV3-3中的NMOS TFT开启，且控制第三非门INV3-3中的PMOS TFT关断。由此，对于第三非门INV3-4中的NMOS TFT而言，其栅源电压差Vgs应该等于第二电源端VGL1提供的第二电源信号的电位Vgl1与第二电源端VGL2提供的第二电源信号的电位Vgl2之差。也即，Vgs＝Vgl1-Vgl2。并且，若需要保证第三非门INV3-4中的NMOS TFT可靠关断，则需要控制该NMOSTFT的栅源电压差Vgs小于阈值电压Vth，也即需满足Vgs<Vth。因Vgs＝Vgl1-Vgl2，故可知需满足Vgl1-Vgl2<Vth。基于此，在采用双VGL供电时，可以通过调低第二电源端VGL2提供的第二电源信号的电位Vgl2，或是调高第二电源端VGL1提供的第二电源信号的电位Vgl1，使得Vgl1-Vgl2<Vth，进而确保第三非门INV3-4中的NMOS TFT能够彻底关断，使得移位寄存器单元能够可靠控制第二输出端OUTP_n的电位为高电位。也即，可以设置第二电源端VGL2提供的第二电源信号的电位Vgl2的绝对值相对于第二电源端VGL1提供的第二电源信号的电位Vgl1的绝对值更小。如，第二电源端VGL2提供的第二电源信号Vgl2的电位可以为-5V，第二电源端VGL1提供的第二电源信号Vgl1的电位可以为-7V。
第一电源端VGH同理。如，依然以图19中连接第二输出端OUTP_n的第三非门INV3-4为例，在采用双VGL供电时，可以通过调低第一电源端VGH1提供的第一电源信号的电位Vgh1，或是调高第一电源端VGH2提供的第一电源信号的电位Vgh2，使得Vgh1-Vgh2<Vth，进而确保第三非门INV3-4中的PMOS TFT能够彻底关断，仅NMOS TFT导通，使得第二电源端VGL2与第二输出端OUTP_n导通，并向第二输出端OUTP_n输出低电位的第二电源信号。也即，使得移位寄存器单元能够可靠控制第二输出端OUTP_n的电位为低电位。
此外，通过采用双VGH和双VGL供电，还可以加快直接连接输出端OUT_n的第三非门INV3的充放电速度，从而进一步提升移位寄存器单元的驱动能力，且可以降低漏电，节省功耗。
当然，在一些其他实施例中，也不限于双VGH和双VGL供电。如，参考图19，连接第一输入端OUTN_n的第三非门INV3-2还可以分别与第一电源端VGH3和第二电源端VGL3连接，即可以采用三VGH和三VGL供电。
并且，可选地，该第一电源端VGH3提供的第一电源信号的电位可以与第一电源端VGH2或是第一电源端VGH1提供的第一电源信号的电位相同；或者，该第一电源端VGH3提供的第一电源信号的电位可以与第一电源端VGH2和第一电源端VGH1提供的第一电源信号的电位均不相同，即第一电源端VGH3、VGH2和VGH1可以相互独立。第二电源端VGL3同理，也即，该第二电源端VGL3提供的第二电源信号的电位可以与第二电源端VGL2或是第二电源端VGL1提供的第二电源信号的电位相同；或者，该第二电源端VGL3提供的第二电源信号的电位可以与第二电源端VGL2和第二电源端VGL1提供的第二电源信号的电位均不相同，即第二电源端VGL3、VGL2和VGL1可以相互独立。
可以理解的是，在第一电源端VGH3和VGH2相互独立，第二电源端VGL3和VGL2相互独立的基础上，可以认为是连接第一输出端OUTN_n的第三非门INV3和连接第二输出端OUTP_n的第三非门INV3分别与不同的第一电源端VGH和不同的第二电源端VGL连接。
可选地，在前文记载基础上可知，在一些实施例中，如图23所示，本申请实施例提供的移位寄存器单元其实可以划分为三个模块：输入移位模块、传输及控制模块和驱动增强模块。
示例的，以图8所示结构为例，输入移位模块可以是指基于输入端IN_n提供的输入信号，控制第一中间节点Q1_n电位的电路组成的模块；传输及控制模块可以是指基于第一中间节点Q1_n的电位，控制节点ENc_n电位的电路组成的模块；驱动增强模块可以是指基于节点ENc_n的电位，控制输出端OUT_n电位的电路组成的模块。并且，移位寄存器单元可以至少与下述多个信号端连接：VGH、VGL、CK、CB、Trst、EPc_n-1、OUTN_n、OUTP_n和EPc_n，连接方式参考图23，此处不再赘述。
综上所述，本申请实施例提供了一种移位寄存器单元。该移位寄存器单元包括输入控制电路和输出控制电路。该输入控制电路能够在第一时钟端提供的时钟信号和第二时钟端提供的时钟信号控制下，控制输入端与输入节点的通断，以将输入端提供的输入信号输出至该输入节点。该输出控制电路能够基于该输入节点的电位和复位控制端提供的复位控制信号，通过输出端向像素输出发光控制信号以驱动像素发光。如此，可以通过灵活设置时钟信号和复位控制信号，使得移位寄存器单元向输出端输出匹配像素中的P型晶体管和/或N型晶体管的发光控制信号，以及还可以在显示面板上电或断电时可靠复位输出的发光控制信号，既确保驱动灵活性较好，驱动方式丰富，又确保开关机信赖性较好，驱动效果较好。
本申请实施例还提供了一种移位寄存器单元的驱动方法，该方法能够用于驱动如前文记载的移位寄存器单元中。如图24所示，该方法包括：
步骤2401、第一阶段，向第一时钟端提供第一电位的第一时钟信号，向第二时钟端提供第一电位的第二时钟信号，且向复位控制端提供第一电位的复位控制信号，输入控制电路响应于第一电位的第一时钟信号和第一电位的第二时钟信号，控制输入端与输入节点导通，输出控制电路基于输入节点的电位和第一电位的复位控制信号，控制输出端的电位。
步骤2402、第二阶段，向第一时钟端提供第二电位的第一时钟信号，向第二时钟端提供第二电位的第二时钟信号，且向复位控制端提供第二电位的复位控制信号，输入控制电路响应于第二电位的第一时钟信号和第二电位的第二时钟信号，控制输入端与输入节点断开连接，输出控制电路基于输入节点的电位和第二电位的复位控制信号，控制输出端的电位。
步骤2403、第三阶段，向第一时钟端提供第一电位的第一时钟信号，向第二时钟端提供第一电位的第二时钟信号，且向复位控制端提供第二电位的复位控制信号，输入控制电路响应于第一电位的第一时钟信号和第一电位的第二时钟信号，控制输入端与输入节点导通，输出控制电路基于输入节点的电位和第二电位的复位控制信号，控制输出端的电位。
可选地，以图19所示结构为例，图25示出了一种移位寄存器单元的驱动时序示意图，其示出的时序分别为CK、CB、EPc_n-1(即，输入端IN_n)、EPc_n(即，第二中间节点Q2_n)、EN_n(即，第一输出端OUTN_n)和EP_n(即，第二输出端OUTP_n)等信号的时序，时序关系如图25所示。其中，EPc_n-1提供的信号中低电位脉冲宽度可以为CK提供的时钟信号周期的整数倍，从而确保完整输出显示驱动信号，非整数倍一般会被削减为整数倍的脉冲宽度。另外，图25未示出Trst提供的复位控制信号。如前文记载，对于或非门NOR实施例，可以在上电/断电时置高复位控制信号的电位，用于全局复位，提升开关机信赖性；其他时间置低复位控制信号的电位。其他结构的驱动时序可以由图25删减演变而来，此处不再赘述。
可选地，以图20所示结构为例，图26示出了一种移位寄存器单元的信号仿真示意图，图27示出了一种移位寄存器单元的驱动时序示意图。以及，以图21和图22所示结构为例，图28和图29分别示出了移位寄存器单元的不同驱动时序示意图。其中，图26和图27中均分别示出信号端CK、CBn、CB、CKn、Trst、STV、EPc_n和EP_n的信号时序，时序关系如图26和图27所示，在此不一一介绍。图28中示出信号端CK、CBn、CB、CKn、Trst、STV、EPc_n和EN_n的信号时序，时序关系如图28所示，在此不一一介绍。图29中示出信号端CK、CBn、CB、CKn、STV、Q_n和EP_n的信号时序，时序关系如图29所示，在此不一一介绍。
参考图26至图29可以看出，CK、CBn、CB和CKn共4组时钟信号的周期为2H，且CK提供的时钟信号和CB提供的时钟信号可以相差1H，CKn提供的时钟信号与CB提供的时钟信号可以为反相信号，CBn提供的时钟信号与CK提供的时钟信号可以为反相信号。此外，图27至图29还均标识出双VGH1/VGH2和双VGL1/VGL2的时序。可以理解的是，图28和图27的区别在于，图27适用于向像素中的PMOS TFT提供显示驱动信号，图28适用于向像素中的NMOS TFT提供显示驱动信号。以及，图29与图27的区别在于，图27输出的显示驱动信号的有效电位宽度为2H的宽度，图29输出的显示驱动信号的有效电位宽度为1H的宽度，且与CK/CB提供的时钟信号的脉冲宽度相同，当然也可以通过将图22中或非门NOR连接的CK端替换为另外的使能端EN，从而单独调节输出的显示驱动信号的脉冲宽度，驱动灵活性更好。
以图20所示结构为例，在图26所示仿真图基础上结合图27，对本申请实施例提供的移位寄存器单元的驱动原理说明如下：
首先，在第一阶段t01，可以向第一时钟端CKn提供高电位的第一时钟信号，且向第二时钟端CB提供低电位的第二时钟信号，使得第二传输门Tg2开启，进而使得输入端IN_n与输入节点Q_n导通，输入端IN_n可以向输入节点Q_n输出输入信号，此时输入信号的电位可以为高电位(如，可以为开启信号端STV提供的开启信号的电位)。此外，可以向复位控制端Trst提供高电位的复位控制信号，进而经或非门NOR之后可以控制节点ENc_n的电位为低电位，再经第一非门INV1之后可以控制节点EPc_n的电位为高电位，以及经奇数个第三非门INV3之后可以控制输出端EP_n的电位为高电位。并且，可以向第三时钟端CBn提供低电位的第三时钟信号，且向第四时钟端CK提供高电位的第四时钟信号，使得第一传输门Tg1关断，进而使得节点EPc_n与输入节点Q_n断开连接。
可以理解的是，如图27所示，时钟端CK提供的时钟信号和时钟端CB提供的时钟信号的低电位的脉冲宽度均小于高电位的脉冲宽度，一般比1H少0至2μs左右的时间，可以根据负载RC灵活选取。该设置基础上，如前文记载，可以消除时钟延迟影响，避免第一传输门Tg1和第二传输门Tg2同时开启，而导致在输入状态切换时，引发第一输出控制子电路021中的或非门NOR与锁存电路03中的第一非门INV1发生竞争风险。
其次，在第二阶段t02，可以向第一时钟端CKn提供低电位的第一时钟信号，且向第二时钟端CB提供高电位的第二时钟信号，使得第二传输门Tg2关断，进而使得输入端IN_n与输入节点Q_n断开连接。可以向第三时钟端CBn提供高电位的第三时钟信号，且向第四时钟端CK提供低电位的第四时钟信号，使得第一传输门Tg1开启，进而使得节点EPc_n与输入节点Q_n导通，从而锁存输入节点Q_n的电位为节点EPc_n的高电位。此外，可以向复位控制端Trst提供低电位的复位控制信号，故经或非门NOR之后可以控制节点ENc_n的电位为低电位，再经第一非门INV1之后可以控制节点EPc_n的电位为高电位，以及经奇数个第三非门INV3之后可以控制输出端EP_n的电位为高电位。
最后，在第三阶段t03，可以向第一时钟端CKn提供高电位的第一时钟信号，且向第二时钟端CB提供低电位的第二时钟信号，使得第二传输门Tg2开启，进而使得输入端IN_n与输入节点Q_n导通，输入端IN_n可以向输入节点Q_n输出输入信号，此时输入信号的电位可以为低电位。此外，可以向复位控制端Trst提供低电位的复位控制信号，进而经或非门NOR之后可以控制节点ENc_n的电位为高电位，再经第一非门INV1之后可以控制节点EPc_n的电位为低电位，以及经奇数个第三非门INV3之后可以控制输出端EP_n的电位为低电位。并且，可以向第三时钟端CBn提供低电位的第三时钟信号，且向第四时钟端CK提供高电位的第四时钟信号，使得第一传输门Tg1关断，进而使得节点EPc_n与输入节点Q_n断开连接。
可选地，移位寄存器单元还可以与显示驱动芯片(display driver IC，DIC)连接，并用于接收DIC提供的上述信号，如时钟信号。也即，可以是DIC向移位寄存器单元连接的各信号端提供上述所需的信号，以供移位寄存器单元向像素输出所需的显示驱动信号。
可以理解的是，其他结构的移位寄存器单元的驱动方式同理，不再一一赘述。以及，由于移位寄存器单元的驱动方法可以与前文各个实施例描述的移位寄存器单元具有基本相同的技术效果，因此出于简洁的目的，此处不再重复描述移位寄存器单元的驱动方法的技术效果。
本申请实施例还提供了一种显示驱动电路。如图30所示，该显示驱动电路包括：级联的至少两个如前文记载的移位寄存器单元GOA。
示例的，图30示出的移位寄存器单元GOA为提供发光控制信号的移位寄存器单元EM GOA，即输出端OUT_n与像素的发光控制端EM连接。相应的，包括该EM GOA的显示驱动电路也可以称为发光控制电路。此外，图30示出的显示驱动电路中，采用4组时钟信号(包括CK、CB、CKn和CBn共4个时钟信号端)，且采用双VGH和双VGL(包括第一电源端VGH1和VGH2，以及第二电源端VGL1和VGL2)供电。以及示出级联方式为：首级移位寄存器单元EM GOA的输入端IN_1与开启信号端STV连接，其他级移位寄存器单元EM GOA的输入端IN_n与前一级移位寄存器单元EM GOA的节点EPc_n连接。对于其他结构的设计参考前述移位寄存器单元的相关记载，在此不再一一赘述。
可选地，在一些实施例中，还可以在首行或末行增加虚设(dummy)移位寄存器单元，即dummy GOA，以满足所需的时序需求或驱动负载。
可以理解的是，由于显示驱动电路可以与前文各个实施例描述的移位寄存器单元具有基本相同的技术效果，因此出于简洁的目的，此处不再重复描述显示驱动电路的技术效果。
本申请实施例还提供了一种显示装置。如图31所示，该显示装置包括：显示面板10，以及如图31所示的显示驱动电路00。
其中，显示面板10可以包括多个像素(图31未示出)，显示驱动电路00与多个像素连接，并用于向多个像素传输发光控制信号，以驱动多个像素发光。如，结合图2，显示驱动电路00可以与多个像素的发光控制端EM连接，并用于向多个像素传输如图3所示的发光控制信号，从而驱动该多个像素发光。
可以理解的是，由于显示装置可以与前文各个实施例描述的移位寄存器单元具有基本相同的技术效果，因此出于简洁的目的，此处不再重复描述显示装置的技术效果。
可选地，该显示装置可以为：OLED显示装置，有源矩阵有机发光二极管(active-matrix OLED，AMOLED)显示装置等任何具有显示功能的产品或部件。并且，该显示装置还可以为任意适当的显示装置，包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪以及电子书。
可以理解的是，本申请实施例部分使用的术语仅用于对实施例进行解释，而非旨在限定本申请。除非另作定义，本申请的实施方式使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。
如，使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置该变后，则所述相对位置关系也可能相应地该变。“和/或”，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修该、等同替换、该进等，均应包含在本申请的保护范围之内。

Claims (21)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
输入控制电路，分别与第一时钟端、第二时钟端、输入端和输入节点连接，并用于响应于所述第一时钟端提供的第一时钟信号和所述第二时钟端提供的第二时钟信号，控制所述输入端与所述输入节点的通断；
输出控制电路，分别与所述输入节点、复位控制端和输出端连接，并用于基于所述输入节点的电位和所述复位控制端提供的复位控制信号，控制所述输出端的电位，以通过所述输出端向像素中的发光控制晶体管输出发光控制信号，以驱动所述像素发光。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制电路包括：
第一输出控制子电路，分别与所述输入节点、所述复位控制端和第一中间节点连接，并用于基于所述输入节点的电位和所述复位控制信号，控制所述第一中间节点的电位；
第二输出控制子电路，分别所述第一中间节点和所述输出端连接，并用于基于所述第一中间节点的电位，控制所述输出端的电位。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制电路包括：
第一输出控制子电路，分别与所述输入节点和第一中间节点连接，并用于基于所述输入节点的电位，控制所述第一中间节点的电位；
第二输出控制子电路，分别所述第一中间节点、所述复位控制端和所述输出端连接，并用于基于所述第一中间节点的电位和所述复位控制信号，控制所述输出端的电位。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第二输出控制子电路包括：
第一输出控制单元，分别与所述第一中间节点、所述复位控制端和第二中间节点连接，并用于基于所述第一中间节点的电位和所述复位控制信号，控制所述第二中间节点的电位；
第二输出控制单元，分别与所述第二中间节点和所述输出端连接，并用于基于所述第二中间节点的电位，控制所述输出端的电位。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述第二输出控制子电路包括：
第一输出控制单元，分别与所述第一中间节点和第二中间节点连接，并用于基于所述第一中间节点的电位，控制所述第二中间节点的电位；
第二输出控制单元，分别与所述第二中间节点、所述复位控制端和所述输出端连接，并用于基于所述第二中间节点的电位和所述复位控制信号，控制所述输出端的电位。
6.根据权利要求2至5任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
锁存电路，分别与第三时钟端、第四时钟端、所述第一中间节点和所述输入节点连接，并用于响应于所述第三时钟端提供的第三时钟信号和所述第四时钟端提供的第四时钟信号，控制所述第一中间节点与所述输入节点的通断，且将所述第一中间节点的电位进行反相处理后输出至所述输入节点。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一时钟端和所述第三时钟端共用，所述第二时钟端和所述第四时钟端共用。
8.根据权利要求6所述的移位寄存器单元，其特征在于，所述锁存电路包括：依次串联于所述第一中间节点与所述输入节点之间的第一非门和第一传输门，且所述第一传输门还分别与所述第三时钟端和第四时钟端连接。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一输出控制子电路和所述第二输出控制子电路中，与所述复位控制端连接的电路包括或非门或者与非门，未与所述复位控制端连接的电路包括第二非门；
并且，在所述第一输出控制子电路与所述复位控制端连接，所述第二输出控制子电路未与所述复位控制端连接的情况下，所述锁存电路包括的第一非门与所述第二输出控制子电路包括的第二非门共用。
10.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
驱动增强电路，连接于所述输出控制电路和所述输出端之间，并用于将所述输出控制电路输出信号的电位进行至少一次反相处理后输出至所述输出端。
11.根据权利要求10所述的移位寄存器单元，其特征在于，所述驱动增强电路包括：连接于所述输出控制电路与所述输出端之间的至少一个第三非门，且在所述驱动增强电路包括多个第三非门的情况下，所述多个第三非门依次串联于所述输出控制电路与所述输出端之间；
所述多个第三非门中的每个第三非门还均分别与第一电源端和第二电源端连接，并用于基于所述第一电源端提供的第一电源信号和所述第二电源端提供的第二电源信号工作，其中，所述第一电源信号的电位大于所述第二电源信号的电位。
12.根据权利要求11所述的移位寄存器单元，其特征在于，所述多个第三非门中，最后一个第三非门连接的第一电源端提供的第一电源信号的电位大于等于其他第三非门连接的第一电源端提供的第一电源信号的电位，所述最后一个第三非门为所述多个第三非门中，连接所述输出端的第三非门。
13.根据权利要求11所述的移位寄存器单元，其特征在于，所述多个第三非门中，最后一个第三非门连接的第二电源端提供的第二电源信号的电位小于等于其他第三非门连接的第二电源端提供的第二电源信号的电位，其中，所述最后一个第三非门为所述多个第三非门中连接所述输出端的第三非门。
14.根据权利要求11至13任一所述的移位寄存器单元，其特征在于，所述输出端包括：第一输出端和第二输出端，所述第一输出端用于与像素中的N型晶体管连接，所述第二输出端用于与所述像素中的P型晶体管连接；所述驱动增强电路包括：
第一驱动增强子电路，连接于所述输出控制电路与所述第一输出端之间，并用于将所述输出控制电路输出信号的电位进行偶数次反相处理后输出至所述第一输出端；
第二驱动增强子电路，连接于所述输出控制电路和所述第二输出端之间，并用于将所述输出控制电路输出信号的电位进行奇数次反相处理后输出至所述第二输出端。
15.根据权利要求14所述的移位寄存器单元，其特征在于，所述第一驱动增强子电路包括依次串联的偶数个第三非门，所述第二驱动增强子电路包括依次串联的奇数个第三非门，且所述第一驱动增强子电路和所述第二驱动增强子电路共用至少一个第三非门。
16.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元的输出端用于与所述像素中的N型发光控制晶体管连接，并用于通过所述输出端向所述N型发光控制晶体管输出发光控制信号；
和/或，
所述移位寄存器单元的输出端用于与所述像素中的P型发光控制晶体管连接，并用于通过所述输出端向所述P型发光控制晶体管输出发光控制信号。
17.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述输入控制电路包括：第二传输门；所述输出控制电路包括：二输入或非门；所述移位寄存器单元还包括：锁存电路和驱动增强电路，且所述锁存电路包括：第一非门和第一传输门，所述驱动增强电路包括：三个第三非门；
其中，所述第二传输门连接于所述移位寄存器单元的输入端和所述输入节点之间，且还分别与所述第一时钟端和所述第二时钟端连接；
所述二输入或非门的两个输入端分别与所述输入节点和所述复位控制端连接，所述二输入或非门的输出端通过所述三个第三非门与所述移位寄存器单元的输出端连接，且所述三个第三非门依次串联；
所述第一非门的输入端与所述二输入或非门的输出端连接，所述第一非门的输出端通过所述第一传输门与所述输入节点连接，且所述第一传输门还分别与第三时钟端和第四时钟端连接；
并且，所述移位寄存器单元的输出端用于与所述像素中的P型发光控制晶体管连接。
18.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述输入控制电路包括：第二传输门；
所述第二传输门连接于所述输入端和所述输入节点之间，且还分别与所述第一时钟端和所述第二时钟端连接。
19.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至18任一所述的移位寄存器单元；所述方法包括：
第一阶段，向第一时钟端提供第一电位的第一时钟信号，向第二时钟端提供第一电位的第二时钟信号，且向复位控制端提供第一电位的复位控制信号，输入控制电路响应于所述第一电位的第一时钟信号和所述第一电位的第二时钟信号，控制输入端与输入节点导通，输出控制电路基于所述输入节点的电位和所述第一电位的复位控制信号，控制输出端的电位；
第二阶段，向所述第一时钟端提供第二电位的第一时钟信号，向所述第二时钟端提供第二电位的第二时钟信号，且向所述复位控制端提供第二电位的复位控制信号，所述输入控制电路响应于所述第二电位的第一时钟信号和所述第二电位的第二时钟信号，控制所述输入端与所述输入节点断开连接，所述输出控制电路基于所述输入节点的电位和所述第二电位的复位控制信号，控制所述输出端的电位；
第三阶段，向所述第一时钟端提供第一电位的第一时钟信号，向所述第二时钟端提供第一电位的第二时钟信号，且向所述复位控制端提供第二电位的复位控制信号，所述输入控制电路响应于所述第一电位的第一时钟信号和所述第一电位的第二时钟信号，控制所述输入端与所述输入节点导通，所述输出控制电路基于所述输入节点的电位和所述第二电位的复位控制信号，控制所述输出端的电位。
20.一种显示驱动电路，其特征在于，所述显示驱动电路包括：级联的至少两个如权利要求1至18任一所述的移位寄存器单元。
21.一种显示装置，其特征在于，所述显示装置包括：显示面板，以及如权利要求20所述的显示驱动电路；
所述显示面板包括多个像素，所述显示驱动电路与所述多个像素连接，并用于向所述多个像素传输发光控制信号，以驱动所述多个像素发光。
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