CN118174714B - 一种抗干扰的低压电平差分信号电路 - Google Patents
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Abstract
本发明公开了一种抗干扰的低压电平差分信号电路，包括恒流源，恒流源通过Vin输入端连接前级电路，前级电路分别连接有两组驱动，一组驱动分别连接有开关管Q0和Q1产生Vp信号，另一组驱动分别连接有开关管Q2和Q3产生Vn信号，第一信号发生电路和第二信号发生电路分别负责对Vp和Vn信号输出情况进行检测，并输出相对应的信号Vp2和Vn2，第一信号处理电路和第二信号处理电路负责将前者产生的信号收集并进一步控制处理Vp和Vn信号，从而得到最终输出抗干扰能力强的信号VpQ和VnQ，可在难以避免的干扰环境下工作，且电路较为简洁，易于实现。
Description
技术领域
本发明涉及LVDS电路技术领域，具体为一种抗干扰的低压电平差分信号电路。
背景技术
LVDS（Low-Voltage Differential Signaling）低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，这种传输技术可以达到155Mbps以上，LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的PCB连线，也可以是平衡电缆。由于LVDS采用差分信号传输方式，可以有效地抑制共模噪声和其他类型的干扰。这有助于提高信号的信噪比，降低误码率。
图1是现有技术下LVDS电路的结构图。现有LVDS电路设计较为缺乏抗干扰能力，且抗干扰技术大多是降低干扰对LVDS电路的影响，使用高性能的差分放大器，提高共模抑制能力和差模放大能力，采用屏蔽、滤波、接地等措施，减少电磁干扰和电源噪声的影响，优化电路设计，合理布局信号线和地线，减少信号线之间的耦合和干扰，选择温度稳定性好的电路元件，减少温度漂移的影响。这些措施大多复杂，LVDS电路本身的抗干扰设计缺陷并没有得到优化，并相应增加工艺成本和抗干扰设备投入，尤其对于无法避免的环境干扰，如遇恶劣工况或不可抗力（海啸、地震、地磁暴、太阳耀斑等），现有技术的抗干扰能力有限，从而难以获得理想的信号传输效果。
发明内容
本发明的目的在于提供一种抗干扰的低压电平差分信号电路，可在难以避免的干扰环境下工作，且电路较为简洁，易于实现，可获得理想的信号传输效果，有效解决了现有技术中的问题和缺陷。
为实现上述目的，本发明提供如下技术方案：一种抗干扰的低压电平差分信号电路，包括恒流源，恒流源通过Vin输入端连接前级电路，前级电路分别连接有两组驱动，一组驱动分别连接有开关管Q0和Q1，另一组驱动分别连接有开关管Q2和Q3，其特征在于：所述开关管Q0连接有第一信号发生电路一端，开关管Q2连接有第二信号发生电路一端，第一信号发生电路和第二信号发生电路另一端连接有第一信号处理电路，第一信号发生电路和第二信号发生电路另一端还连接有第二信号处理电路。
优选的，所述开关管Q0和Q2为PMOS管，开关管Q1和Q3为NMOS管，开关管Q0与Q1漏极互连并输出初始同相输入端信号Vp，开关管Q2与Q3漏极互连并输出初始反相输入端信号Vn，开关管Q1和Q3源极均接地，开关管Q0源极连接第一信号发生电路，开关管Q2源极连接第二信号发生电路。
优选的，所述第一信号发生电路包括与开关管Q0源极相连的电阻R0一端，电阻R0另一端接电源VDD，第一信号发生电路还包括运算放大器op-amp0和op-amp1。
优选的，所述运算放大器op-amp0的正向输入端连接电源VDD，反向输入端连接开关管Q0源极，op-amp0输出端连接op-amp1的正向输入端，op-amp1的反向输入端接入参考电压信号Vref，输出端输出Vp2电压信号。
优选的，所述第二信号发生电路包括与开关管Q2源极相连的电阻R1一端，电阻R1另一端接电源VDD，第二信号发生电路还包括运算放大器op-amp2和op-amp3。
优选的，所述运算放大器op-amp2的正向输入端连接电源VDD，反向输入端连接开关管Q2源极，op-amp2输出端连接op-amp3的正向输入端，op-amp2的反向输入端接入参考电压信号Vref，输出端输出Vn2电压信号。
优选的，所述第一信号处理电路包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G0，第一信号处理电路还包括D触发器FF0。
优选的，所述第二信号处理电路包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G1，第二信号处理电路还包括D触发器FF1。
优选的，所述或门G0输出端连接D触发器FF0的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q0和Q1的漏极，D触发器FF0的信号输出端Q作为最终同相输入端信号VpQ。
优选的，所述或门G1输出端连接D触发器FF1的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q2和Q3的漏极，D触发器FF1的信号输出端Q作为最终同相输入端信号VnQ。
与现有技术相比，本发明的有益效果如下：第一信号发生电路和第二信号发生电路分别负责对Vp和Vn信号输出情况进行检测并输出相对应的信号Vp2和Vn2，第一信号处理电路和第二信号处理电路负责将前者产生的信号收集并进一步控制处理Vp和Vn信号，从而得到最终输出信号VpQ和VnQ，可在难以避免的干扰环境下工作，且电路较为简洁，易于实现，可获得理想的信号传输效果，有效解决了现有技术中的问题和缺陷。
附图说明
图1为传统LDVS电路的原理图；
图2为无干扰状态下电路信号波形图；
图3为t1时刻受扰状态下电路信号波形图；
图4为本发明的信号发生电路结构图；
图5为本发明的信号处理电路结构图；
图6为本发明的电路抗干扰状态工作波形图。
图中：1、第一信号发生电路；2、第二信号发生电路；3、第一信号处理电路；4、第二信号处理电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图2-图5，一种抗干扰的低压电平差分信号电路，包括恒流源，恒流源通过Vin输入端连接前级电路，前级电路分别连接有两组驱动，一组驱动分别连接有开关管Q0和Q1，另一组驱动分别连接有开关管Q2和Q3，其特征在于：所述开关管Q0连接有第一信号发生电路1一端，开关管Q2连接有第二信号发生电路2一端，第一信号发生电路1和第二信号发生电路2另一端连接有第一信号处理电路3，第一信号发生电路1和第二信号发生电路2另一端还连接有第二信号处理电路4。
上述中，为了确保信号在传输过程中具有稳定的幅度和相位，LVDS电路通常包含一个稳定的电流源，恒流源Vin（通常约为3.5mA，最大不超过4mA）分别通过前级电路和两组驱动，控制输出一对差分信号，前级电路的主要作用在于对LVDS信号进行预处理和放大，以确保其能够在传输过程中保持高质量和稳定性。两组驱动的功能是将非平衡传输的信号（如TTL信号）转换为LVDS信号。同时前级电路和两组驱动也与接收端进行阻抗匹配，减少信号反射和失真，提高信号的传输质量。理想状态下，传统LVDS方式工作时的波形如图2所示，当电路信号受到干扰时，结果如图2所示。为此，对电路进行如下改进，第一信号发生电路和第二信号发生电路分别负责对Vp和Vn信号输出情况进行检测并输出相对应的信号Vp2和Vn2，第一信号处理电路和第二信号处理电路负责将前者产生的信号收集并进一步处理从而得到最终输出信号VpQ和VnQ。
优选的，开关管Q0和Q2为PMOS管，开关管Q1和Q3为NMOS管，开关管Q0与Q1漏极互连并输出初始同相输入端信号Vp，开关管Q2与Q3漏极互连并输出初始反相输入端信号Vn，开关管Q1和Q3源极均接地，开关管Q0源极连接第一信号发生电路1，开关管Q2源极连接第二信号发生电路2。第一信号发生电路1包括与开关管Q0源极相连的电阻R0一端，电阻R0另一端接电源VDD，第一信号发生电路1还包括运算放大器op-amp0和op-amp1。运算放大器op-amp0的正向输入端连接电源VDD，反向输入端连接开关管Q0源极，op-amp0输出端连接op-amp1的正向输入端，op-amp1的反向输入端接入参考电压信号Vref，输出端输出Vp2电压信号。第二信号发生电路2包括与开关管Q2源极相连的电阻R1一端，电阻R1另一端接电源VDD，第二信号发生电路2还包括运算放大器op-amp2和op-amp3，运算放大器op-amp2的正向输入端连接电源VDD，反向输入端连接开关管Q2源极，op-amp2输出端连接op-amp3的正向输入端，op-amp2的反向输入端接入参考电压信号Vref，输出端输出Vn2电压信号。
上述中，R0和R1均为检测电阻，电阻R0负责检测流入PMOS管Q0源极的电流，并为运算放大器op-amp0提供电压信号V0，运算放大器op-amp0的作用是将信号V0放大，运算放大器op-amp1的作用是比较V0和参考电压Vref，并输出Vp2信号，相应地，电阻R1负责检测流入PMOS管Q2源极的电流，并为运算放大器op-amp2提供电压信号V1，经运算放大器op-amp2放大和运算放大器op-amp3处理，输出Vn2信号。
优选的，第一信号处理电路3包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G0，第一信号处理电路3还包括D触发器FF0。第二信号处理电路4包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G1，第二信号处理电路4还包括D触发器FF1。或门G0输出端连接D触发器FF0的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q0和Q1的漏极，D触发器FF0的信号输出端Q作为最终同相输入端信号VpQ。或门G1输出端连接D触发器FF1的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q2和Q3的漏极，D触发器FF1的信号输出端Q作为最终同相输入端信号VnQ。
上述中，或门G0的作用是将Vp2和Vn2信号处理得到新的时钟信号CLK，控制D触发器FF0，D触发器FF0负责处理接收的Vp信号并输出最终的VpQ信号，为了差分信号的独立与互不影响，相应地，或门G1的作用是将Vp2和Vn2信号处理得到新的时钟信号CLK，控制D触发器FF1，D触发器FF1负责处理接收的Vn信号并输出最终的VnQ信号。
综上所述：参考图6，当Vp从低电平上升到高电平时，又或者说在Vp信号的上升沿，此时PMOS管Q0从关断到导通，电阻R0可检测到电源VDD流入Q0源极的电流，并为运算放大器op-amp0提供电压信号V0，运算放大器op-amp0将放大后的信号输入运算放大器op-amp1并与参考电压Vref比较，由运算放大器op-amp1输出Vp2信号，相应地，在Vn信号的上升沿，电阻R1可检测到电源VDD流入Q2源极的电流产生电压信号V1，并通过运算放大器op-amp2和op-amp3的处理后输出Vn2信号，或门G0负责将前面产生的Vp2和Vn2信号处理形成新的CLK信号，这个新的CLK信号控制D触发器FF0，使得Vp信号只在Vp或者Vn上升沿时才发生变化，在其他时间区间内均不受影响，从而得到抗干扰能力更强的VpQ，为了差分信号的独立与互不影响，相应地，根据或门G1处理得到的CLK信号控制D触发器FF0，可将Vn信号转化成VnQ，可在难以避免的干扰环境下工作，且电路较为简洁，易于实现，可获得理想的信号传输效果，有效解决了现有技术中的问题和缺陷。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (1)
1.一种抗干扰的低压电平差分信号电路，包括恒流源，恒流源通过Vin输入端连接前级电路，前级电路分别连接有两组驱动，一组驱动分别连接有开关管Q0和Q1，另一组驱动分别连接有开关管Q2和Q3，其特征在于：所述开关管Q0连接有第一信号发生电路（1）一端，开关管Q2连接有第二信号发生电路（2）一端，第一信号发生电路（1）和第二信号发生电路（2）另一端连接有第一信号处理电路（3），第一信号发生电路（1）和第二信号发生电路（2）另一端还连接有第二信号处理电路（4）；
所述开关管Q0和Q2为PMOS管，开关管Q1和Q3为NMOS管，开关管Q0与Q1漏极互连并输出初始同相输入端信号Vp，开关管Q2与Q3漏极互连并输出初始反相输入端信号Vn，开关管Q1和Q3源极均接地，开关管Q0源极连接第一信号发生电路（1），开关管Q2源极连接第二信号发生电路（2）；
所述第一信号发生电路（1）包括与开关管Q0源极相连的电阻R0一端，电阻R0另一端接电源VDD，第一信号发生电路（1）还包括运算放大器op-amp0和op-amp1；
所述运算放大器op-amp0的正向输入端连接电源VDD，反向输入端连接开关管Q0源极，op-amp0输出端连接op-amp1的正向输入端，op-amp1的反向输入端接入参考电压信号Vref，输出端输出Vp2电压信号；
所述第二信号发生电路（2）包括与开关管Q2源极相连的电阻R1一端，电阻R1另一端接电源VDD，第二信号发生电路（2）还包括运算放大器op-amp2和op-amp3；
所述运算放大器op-amp2的正向输入端连接电源VDD，反向输入端连接开关管Q2源极，op-amp2输出端连接op-amp3的正向输入端，op-amp2的反向输入端接入参考电压信号Vref，输出端输出Vn2电压信号；
所述第一信号处理电路（3）包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G0，第一信号处理电路（3）还包括D触发器FF0；
所述第二信号处理电路（4）包括输入端分别连接运算放大器op-amp1和op-amp3输出端的或门G1，第二信号处理电路（4）还包括D触发器FF1；
所述或门G0输出端连接D触发器FF0的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q0和Q1的漏极，D触发器FF0的信号输出端Q作为最终同相输入端信号VpQ；
所述或门G1输出端连接D触发器FF1的时钟输入端CLK，D触发器FF0的信号输入端D连接开关管Q2和Q3的漏极，D触发器FF1的信号输出端Q作为最终同相输入端信号VnQ。
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