CN118173546A - 一种芯片并联堆叠封装结构及其封装方法 - Google Patents
一种芯片并联堆叠封装结构及其封装方法 Download PDFInfo
- Publication number
- CN118173546A CN118173546A CN202410225320.0A CN202410225320A CN118173546A CN 118173546 A CN118173546 A CN 118173546A CN 202410225320 A CN202410225320 A CN 202410225320A CN 118173546 A CN118173546 A CN 118173546A
- Authority
- CN
- China
- Prior art keywords
- chip
- packaging
- chips
- electrode
- heat dissipation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000017525 heat dissipation Effects 0.000 claims abstract description 37
- 238000009713 electroplating Methods 0.000 claims description 18
- 238000005553 drilling Methods 0.000 claims description 11
- 238000004080 punching Methods 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 claims description 5
- 239000005022 packaging material Substances 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 6
- 238000012858 packaging process Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明申请公开了一种芯片并联堆叠封装结构及其封装方法，包括封装体，所述封装体内部包封有第一芯片和第二芯片，所述第二芯片的功能区正对第一芯片的功能区进行堆叠放置，所述第一芯片的源极、栅极和漏极分别与第二芯片的源极、栅极和漏极电性连接后通过导电柱引出到封装体外侧，构成第一芯片和第二芯片并联堆叠结构，并在外露于封装体底面的的导电柱端部焊接有焊盘，所述第一芯片和第二芯片均为含有MOS管的芯片，在封装流程中将两个芯片堆叠，PCB板不需要预留较大尺寸的贴片和布线空间，封装尺寸大幅度减小，结构简化，满足封装要求，外露的散热基岛将两芯片的工作热量快速传递至封装体外，散热效果好。
Description
技术领域
本发明申请属于芯片封装技术领域，尤其涉及一种芯片并联堆叠封装结构及其封装方法。
背景技术
随着科学技术的不断进步，越来越多的电子设备广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。电子设备实现各种功能的主要部件是芯片，为了保证芯片的可靠性、使用寿命以及避免外部因素损坏，芯片需要进行封装保护。
MOS芯片全称为金属氧化物-半导体，是一种集成电路中的主要元件，由金属氧化物-半导体场效应晶体管（MOSFET）构成，是一种半导体器件，属于场效应管中的绝缘栅型。在电子电路中，MOS管通常被用于放大电路或开关电路。
现有的MOS芯片一般是单独封装之后贴装在PCB板的对应区域，对于需要多个MOS芯片组成的电子电路，都是先贴装后，再在PCB板上实现多芯片之间的串联或者并联连接，这样的结构使得PCB板上需要预留较大尺寸的贴装空间和电路布线空间，整体的尺寸较大，不满足封装要求。
发明内容
为解决上述现有技术中的问题，本发明申请提供了一种芯片并联堆叠封装结构及其封装方法。
为实现上述目的，本发明申请提出的一种芯片并联堆叠封装结构，包括封装体，所述封装体内部包封有第一芯片和第二芯片，所述第二芯片的功能区正对第一芯片的功能区进行堆叠放置，所述第一芯片的源极、栅极和漏极分别与第二芯片的源极、栅极和漏极电性连接后通过导电柱引出到封装体外侧，构成第一芯片和第二芯片并联堆叠结构，并在外露于封装体底面的的导电柱端部焊接有焊盘。
进一步，所述第一芯片和第二芯片均为含有MOS管的芯片。
进一步，所述第一芯片和第二芯片均为含有单个MOS管或者集成有多个MOS管。
进一步，所述第一芯片和第二芯片上的MOS管均有源极、栅极和漏极，所述第一芯片和第二芯片功能区堆叠时，各自的源极、栅极和漏极分别相互连接，实现各电极的电性并联。
进一步，所述第二芯片的非功能面贴装在散热基岛上，所述散热基岛的另一面暴露于封装体外露导电柱的表面。
一种芯片并联堆叠封装结构的封装方法，包括以下步骤：
贴片封装步骤：先将第二芯片的非功能区面向散热基岛贴装，并将贴片后的整体封装；
打孔研磨步骤：研磨暴露出第二芯片功能区的源极和栅极顶面，并在封装料上沿高度方向垂直钻孔以暴露出散热基岛旁侧的导电柱；
倒装贴片步骤：将第一芯片的功能区正对第二芯片的功能区倒装贴片，芯片的源极和栅极分别接触电连，实现两芯片的并联堆叠；
电镀封装步骤：电镀导电柱分别将源极和栅极的电性引出至封装体外侧，电镀导电柱实现两芯片的漏极电性连接并通过导电柱引出至封装体外侧，整体包封构成封装体。
进一步，所述贴片封装步骤和打孔研磨步骤中，散热基岛和导电柱的底面暴露于封装体底面。
进一步，所述倒装贴片步骤中，第一芯片和第二芯片均为含有MOS管的芯片。
进一步，所述倒装贴片步骤中，第一芯片和第二芯片为含有单个MOS管或者集成有多个MOS管。
进一步，所述电镀封装步骤中，导电柱端部外露于封装体并焊接有焊盘。
本发明申请：两芯片功能区面对面堆叠，在封装流程中将两个芯片堆叠，不需要在PCB器件贴装时再布线电连，PCB板不需要预留较大尺寸的贴片和布线空间，封装尺寸大幅度减小，结构简化，外露的散热基岛将两芯片的工作热量快速传递至封装体外，从而进行散热，散热效果好。
附图说明
图1为本发明申请一种芯片并联堆叠封装结构的结构示意图；
图2为本发明申请一种芯片并联堆叠封装结构的A-A向截面图；
图3为本发明申请一种芯片并联堆叠封装结构的B-B向截面图；
图4为本发明申请一种芯片并联堆叠封装结构的局部电路图；
图5为本发明申请一种芯片并联堆叠封装结构的封装方法的贴片封装步骤的示意图；
图6为本发明申请一种芯片并联堆叠封装结构的封装方法的打孔研磨步骤的示意图；
图7为本发明申请一种芯片并联堆叠封装结构的封装方法的倒装贴片步骤的示意图；
图8-图10为本发明申请一种芯片并联堆叠封装结构的封装方法的电镀封装步骤的示意图。
图中标记说明： 1.封装体；2.第一芯片；3.第二芯片；4.导电柱；5. 散热基岛。
具体实施方式
为了更好地了解本发明申请的目的、结构及功能，下面结合附图1-附图10，对本发明申请提出的一种芯片并联堆叠封装结构及其封装方法，做进一步详细的描述。
MOS管是FET的一种（另一种为JFET结型场效应管），主要有两种结构形式：N沟道型和P沟道型；又根据场效应原理的不同，分为耗尽型（当栅压为零时有较大漏极电流）和增强型（当栅压为零，漏极电流也为零，必须再加一定的栅压之后才有漏极电流）两种。因此，MOS管可以被制构成P沟道增强型、P沟道耗尽型、N沟道增强型、N沟道耗尽型4种类型产品。每一个MOS管都提供有三个电极：栅极（Gate表示为“G”）、源极（Source表示为“S”）、漏极（Drain表示为“D”）。接线时，对于N沟道的电源输入为D，输出为S；P沟道的电源输入为S，输出为D；且增强型、耗尽型的接法基本一样。
封装电路中的芯片，芯片根据产品的实际需要进行设计，有的芯片是由单个MOS管构成的，有的芯片上集成多个MOS管。在电子设备中，多路MOS管芯片可以用于功放电路、滤波电路、开光电路等。
现有的MOS芯片一般是单独封装之后贴装在PCB板的对应区域，对于需要多个MOS芯片组成的电子电路，都是先贴装后，再在PCB板上实现多芯片之间的串联或者并联连接，这样的结构使得PCB板上需要预留较大尺寸的器件贴装空间和电路布线空间，整体的尺寸较大，不满足封装要求。
而且MOS管的选型以及芯片上集成单个还是多个MOS管对于本申请要求保护的并联封装结构并没有太大的影响，本申请以N沟道增强型单MOS管芯片为例来解释要求保护的并联封装结构。
请参阅图2和图3，图2和图3分别为本发明申请一种芯片并联堆叠封装结构的产品A-A向截面图和产品B-B向截面图，该芯片并联堆叠封装结构，包括封装体1，封装体1内部包封有第一芯片2和第二芯片3，第一芯片2和第二芯片3均为含有MOS管的芯片，可以是含有单个MOS管或者集成有多个MOS管，本申请以含有单个MOS管为例，第二芯片3的功能区正对第一芯片2的功能区进行堆叠放置，第一芯片2的源极、栅极和漏极分别与第二芯片3的源极、栅极和漏极电性连接后通过导电柱4引出到封装体1外侧（如附图2和附图3所示），构成第一芯片2和第二芯片3并联堆叠结构，即第一芯片2和第二芯片3上的MOS管均有源极、栅极和漏极，第一芯片2和第二芯片3功能区堆叠时，各自的源极、栅极和漏极分别相互连接，实现各电极的电性并联，外露于封装体1底面的的导电柱4端部焊接有焊盘。该结构将芯片功能区面对面堆叠，源极、栅极和漏极连接形成并联电路（局部电路图如附图4所示），本申请以N沟道MOS管为例，整体封装后再贴装到PCB 板的对应区域，PCB板不需要预留较大尺寸的贴装空间和电路布线空间，满足小尺寸的封装要求，第二芯片3的非功能面贴装在散热基岛5上，散热基岛5的另一面暴露于封装体1外露导电柱4的表面，封装体1散热效果好。
请参阅图5-图10，为本发明申请一种芯片并联堆叠封装结构的封装方法的各个步骤的流程图，其中各个步骤的流程图是以A-A向的截面图示出的，步骤有：
贴片封装步骤：先将第二芯片3的非功能区面向散热基岛5贴装，并将贴片后的整体封装（对应以下具体流程的S2-S4）；
打孔研磨步骤：研磨暴露出第二芯片3功能区的源极和栅极顶面，并在封装料上沿高度方向垂直钻孔以暴露出散热基岛5旁侧的导电柱4（对应以下具体流程的S5）；
倒装贴片步骤：将第一芯片2的功能区正对第二芯片3的功能区倒装贴片，芯片的源极和栅极分别接触电连，实现两芯片的并联堆叠（对应以下具体流程的S6）；
电镀封装步骤：电镀导电柱4分别将源极和栅极的电性引出至封装体1外侧，电镀导电柱4实现两芯片的漏极电性连接并通过导电柱4引出至封装体1外侧，整体包封构成封装体1（对应以下具体流程的S7-S10）。
以上步骤，具体包括以下流程：
S1：提供一基板，将包含散热基岛5和导电柱4的引线框架放置在基板上；
S2：将第二芯片3的非功能区面向散热基岛5贴装；
S3：包封封装，使得散热基岛5和导电柱4被完全包封，此时第二芯片3的漏极暴露，并将封装料垂直钻孔以暴露出其中一个导电柱4；
S4：在第二芯片3暴露漏极的一侧电镀与漏极电性连接的导电柱4，并在钻孔区域电镀导电柱4，实现第二芯片3漏极与引线框架的导电柱4电性连接，然后继续包封直至第二芯片3被完全封装；
S5：研磨暴露出第二芯片3功能区的源极和栅极顶面，并在封装料上沿高度方向垂直钻孔以暴露出散热基岛5旁侧的其他导电柱4；
S6：将第一芯片1的功能区正对第二芯片2的功能区倒装贴片，两芯片的源极和栅极分别接触电连，实现两芯片的并联堆叠；
S7：在两芯片的源极和栅极处和钻孔处电镀导电柱4，将源极和栅极的电性通过引线框架的导电柱4引出至封装体1外侧；
S8：继续封装，封装到第一芯片2的一定高度处，此时第一芯片2的漏极暴露；
S9：固化后钻孔直至暴露出第二芯片3漏极相连的导电柱4顶端，继续电镀导电柱4使得第一芯片2的漏极与钻孔暴露的导电柱4电性连接，从而实现第一芯片2和第二芯片3的漏极电路并联，两芯片的漏极电性连接并通过导电柱4引出至封装体1外侧；
S10：继续包封，直至第一芯片2亦被完全封装，包封整体构成封装体1；
S11：剥离去除基板，散热基岛5和导电柱4底面与封装体1底面齐平并外露，并焊接有焊盘。
请参阅附图5和S1，基板为本领域常用的基板，如覆铜板等，将引线框架放置在基板上，引线框架是本领域常用的承载件，具体是由散热基岛5和设置在散热基岛5旁侧的导电柱4构成，基板上可以根据尺寸设定，放置多个引线框架，本申请以放置一个引线框架为例。
请参阅附图5、S2-S4和贴片封装步骤，第二芯片3的非功能区是指与具有源极、栅极和漏极表面相对的另一个表面，第二芯片3的非功能区通过粘接胶粘接在散热基岛5中央，粘接牢固后，整体初次包封，散热基岛5和导电柱4被完全覆盖，而第二芯片3的部分被覆盖，其漏极暴露，通过激光钻孔的方式垂直暴露出导电柱4的顶端，然后电镀导电柱4，实现漏极的横向布线和垂直布线，使得第二芯片3的漏极与引线框架的导电柱4电性连接，如附图3中产品B-B向截面图所示。
请参阅附图6、S5和打孔研磨步骤，通过水平机械研磨的方式研磨封装料表面，直至完全暴露出第二芯片3功能区的源极和栅极顶面，并通过激光钻孔的方式垂直钻孔，使得引线框架散热基岛5旁侧的其他导电柱4顶面暴露，导电柱4的数量与第二芯片3上的源极和栅极数量之和相等，即第二芯片3的每个源极和每个栅极分别引出一个电极端，本申请以第二芯片3上集成单个MOS管为例，故第二芯片3上只有一个源极、一个栅极和一个漏极，通过导电柱4只引出一个栅极电极端和一个源极电极端。
请参阅附图7、S6和倒装贴片步骤，第一芯片2也是含有单个MOS管，只有一个源极、一个栅极和一个漏极，倒装贴片时，第一芯片2的源极和栅极通过导电粘接胶粘接在第二芯片3的源极和栅极上，两芯片功能区面对面堆叠，在封装流程中将两个芯片堆叠，不需要在PCB器件贴装时再布线电连，PCB板不需要预留较大尺寸的贴片和布线空间，封装尺寸大幅度减小，结构简化。
请参阅附图8-附图9、S7-S10和电镀封装步骤，两芯片的源极和栅极贴片接触后，通过导电柱4引出电性，可以通过附图2的产品A-A向截面图中看出，而两芯片的漏极之间的电性连接以及通过导电柱4引出电性，可以通过附图3的产品B-B向截面图中看出。
请参阅附图10、S11，通过机械剥离的方式去除封装体1底部的基板，此时散热基岛5和导电柱4底面与封装体1底面齐平并外露，再通过电镀的方式在外露的导电柱4底面电镀焊接上焊盘，焊盘是将封装体1整体焊接到PCB对应区域的载体，外露的散热基岛5将两芯片的工作热量快速传递至封装体1外，从而进行散热，散热效果好。
本申请所有使用电镀工艺的步骤，均是先通过曝光、显影的光刻技术在表面形成电镀保护，之后再通过溅射或者沉铜的方式在待电镀区域形成金属种子层，本申请的金属种子层采用的是铜材质，金属种子层是为了保证后续电镀的金属与塑封料之间的结合力，同时为电镀提供导电离子附着的表面，保证电镀效果。
本申请所有使用封装工艺的步骤，均是使用塑封料注塑的方式配合模压形成封装，本申请采用的塑封料是环氧树脂塑封料，成本低，固化性能好。
本申请两芯片功能区面对面堆叠，在封装流程中将两个芯片堆叠，不需要在PCB器件贴装时再布线电连，PCB板不需要预留较大尺寸的贴片和布线空间，封装尺寸大幅度减小，结构简化，外露的散热基岛5将两芯片的工作热量快速传递至封装体1外，从而进行散热，散热效果好。
可以理解，本发明申请是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明申请的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明申请的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明申请的精神和范围。因此，本发明申请不受此处所公开的具体实施例的限制，所有落入本发明申请的权利要求范围内的实施例都属于本发明申请所保护的范围内。
Claims (10)
1.一种芯片并联堆叠封装结构，包括封装体，所述封装体内部包封有第一芯片和第二芯片，其特征在于，所述第二芯片的功能区正对第一芯片的功能区进行堆叠放置，所述第一芯片的源极、栅极和漏极分别与第二芯片的源极、栅极和漏极电性连接后通过导电柱引出到封装体外侧，构成第一芯片和第二芯片并联堆叠结构，并在外露于封装体底面的的导电柱端部焊接有焊盘。
2.根据权利要求1所述的芯片并联堆叠封装结构，其特征在于，所述第一芯片和第二芯片均为含有MOS管的芯片。
3.根据权利要求2所述的芯片并联堆叠封装结构，其特征在于，所述第一芯片和第二芯片均为含有单个MOS管或者集成有多个MOS管。
4.根据权利要求3所述的芯片并联堆叠封装结构，其特征在于，所述第一芯片和第二芯片上的MOS管均有源极、栅极和漏极，所述第一芯片和第二芯片功能区堆叠时，各自的源极、栅极和漏极分别相互连接，实现各电极的电性并联。
5.根据权利要求1所述的芯片并联堆叠封装结构，其特征在于，所述第二芯片的非功能面贴装在散热基岛上，所述散热基岛的另一面暴露于封装体外露导电柱的表面。
6.一种芯片并联堆叠封装结构的封装方法，其特征在于，包括以下步骤：
贴片封装步骤：先将第二芯片的非功能区面向散热基岛贴装，并将贴片后的整体封装；
打孔研磨步骤：研磨暴露出第二芯片功能区的源极和栅极顶面，并在封装料上沿高度方向垂直钻孔以暴露出散热基岛旁侧的导电柱；
倒装贴片步骤：将第一芯片的功能区正对第二芯片的功能区倒装贴片，芯片的源极和栅极分别接触电连，实现两芯片的并联堆叠；
电镀封装步骤：电镀导电柱分别将源极和栅极的电性引出至封装体外侧，电镀导电柱实现两芯片的漏极电性连接并通过导电柱引出至封装体外侧，整体包封构成封装体。
7.根据权利要求6所述的芯片并联堆叠封装结构的封装方法，其特征在于，所述贴片封装步骤和打孔研磨步骤中，散热基岛和导电柱的底面暴露于封装体底面。
8.根据权利要求6所述的芯片并联堆叠封装结构的封装方法，其特征在于，所述倒装贴片步骤中，第一芯片和第二芯片均为含有MOS管的芯片。
9.根据权利要求8所述的芯片并联堆叠封装结构的封装方法，其特征在于，所述倒装贴片步骤中，第一芯片和第二芯片为含有单个MOS管或者集成有多个MOS管。
10.根据权利要求6所述的芯片并联堆叠封装结构的封装方法，其特征在于，所述电镀封装步骤中，导电柱端部外露于封装体并焊接有焊盘。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410225320.0A CN118173546A (zh) | 2024-02-29 | 2024-02-29 | 一种芯片并联堆叠封装结构及其封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410225320.0A CN118173546A (zh) | 2024-02-29 | 2024-02-29 | 一种芯片并联堆叠封装结构及其封装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118173546A true CN118173546A (zh) | 2024-06-11 |
Family
ID=91355675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410225320.0A Pending CN118173546A (zh) | 2024-02-29 | 2024-02-29 | 一种芯片并联堆叠封装结构及其封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118173546A (zh) |
-
2024
- 2024-02-29 CN CN202410225320.0A patent/CN118173546A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906375B2 (en) | Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates | |
| US9589869B2 (en) | Packaging solutions for devices and systems comprising lateral GaN power transistors | |
| US9824949B2 (en) | Packaging solutions for devices and systems comprising lateral GaN power transistors | |
| US9159720B2 (en) | Semiconductor module with a semiconductor chip and a passive component and method for producing the same | |
| CN101752329B (zh) | 带有堆积式互联承载板顶端散热的半导体封装及其方法 | |
| US7504281B2 (en) | Substrate based unmolded package | |
| CN101971332B (zh) | 包括嵌入倒装芯片的半导体管芯封装 | |
| KR20060123454A (ko) | 플립칩 ｑｆｎ 패키지 및 그 방법 | |
| CN105826209B (zh) | 一种封装结构及其制造方法 | |
| US6858922B2 (en) | Back-to-back connected power semiconductor device package | |
| CN105981170A (zh) | 具有半导体芯片端子的dc-dc转换器 | |
| CN107680951B (zh) | 一种多芯片叠层的封装结构及其封装方法 | |
| KR101157305B1 (ko) | 양면 냉각 집적트랜지스터 모듈 및 제조방법 | |
| EP3108503B1 (en) | Converter having partially thinned leadframe with stacked chips and interposer | |
| US10504823B2 (en) | Power semiconductor device with small contact footprint and the preparation method | |
| CN111244074A (zh) | 氮化镓半导体器件及其封装方法 | |
| CN112530919B (zh) | 公共源极平面网格阵列封装 | |
| CN118173546A (zh) | 一种芯片并联堆叠封装结构及其封装方法 | |
| CN115985783B (zh) | 一种mosfet芯片的封装结构和工艺 | |
| EP3955289A1 (en) | Four terminal transistor package | |
| US11984388B2 (en) | Semiconductor package structures and methods of manufacture | |
| CN211529944U (zh) | 氮化镓半导体器件 | |
| CN111883439B (zh) | 一种芯片封装方法 | |
| US20240030208A1 (en) | Heterogeneous embedded power device package using dam and fill |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |