CN118156286A - 横向扩散金属氧化物半导体器件 - Google Patents

Abstract

本申请涉及一种横向扩散金属氧化物半导体器件，包括层叠设置的衬底、介质埋层和顶硅层；顶硅层内设置有漂移区、源引出区和漏引出区，源引出区和漏引出区位于漂移区沿第一方向的两侧；介质埋层靠近顶硅层的一侧设置有多个沿第一方向间隔排布的上槽组，上槽组包括上电荷槽；介质埋层靠近衬底的一侧设置有多个沿第一方向间隔排布的下槽组，下槽组包括下电荷槽；其中，各上槽组由介质埋层靠近源引出区的一端至介质埋层靠近漏引出区的一端排列，且各上槽组的深度逐渐增大。本申请能够提高器件耐压。

Description

横向扩散金属氧化物半导体器件

技术领域

本申请涉及集成电路技术领域，特别是涉及一种横向扩散金属氧化物半导体器件。

背景技术

随着半导体技术的不断发展，横向双扩散金属氧化物半导体(Lateral Double-diffuse MOS，LDMOS)器件的应用也日益广泛，同时对横向扩散金属氧化物半导体器件的性能提出了更高的要求。

对于常规的SOI(Silicon On Insulator，绝缘体上硅)LDMOS器件，一方面，体区与漂移区形成耗尽层不断展宽，另一方面，漂移区、介质埋层和衬底形成了一个倒放的MIS(Metal-Insulator-Semiconductor structur，金属-绝缘层-半导体结构)。当漏端电压增加到一定程度，倒放的MIS结构中漂移区与介质埋层界面的耗尽区不再展宽，漂移区与介质埋层界面形成反型层，当漏端电压继续增大时，体区和漂移区形成的耗尽层与介质埋层和漂移区形成的耗尽层汇合形成一个耗尽区，同时介质埋层界面的反型层电荷几乎被全部抽取，由界面高斯定理可知，介质埋层界面的反型层电荷直接影响介质埋层电场，进而降低器件耐压。

发明内容

基于此，有必要针对上述问题，提供一种横向扩散金属氧化物半导体器件。

为了实现上述目的，本申请提供了一种横向扩散金属氧化物半导体器件，包括层叠设置的衬底、介质埋层和顶硅层；所述顶硅层内设置有漂移区、源引出区和漏引出区，所述源引出区和所述漏引出区位于所述漂移区沿第一方向的两侧；

所述介质埋层靠近所述顶硅层的一侧设置有多个沿所述第一方向间隔排布的上槽组，所述上槽组包括上电荷槽；所述介质埋层靠近所述衬底的一侧设置有多个沿所述第一方向间隔排布的下槽组，所述下槽组包括下电荷槽；其中，各所述上槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述上槽组的深度逐渐增大；

所述第一方向垂直于所述衬底的厚度方向；所述衬底具有第一导电类型，所述顶硅层、所述漂移区、所述源引出区和所述漏引出区具有第二导电类型，所述第二导电类型和所述第一导电类型相反。

在其中一个实施例中，各所述上槽组包括多个沿所述第一方向间隔排布的所述上电荷槽，各所述上槽组中的各所述上电荷槽的深度相等。

在其中一个实施例中，各所述上槽组包括一个所述上电荷槽；

所述介质埋层上的各所述上电荷槽由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述上电荷槽的深度逐渐增大。

在其中一个实施例中，各所述下槽组包括多个沿所述第一方向间隔排布的所述下电荷槽，各所述下槽组中的各所述下电荷槽的深度相等；

所述介质埋层上的各所述下槽组的深度不相等。

在其中一个实施例中，各所述下槽组包括一个所述下电荷槽；

所述介质埋层上的各所述下电荷槽的深度不相等。

在其中一个实施例中，沿所述衬底的厚度方向，所述介质埋层上的各所述上电荷槽与所述介质埋层上的各所述下电荷槽一一相对地排布；

各所述下槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述下槽组的深度逐渐增大。

在其中一个实施例中，沿所述衬底的厚度方向，所述介质埋层上的各所述上电荷槽与所述介质埋层上的各所述下电荷槽相互交错排列；

各所述下槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述下槽组的深度逐渐减小。

在其中一个实施例中，所述介质埋层上的各所述上电荷槽沿所述第一方向均匀排布；

和/或，所述介质埋层上的各所述下电荷槽沿所述第一方向均匀排布。

在其中一个实施例中，由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端，各所述介质埋层上的各所述上电荷槽在所述第一方向上的宽度逐渐减小。

在其中一个实施例中，所述上电荷槽的深度和所述下电荷槽的深度均大于0，且小于等于4.5μm；

和/或，在所述第一方向上，所述上电荷槽的宽度和所述下电荷槽的宽度均大于等于1μm，且小于等于5μm。

上述横向扩散金属氧化物半导体器件，通过在介质埋层靠近顶硅层的一侧设置间隔排布的多个上槽组，以及在介质埋层靠近衬底的一侧设置间隔排布的多个下槽组，并且使上槽组的深度由介质埋层靠近源引出区的一端至介质埋层靠近漏引出区的一端逐渐增大。这样，当漏端加高压后，上槽组中的上电荷槽和下槽组中的下电荷槽固定了介质埋层的界面电荷，从而提高了介质埋层的介质电场，进而提高了器件耐压。同时，由于界面电荷的屏蔽效果，使得漏端原本的强电场有所降低，避免漏端被提前击穿，从而进一步提高器件耐压。此外，上槽组的高度渐变使得固定电荷的效果从源端到漏端逐渐增强，等效于漂移区浓度由源端到漏端渐变升高，漂移区耐压与介质埋层耐压同时增大，从而使器件击穿电压得到了进一步提升。

附图说明

为了更清楚地说明本申请实施例或示例性实施例中的技术方案，下面将对实施例或示例性实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中提供的一种横向扩散金属氧化物半导体器件的结构示意图；

图2为本申请一实施例中提供的另一种横向扩散金属氧化物半导体器件的结构示意图；

图3为本申请一实施例中提供的再一种横向扩散金属氧化物半导体器件的结构示意图；

图4为本申请一实施例中提供的又一种横向扩散金属氧化物半导体器件的结构示意图；

图5为本申请一实施例中提供的又一种横向扩散金属氧化物半导体器件的结构示意图。

附图标记说明：

1-横向扩散金属氧化物半导体器件；10-衬底；20-介质埋层；21-上槽组；211-上电荷槽；22-下槽组；221-下电荷槽；30-顶硅层；31-漂移区；32-源引出区；33-漏引出区；34-体区；35-体引出区；36-缓冲区；40-场氧化层；50-多晶硅层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。

在相关的SOI LDMOS器件中，衬底上层叠设置有介质埋层和顶硅层，顶硅层内设置有体区、漂移区和缓冲区，其中体区和缓冲区位于漂移区的两侧，体区内设有源引出区，缓冲区内设有漏引出区。在该器件中，一方面，体区与漂移区形成耗尽层不断展宽，另一方面，漂移区、介质埋层和衬底形成了一个倒放的MIS(Metal-Insulator-Semiconductorstructur，金属-绝缘层-半导体结构)。

当漏端(漏引出区)电压增加到一定程度，倒放的MIS结构中漂移区与介质埋层界面的耗尽区不再展宽，漂移区与介质埋层界面形成反型层，当电压继续增大时，体区和漂移区形成的耗尽层与介质埋层和漂移区形成的耗尽层汇合形成一个耗尽区，同时介质埋层界面的反型层电荷几乎被全部抽取，由界面高斯定理可知，介质埋层界面的反型层电荷直接影响介质埋层电场，进而影响器件耐压。也可以理解为：漏端加高压时，在源端(源引出区)和漏端之间，由源端到漏端的方向上，衬底对漂移区的耗尽能力越来越强，漏端引入额外的电场峰值，导致漏端易被击穿，从而降低器件耐压。

鉴于上述技术问题，本申请提供一种横向扩散金属氧化物半导体器件，能够提高器件的耐压。

在本申请实施例中，该横向扩散金属氧化物半导体器件以N型横向扩散金属氧化物半导体器件为例，第一掺杂类型为P型且第二掺杂类型为N型。在其他实施例中，该横向扩散金属氧化物半导体器件也可以为P型横向扩散金属氧化物半导体器件，第一掺杂类型为N型且第二掺杂类型为P型。

参照图1-图5所示，本申请实施例提供的横向扩散金属氧化物半导体器件1包括层叠设置的衬底10、介质埋层20和顶硅层30。其中，衬底10和顶硅层30的材料可以是单晶硅、多晶硅、无定型硅、锗硅化合物或低温多晶硅(Low Temperature Poly-Silicon，LTPS)等，或者本领域技术人员已知的其他材料。

具体地，顶硅层30内设置有漂移区31、体区34、缓冲区36、体引出区35、源引出区32和漏引出区33。其中，体区34和缓冲区36位于漂移区31沿第一方向a的两侧，体引出区35和源引出区32设置于体区34内，漏引出区33设置于缓冲区36内。第一方向a垂直于衬底10的厚度方向。衬底10、体区34和体引出区35均具有第一导电类型，顶硅层30、漂移区31、缓冲区36、源引出区32和漏引出区33均具有第二导电类型。此外，顶硅层30的表面还设置有场氧化层40，场氧化层40上设置有多晶硅层50。

具体地，参照图1和图2所示，介质埋层20靠近顶硅层30的一侧设置有多个沿第一方向a间隔排布的上槽组21，上槽组21中包括上电荷槽211。介质埋层20靠近衬底10的一侧设置有多个沿第一方向a间隔排布的下槽组22，下槽组22中包括下电荷槽221。其中，各上槽组21由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32(靠近漏引出区33)的一端排列，且各上槽组21的深度逐渐增大。

需要说明的是，上槽组21可能包括一个上电荷槽211或者多个上电荷槽211。当上槽组21只包括一个上电荷槽211时，上槽组21的深度指：该一个电荷槽在衬底10厚度方向上的尺寸。可以理解的是，当上槽组21只包括一个上电荷槽211时，一个上电荷槽211相当于一个上槽组21。

当上槽组21包括多个上电荷槽211时，每个上电荷槽211在衬底10厚度方向上的深度均相等，该上槽组21的深度等于上电荷槽211在衬底10厚度方向上的深度。

上述横向扩散金属氧化物半导体器件1，通过在介质埋层20靠近顶硅层30的一侧设置间隔排布的多个上槽组21，以及在介质埋层20靠近衬底10的一侧设置间隔排布的多个下槽组22，并且使上槽组21的深度由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端逐渐增大。这样，当漏端加高压后，上槽组21中的上电荷槽211和下槽组22中的下电荷槽221固定了介质埋层20的界面电荷(反型层电荷)，从而提高了介质埋层20的介质电场，又由于介质埋层20的介质电场与器件耐压有关，进而提高了器件耐压。同时，由于界面电荷的屏蔽效果，使得漏端原本的强电场有所降低，避免漏端被提前击穿，从而进一步提高了器件耐压。此外，上槽组21的高度渐变使得固定电荷的效果从源端到漏端逐渐增强，等效于漂移区31浓度由源端到漏端渐变升高，漂移区31耐压与介质埋层20耐压同时增大，从而使器件击穿电压得到了进一步提升。

在其中一个实施例中，上槽组21可以包括至少三部分，其中，第一部分上槽组21位于介质埋层20的靠近漏引出区33的一端，第二部分上槽组21位于介质埋层20的靠近源引出区32的一端，第三部分上槽组21位于第一部分上槽组21和第二部分上槽组21之间。

其中，漏引出区33在介质埋层20上的正投影覆盖第一部分上槽组21，源引出区32在介质埋层20上的正投影覆盖第二部分上槽组21。可以理解为：第一部分上槽组21位于漏引出区33的正下方，第二部分上槽组21位于源引出区32的正下方。这样，可以降低漏端的强电场，提高漏端的击穿电压。

在其中一个实施例中，下槽组22可以包括至少三部分，其中，第一部分下槽组22位于介质埋层20的靠近漏引出区33的一端，第二部分下槽组22位于介质埋层20的靠近源引出区32的一端，第三部分下槽组22位于第一部分下槽组22和第二部分下槽组22之间。

其中，漏引出区33在介质埋层20上的正投影覆盖第一部分下槽组22，源引出区32在介质埋层20上的正投影覆盖第二部分下槽组22。可以理解为：第一部分下槽组22位于漏引出区33的正下方，第二部分下槽组22位于源引出区32的正下方。这样，可以降低漏端的强电场，提高漏端的击穿电压。

在其中一个实施例中，参照图2所示，各上槽组21包括多个沿第一方向a间隔排布的上电荷槽211，且各上槽组21中的各上电荷槽211的深度相等。这样，介质埋层20上的所有上电荷槽211的排布方式相当于阶梯状排布，即：每个上槽组21中的所有上电荷槽211的深度相等，但是各上槽组21的深度不等，由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端，各上槽组21的深度逐渐增大。

需要说明的是，上槽组21中上电荷槽211的数量可以为2个、3个、4个或更多个，本申请实施例对上槽组21中上电荷槽211的数量不作限定。

在其中一个实施例中，参照图1和图3所示，各上槽组21包括一个上电荷槽211，介质埋层20上的各上电荷槽211由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32的一端排列，且各上电荷槽211的深度逐渐增大。这样，可以使上电荷槽211固定电荷的能力由源端至漏端依次逐渐增大，从而提高器件耐压。

在其中一个实施例中，各下槽组22包括多个沿第一方向a间隔排布的下电荷槽221，且各下槽组22中的各下电荷槽221的深度相等。同时，介质埋层20上的各下槽组22的深度不相等。

需要说明的是，当下槽组22包括多个下电荷槽221时，每个下电荷槽221在衬底10厚度方向上的深度均相等，此时，该下槽组22的深度等于该下槽组22中下电荷槽221在衬底10厚度方向上的深度。

各下槽组22的排布可以具有以下两种情况：在一个示例中，由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端，各下槽组22的深度逐渐增大。在另一个示例中，由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端，各下槽组22的深度逐渐减小。这样，介质埋层20上的所有第二电荷槽221的排布方式相当于阶梯状排布。

需要说明的是，下槽组22中下电荷槽221的数量可以为2个、3个、4个或更多个，本申请实施例对下槽组22中下电荷槽221的数量不作限定。

在其中一个实施例中，参照图1和图3所示，各下槽组22包括一个下电荷槽221。介质埋层20上的各下电荷槽221的深度不相等。

需要说明的是，各下电荷槽221的排布可以具有以下两种情况：在一个示例中，由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端，各下电荷槽221的深度逐渐增大。在另一个示例中，由介质埋层20靠近源引出区32的一端至介质埋层20靠近漏引出区33的一端，各下电荷槽221的深度逐渐减小。这样，介质埋层20上的所有下电荷槽221的排布方式相当于阶梯状排布。

需要说明的是，如图1所示，在一个示例中，介质埋层20上的上槽组21可以只包括一个上电荷槽211，同时介质埋层20上的下槽组22也只包括一个下电荷槽221。如图2所示，在另一个示例中，介质埋层20上的上槽组21可以包括多个上电荷槽211，同时介质埋层20上的下槽组22也包括多个下电荷槽221。如图4所示，在又一个示例中，介质埋层20上的上槽组21可以包括多个上电荷槽211，同时介质埋层20上的下槽组22只包括一个下电荷槽221。本申请实施例对上槽组21和下槽组22的组合方式不作限定。

在其中一个实施例中，参照图1所示，沿衬底10的厚度方向，介质埋层20上的各上电荷槽211和介质埋层20上的各下电荷槽221相互交错排列。这里的“交错排列”可以理解为：相邻两个上电荷槽211之间的区域为未设置上电荷槽211的区域，在介质埋层20上，与该未设置上电荷槽211的区域相对的位置设置有下电荷槽221。

其中，各下电荷槽221由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32的一端排列，各下电荷槽221的深度逐渐减小。需要说明的是，漂移区31、介质埋层20和衬底10相当于电容，电容厚度为介质埋层20的厚度，并且电容厚度越厚，漂移区31与介质埋层20界面形成反型层的能力越差。这样设置，相当于使上电荷槽211所处的区域的电容厚度由源端至漏端越来越薄，形成反型层的能力越来越强，对界面电荷(反型层电荷)固定的数量越来越多，从而提高器件的击穿电压。

在其中一个实施例中，沿衬底10的厚度方向，介质埋层20上的各上电荷槽211和介质埋层20上的各下电荷槽221一一相对地排布。这里的“相对地排布”可以理解为：上电荷槽211的设置位置和下电荷槽221的设置位置在介质埋层20的厚度方向上相对。

其中，由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32的一端，各下电荷槽221的深度逐渐增大。需要说明的是，上电荷槽211固定的电荷为空穴，下电荷槽221固定的电荷为电子，并且由于上电荷槽211和下电荷槽221相对，当下电荷槽221中的电子数量越来越多时，相对应的上电荷槽211中的空穴数量也越来越多。这样设置，可以使下电荷槽221固定电子的能力由源端至漏端逐渐增大，从而辅助增强上电荷槽211固定空穴的能力，并且该辅助增强能力由源端至漏端逐渐增大，进而提高器件的击穿电压。

在其中一个实施例中，参照图1所示，介质埋层20上的各上电荷槽211沿第一方向a均匀排布。“均匀排布”在这里指的是：任意相邻两个上电荷槽211之间的距离均相等。这样，一方面可以降低上电荷槽211的制备难度，另一方面，由于上电荷槽211分布更均匀，使得介质埋层20表面用于固定界面电荷的区域也分布更均匀，提高固定界面电荷的效果。

在其中一个实施例中，参照图1所示，介质埋层20上的各下电荷槽221沿第一方向a均匀排布。“均匀排布”在这里指的是：任意相邻两个下电荷槽221之间的距离均相等。这样，一方面可以降低下电荷槽221的制备难度，另一方面，由于下电荷槽221分布更均匀，使得介质埋层20表面用于固定界面电荷的区域也分布更均匀，提高固定界面电荷的效果。

在其中一个实施例中，参照图5所示，由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32的一端，各介质埋层20上的各上电荷槽211在第一方向a上的宽度W1逐渐减小。可以理解的是，上电荷槽211在第一方向a上的宽度W1越小，上电荷槽211对电荷的固定能力越强，因此，这样设置，可以增强上电荷槽211对电荷的固定能力。

在一个示例中，参照图5所示，由介质埋层20靠近源引出区32的一端至介质埋层20远离源引出区32的一端，各介质埋层20上的各下电荷槽221在第一方向a上的宽度W2逐渐减小。这样，使下电荷槽221的结构与上电荷槽211的结构相适应，相当于使上电荷槽211所处的区域的电容厚度由源端至漏端越来越薄，形成反型层的能力越来越强，对界面电荷(反型层电荷)固定的数量越来越多，从而提高器件的击穿电压。

在其中一个实施例中，参照图1所示，上电荷槽211的深度H1和下电荷槽221的深度H2均大于0，且小于等于4.5μm。可以理解的是，H1和H2的数值可以是0.1μm、0.5μm、1μm、1.5μm、2μm、3μm、4μm或4.5μm等。上电荷槽211的深度H1和下电荷槽221的深度H2位于上述范围内，一方面可以避免介质埋层20的厚度较厚，影响器件的散热性能；另一方面，在保证固定电荷能力的同时，使制备过程中的可操作和可选择的余地较大，降低制备难度。

在其中一个实施例中，参照图5所示，在第一方向a上，上电荷槽211的宽度W1和下电荷槽221的宽度W2均大于等于1μm，且小于等于5μm。可以理解的是，W1和W2的数值可以是1μm、2μm、3μm、3.5μm、4μm、4.5μm或5μm等。上电荷槽211的宽度W1和下电荷槽221的宽度W2位于上述范围内，一方面可以使上电荷槽211和下电荷槽221对电荷具有一定的固定能力，另一方面可以降低上电荷槽211和下电荷槽221的制备难度。

需要说明的是，本申请实施例涉及的数值和数值范围为近似值，受制造工艺的影响，可能会存在一定范围的误差，这部分误差本领域技术人员可以认为忽略不计。

在其中一个实施例中，介质埋层20的材质为二氧化硅、氮化硅或氟氧化硅。可以理解的是，介质埋层20的材质还可以为其他介电常数小于二氧化硅的介质材料。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种横向扩散金属氧化物半导体器件，其特征在于，包括层叠设置的衬底、介质埋层和顶硅层；所述顶硅层内设置有漂移区、源引出区和漏引出区，所述源引出区和所述漏引出区位于所述漂移区沿第一方向的两侧；

所述介质埋层靠近所述顶硅层的一侧设置有多个沿所述第一方向间隔排布的上槽组，所述上槽组包括上电荷槽；所述介质埋层靠近所述衬底的一侧设置有多个沿所述第一方向间隔排布的下槽组，所述下槽组包括下电荷槽；其中，各所述上槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述上槽组的深度逐渐增大；

所述第一方向垂直于所述衬底的厚度方向；所述衬底具有第一导电类型，所述顶硅层、所述漂移区、所述源引出区和所述漏引出区具有第二导电类型，所述第二导电类型和所述第一导电类型相反。

2.根据权利要求1所述的横向扩散金属氧化物半导体器件，其特征在于，各所述上槽组包括多个沿所述第一方向间隔排布的所述上电荷槽，且各所述上槽组中的各所述上电荷槽的深度相等。

3.根据权利要求1所述的横向扩散金属氧化物半导体器件，其特征在于，各所述上槽组包括一个所述上电荷槽；

所述介质埋层上的各所述上电荷槽由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述上电荷槽的深度逐渐增大。

4.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，各所述下槽组包括多个沿所述第一方向间隔排布的所述下电荷槽，且各所述下槽组中的各所述下电荷槽的深度相等；

所述介质埋层上的各所述下槽组的深度不相等。

5.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，各所述下槽组包括一个所述下电荷槽；

所述介质埋层上的各所述下电荷槽的深度不相等。

6.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，沿所述衬底的厚度方向，所述介质埋层上的各所述上电荷槽与所述介质埋层上的各所述下电荷槽一一相对地排布；

各所述下槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述下槽组的深度逐渐增大。

7.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，沿所述衬底的厚度方向，所述介质埋层上的各所述上电荷槽与所述介质埋层上的各所述下电荷槽相互交错排列；

各所述下槽组由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端排列，且各所述下槽组的深度逐渐减小。

8.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，所述介质埋层上的各所述上电荷槽沿所述第一方向均匀排布；

和/或，所述介质埋层上的各所述下电荷槽沿所述第一方向均匀排布。

9.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，由所述介质埋层靠近所述源引出区的一端至所述介质埋层远离所述源引出区的一端，各所述介质埋层上的各所述上电荷槽在所述第一方向上的宽度逐渐减小。

10.根据权利要求1-3中任一项所述的横向扩散金属氧化物半导体器件，其特征在于，所述上电荷槽的深度和所述下电荷槽的深度均大于0，且小于等于4.5μm；

和/或，在所述第一方向上，所述上电荷槽的宽度和所述下电荷槽的宽度均大于等于1μm，且小于等于5μm。