CN118076101A - 包括竖直沟道晶体管、位线和外围栅极的半导体器件 - Google Patents

包括竖直沟道晶体管、位线和外围栅极的半导体器件 Download PDF

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Abstract

一种半导体器件包括竖直沟道晶体管，该竖直沟道晶体管包括沿竖直方向延伸的竖直沟道区域和面向竖直沟道区域的第一侧表面的单元栅电极。位线在比竖直沟道晶体管的高度低的高度处电连接到竖直沟道晶体管。外围半导体主体的至少一部分设置在与竖直沟道区域相同的高度。外围源/漏区设置在外围半导体主体中，并且在水平方向上彼此间隔开。外围沟道区域在外围半导体主体中设置在外围源/漏区之间。外围栅极设置在外围半导体主体下方。外围栅极的至少一部分设置在与位线的至少一部分相同的高度。

Description

包括竖直沟道晶体管、位线和外围栅极的半导体器件
相关申请的交叉引用
本申请要求于2022年11月22日在韩国知识产权局递交的韩国专利申请No.10-2022-0157644的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种半导体器件，并且更具体地，涉及一种包括竖直沟道晶体管、位线和外围栅极的半导体器件以及制造该半导体器件的方法。
背景技术
已经进行了研究以减小半导体器件中包括的元件的尺寸并提高其性能。例如，在动态随机存取存储器(DRAM)中，已经进行了研究以可靠且稳定地形成具有减小尺寸的元件，但随着元件的尺寸减小，难以实现具有期望程度的性能的晶体管。
发明内容
一种半导体器件包括竖直沟道晶体管，该竖直沟道晶体管包括沿竖直方向延伸的竖直沟道区域和面向竖直沟道区域的第一侧表面的单元栅电极。位线在比竖直沟道晶体管的高度低的高度处电连接到竖直沟道晶体管。外围半导体主体的至少一部分设置在与竖直沟道区域相同的高度处。外围源/漏区设置在外围半导体主体中，并且在水平方向上彼此间隔开。外围沟道区域在外围半导体主体中设置在外围源/漏区之间，外围栅极设置在外围半导体主体下方。外围栅极的至少一部分设置在与位线的至少一部分相同的高度处。
一种半导体器件包括竖直沟道晶体管，该竖直沟道晶体管包括：第一单元源/漏区、在第一单元源/漏区上沿竖直方向与第一单元源/漏区间隔开的第二单元源/漏区、设置在第一单元源/漏区和第二单元源/漏区之间的竖直沟道区域、以及与竖直沟道区域的第一侧表面接触的单元栅极。外围晶体管包括在水平方向上彼此间隔开的外围源/漏区。外围沟道区域设置在外围源/漏区之间。外围栅极设置在外围沟道区域下方。位线设置在比竖直沟道晶体管的高度低的高度处，并且电连接到第一单元源/漏区。连接结构包括设置在比位线和外围栅极的高度低的高度处的第一下连接布线。第一外围接触插塞设置在第一下连接布线和外围晶体管之间，并且将第一下连接布线电连接到外围晶体管。
一种半导体器件包括单元半导体主体。外围半导体主体设置在与单元半导体主体基本相同的高度处。单元栅极与单元半导体主体的第一侧表面接触。外围栅极与外围半导体主体的下表面接触。位线设置在比单元半导体主体的高度低的高度处。接触结构设置在比单元半导体主体的高度高的高度处。外围栅极的至少一部分设置在与位线的至少一部分相同的高度处。
附图说明
根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面和特征，在附图中：
图1A和图1B是示出了根据本公开的示例实施例的半导体器件的平面图；
图2A至图2C是示出了根据本公开的示例实施例的半导体器件的截面图；
图2D至图2F是示出了半导体器件的修改例的截面图；
图3是示出了半导体器件的修改例的截面图；
图4是示出了根据本公开的示例实施例的制造半导体器件的方法的工艺的流程图；
图5A至图12C是示出了根据本公开的示例实施例的制造半导体器件的方法的截面图；以及
图13A至图14C是示出了制造半导体器件的方法的修改例的截面图。
具体实施方式
在下文中，将参考附图描述本公开的实施例如下。下文中，诸如“上”、“中”和“下”之类的术语可以被替换为诸如“第一”、“第二”和“第三”之类的其他术语，并且用于描述本公开的元件。诸如“第一”、“第一下”、“第一中间”、“第一上”、“第二”、“第二下”、“第二中间”、“第二上”、“第三”、“第三下”、“第三中间”和“第三上”之类的术语可以用于描述各种元件，但这些元件不一定受上述术语限制。例如，“第一元件”可以被称为“第二元件”。同样地，“第二下元件”可以被称为“第一元件”，并且“第二上元件”可以被称为“第一元件”。在这些元件之中，被称为“绝缘层”的元件可以通过附图标记彼此区分开。
将参考图1A、图1B、图2A、图2B和图2C描述半导体器件的示例。在图1A至图2C之中，图1A是示出了根据示例实施例的半导体器件的单元阵列区域和连接区域的图，并且图1B是示出了根据示例实施例的半导体器件的单元阵列区域和连接区域的图，图2A是示出了沿图1A中的线I-I'和II-II'截取的区域的截面图，图2B是示出了沿图1A中的线III-III’和IV-IV’截取的区域的截面图，图2C是示出了沿图1A中的线V-V'和图1B中的线VI-VI'截取的区域的截面图。
参考图1A、图1B、图2A、图2B和图2C，根据示例实施例的半导体器件1可以包括单元阵列区域CA、与单元阵列区域CA相邻的连接区域IA、以及外围区域PA。
单元阵列区域CA可以是其中布置有用于存储数据的存储单元的存储单元阵列区域，外围区域PA可以是包括外围电路的外围电路区域，并且连接区域IA可以是设置在外围区域PA和单元阵列区域CA之间的区域。
半导体器件1可以包括设置在单元阵列区域CA中的单元半导体主体7c和设置在外围区域PA中的外围半导体主体7p。
单元半导体主体7c和外围半导体主体7p可以设置在基本相同的高度处。单元半导体主体7c可以沿第一水平方向X和与第一水平方向X垂直的第二水平方向Y布置。
单元半导体主体7c和外围半导体主体7p可以由相同的半导体材料形成。例如，单元半导体主体7c和外围半导体主体7p可以由单晶半导体材料形成。单元半导体主体7c和外围半导体主体7p可以包括IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。单元半导体主体7c和外围半导体主体7p可以是包括硅、碳化硅、锗和/或硅锗的单晶半导体。单元半导体主体7c可以被称为单元半导体图案或单元硅图案，并且外围半导体主体7p可以被称为外围半导体图案或外围硅图案。
半导体器件1可以包括第一单元源/漏区7c_sd1、第二单元源/漏区7c_sd2，并且还可以包括单元竖直沟道区域7c_ch。
在每个单元半导体主体7c内，第一单元源/漏区7c_sd1可以设置在单元半导体主体7c的下部区域中，第二单元源/漏区7c_sd2可以设置在单元半导体主体7c的上部区域中，并且单元竖直沟道区域7c_ch可以设置在第一单元源/漏区7c_sd1和第二单元源/漏区7c_sd2之间。第二单元源/漏区7c_sd2可以设置在第一单元源/漏区7c_sd1上，并且可以设置在比第一单元源/漏区7c_sd1的高度高的高度处。第二单元源/漏区7c_sd2可以在竖直方向Z上与第一单元源/漏区7c_sd1间隔开。单元竖直沟道区域7c_ch可以被称为“单元沟道区域”或“竖直沟道区域”。
半导体器件1还可以包括设置在外围半导体主体7p中的外围源/漏区7p_sd和外围沟道区域7p_ch。外围沟道区域7p_ch可以设置在外围源/漏区7p_sd之间。
外围源/漏区7p_sd可以设置在外围半导体主体7p的下部区域中。在示例实施例中，外围源/漏区7p_sd可以从外围半导体主体7p的设置在下部区域中的部分延伸到外围半导体主体7p的中间区域，或者延伸到外围半导体主体7p的上部区域。
外围源/漏区7p_sd可以在水平方向上彼此间隔开。外围源/漏区7p_sd可以设置在彼此基本相同的高度处。外围沟道区域7p_ch可以设置在外围源/漏区7p_sd之间。外围沟道区域7p_ch也可以被称为水平沟道区域。
半导体器件1还可以包括外围主体区域7p_b，该外围主体区域7p_b在外围半导体主体7p中设置在外围源/漏区7p_sd和外围沟道区域7p_ch上。外围主体区域7p_b可以是阱区域或外围阱区域。在外围半导体主体7p内，外围源/漏区7p_sd和外围沟道区域7p_ch可以设置在外围主体区域7p_b下方。外围主体区域7p_b也可以被称为外围阱区域。
半导体器件1还可以包括单元栅极CG。每个单元栅极CG可以包括：单元栅电极27，面向单元半导体主体7c中的单元竖直沟道区域7c_ch的第一侧表面；以及单元栅介电层24，包括介于单元栅电极27和单元半导体主体7c之间的部分。单元栅介电层24可以与单元半导体主体7c中的单元竖直沟道区域7c_ch的第一侧表面接触。
单元栅极CG、第一单元源/漏区7c_sd1和第二单元源/漏区7c_sd2以及单元竖直沟道区域7c_ch可以包括在单元竖直沟道晶体管CTR中。单元竖直沟道晶体管CTR也可以被称为单元晶体管、竖直晶体管或竖直沟道晶体管。
单元栅电极27的下端可以设置在比单元半导体主体7c的下端的高度高的高度处。单元栅电极27的上端可以设置在比单元半导体主体7c的上端的高度低的高度处。
单元栅介电层24可以包括氧化硅和/或高κ介电材料。高κ介电材料可以是介电常数比氧化硅的介电常数高的材料。高κ介电材料可以包括金属氧化物或金属氮氧化物。例如，高κ介电材料可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合形成，但其示例实施例不一定限于此。单元栅介电层24可以形成为由上述材料形成的单个层或多个层。
单元栅电极27可以是字线WL。单元栅电极27可以包括掺杂多晶硅、金属、导电金属氮化物、金属-半导体化合物、导电金属氧化物、导电石墨烯、碳纳米管或其组合。例如，单元栅电极27可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或其组合形成，但其示例实施例不一定限于此。单元栅电极27可以包括由上述材料形成的单个层或多个层。
半导体器件1还可以包括背栅极(15和18)。背栅极(15和18)中的每一个可以包括：背栅电极18，面向单元半导体主体7c中的单元竖直沟道区域7c_ch的第二侧表面；以及背栅介电层15，包括介于背栅电极18和单元半导体主体7c之间的部分。背栅介电层15可以与单元半导体主体7c中的单元竖直沟道区域7c_ch的第二侧表面接触。
背栅电极18的下端可以设置在比单元半导体主体7c的下端的高度高的高度处。背栅电极18的上端可以设置在比单元半导体主体7c的上端的高度低的高度处。背栅电极18的上端可以设置在与单元栅电极27的上端的高度不同的高度处。例如，背栅电极18的上端可以设置在比单元栅电极27的上端的高度低的高度处。
背栅介电层15可以包括氧化硅和/或高κ介电材料。背栅电极18可以包括掺杂多晶硅、金属、导电金属氮化物、金属-半导体化合物、导电金属氧化物、导电石墨烯、碳纳米管或其组合。
背栅电极18可以防止在单元竖直沟道晶体管CTR的单元竖直沟道区域7c_ch中出现浮体效应，并且可以防止单元竖直沟道晶体管(CTR)的阈值电压被改变。因此，背栅电极18可以稳定地操作单元竖直沟道晶体管CTR。
半导体器件1还可以包括设置在背栅电极18下方的绝缘层21和设置在背栅电极18上的绝缘层12。背栅介电层15可以从与单元半导体主体7c接触的部分延伸到位于背栅电极18和绝缘层12之间的区域。
半导体器件1可以包括在一对相邻单元半导体主体7c之间设置在彼此相邻的一对单元栅电极27之间的绝缘层33、以及覆盖绝缘层33的侧表面和上表面的绝缘层30。单元栅电极27的下端可以被绝缘层30和33覆盖。在示例实施例中，绝缘层30和33的形状不一定限于附图所示的形状，例如图2A和图2B所示的形状，并且可以被修改为各种形状。
半导体器件1还可以包括设置在比单元竖直沟道晶体管CTR的高度低的高度处的位线43b和设置在外围半导体主体7p下方的外围栅极PG。外围栅极PG的至少一部分可以设置在与位线43b的至少一部分的高度相同的高度处。
外围栅极PG可以设置在外围区域PA中。外围栅极PG可以包括设置在外围半导体主体7p下方的外围栅电极43a、以及设置在外围栅电极43a和外围半导体主体7p之间的外围栅介电层36。外围栅极PG、外围沟道区域7p_ch和外围源/漏区7p_sd可以包括在外围晶体管PTR中。
外围栅介电层36可以包括氧化硅和/或高κ介电材料。外围栅电极43a可以包括顺序堆叠的多个外围导电层41a和39a。例如，外围栅电极43a的外围导电层41a和39a可以包括与外围栅介电层36接触的外围上导电层39a、以及在外围上导电层39a下方的外围下导电层41a。外围上导电层39a可以是功函数控制层。外围栅电极43a中的导电层41a和39a中的每一个可以是掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或其组合，但其示例实施例不一定限于此。外围导电层41a和39a中的每一个可以包括由前述材料形成的单个层或多个层。
位线43b可以设置在单元阵列区域CA中，并且可以延伸到连接区域IA中。位线43b可以与单元半导体主体7c接触。位线43b可以电连接到单元半导体主体7c中的第一单元源/漏区7c_sd1。
位线43b可以包括顺序堆叠的多个位线导电层41b和39b。例如，位线导电层41b和39b可以包括电连接到第一单元源/漏区7c_sd1的位线上导电层39b、以及设置在位线上导电层39b下方的位线下导电层41b。位线导电层41b和39b中的每一个可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或其组合形成，但其示例实施例不一定限于此。位线导电层41b和39b中的每一个可以包括由前述材料形成的单个层或多个层。
外围栅电极43a的至少一部分可以设置在与位线43b的至少一部分相同的高度处。外围栅电极43a的至少一部分可以包括与位线43b的至少一部分的材料相同的材料。
位线导电层41b和39b以及外围导电层41a和39a可以由相同的材料形成，并且可以具有相同的厚度。
位线导电层41b和39b之一以及外围导电层41a和39a之一可以由相同的材料形成。例如，位线下导电层41b和外围下导电层41a可以由相同的材料形成，并且可以具有相同的厚度。
半导体器件1还可以包括：位线封盖图案46b，在位线43b下方与位线43b对齐；以及外围栅封盖图案46a，在外围栅电极43a下方与外围栅电极43a对齐。位线封盖图案46b和外围栅封盖图案46a可以是包括相同绝缘材料(例如，氮化硅)的绝缘层。
半导体器件1还可以包括设置在外围栅电极43a和外围栅封盖图案46a的侧表面上的栅间隔物49。栅间隔物49可以是包括氧化硅、低κ介电材料和/或高κ介电材料的绝缘层。低κ介电材料可以是介电常数比氧化硅的介电常数低的材料。
半导体器件1还可以包括设置在外围半导体主体7p的侧表面上的器件隔离层9。器件隔离层9可以限定外围半导体主体7p。器件隔离层9可以由诸如氧化硅和/或氮化硅之类的绝缘材料形成。
可以存在多条位线43b。多条位线43b可以彼此平行。
半导体器件1还可以包括设置在位线43b之间并且与位线43b间隔开的屏蔽图案58。每个屏蔽图案58可以设置在彼此相邻的位线43b之间。
每个屏蔽图案58的竖直厚度可以不同于每条位线43b的竖直厚度。例如，每个屏蔽图案58的竖直厚度可以小于每条位线43b的竖直厚度。
在示例实施例中，“竖直厚度”可以指沿竖直方向Z的厚度或沿竖直方向Z在上表面和下表面之间的距离。
屏蔽图案58的下表面可以设置在与位线43b的下表面的高度不同的高度处。例如，屏蔽图案58的下表面可以设置在比位线43b的下表面的高度高的高度处。
屏蔽图案58的上表面可以设置在与位线43b的上表面的高度不同的高度处。例如，屏蔽图案58的上表面可以设置在比位线43b的上表面的高度低的高度处。
屏蔽图案58可以由导电材料形成。例如，屏蔽图案58可以包括掺杂多晶硅、金属、导电金属氮化物、金属-半导体化合物、导电金属氧化物、石墨烯、碳纳米管或其组合。屏蔽图案58可以屏蔽彼此相邻的位线43b之间的电容耦合。例如，屏蔽图案58可以通过减少或阻止相邻位线43b之间的寄生电容来减少位线43b中的RC延迟。
半导体器件1还可以包括绝缘层55，该绝缘层55覆盖屏蔽图案58和屏蔽图案58下方的绝缘层61的上表面和侧表面，并且覆盖绝缘层61的侧表面。绝缘层55和61可以在连接区域IA中覆盖位线43b的端部的侧表面。屏蔽图案58可以通过绝缘层55与位线43b间隔开。
半导体器件1可以包括设置在位线封盖图案46b、绝缘层55和61、绝缘层52和外围栅封盖图案46a下方的绝缘层63。
半导体器件1还可以包括下布线结构(66和69)。下布线结构(66和69)可以包括下连接布线69和在下连接布线69上电连接到下连接布线69的下接触插塞66。下连接布线69的下表面可以与绝缘层63的下表面共面。下连接布线69可以嵌入在绝缘层63中。下连接布线69可以设置在外围区域PA和连接区域IA中。
在示例中，在下连接布线69和下接触插塞66之中，可以一体地形成彼此电连接的下连接布线69和下接触插塞66。例如，在彼此电连接的下连接布线69和下接触插塞66中，下接触插塞66可以从下连接布线69连续地延伸而没有边界表面。
在示例中，在下连接布线69和下接触插塞66之中，可以通过不同的工艺来形成彼此电连接的下连接布线69和下接触插塞66，使得可以在下连接布线69和下接触插塞66之间形成边界表面。例如，下连接布线69的上表面和下接触插塞66的下表面可以彼此接触。
下接触插塞66可以包括接触插塞，该接触插塞在外围晶体管PTR和外围源/漏下连接布线69a之间将外围晶体管PTR电连接到外围源/漏下连接布线69a。例如，下接触插塞66可以包括电连接到外围源/漏区7p_sd的外围源/漏接触插塞66a和电连接到外围栅电极43a的外围栅接触插塞66b。
外围源/漏接触插塞66a可以与外围半导体主体7p中的外围源/漏区7p_sd的下表面接触，并且可以延伸到外围源/漏区7p_sd中。外围源/漏接触插塞66a的上端可以设置在比外围半导体主体7p的下表面(例如，外围源/漏区7p_sd的下表面)的高度高的高度处，并且可以设置在比外围源/漏区7p_sd的上端的高度低的高度处。
下连接布线69可以包括：外围源/漏下连接布线69a，在外围源/漏接触插塞66a下方电连接到外围源/漏接触插塞66a；以及外围栅极下连接布线69b，在外围栅接触插塞66b下方电连接到外围栅接触插塞66b。
下连接布线69还可以包括设置在连接区域IA中并延伸到外围区域PA中的位线下连接布线69c、以及在外围区域PA中的外围下连接布线69io。
半导体器件1还可以包括设置在绝缘层63和下连接布线69下方的绝缘层72、以及设置在绝缘层72下方的基底衬底75。
半导体器件1还可以包括设置在比单元半导体主体7c和外围半导体主体7p的高度高的高度处的绝缘层78、81和90。
半导体器件1还可以包括设置在单元阵列区域CA中的单元接触结构84。在绝缘层78、81和90之中，绝缘层78和90可以顺序地堆叠在单元阵列区域CA和与单元阵列区域CA相邻的连接区域IA中。
单元接触结构84可以穿透绝缘层78和90，并且可以与单元半导体主体7c接触。单元接触结构84可以电连接到单元半导体主体7c中的第二单元源/漏区7c_sd2。
每个单元接触结构84可以包括第一接触层84a、在第一接触层84a上的第二接触层84b、以及在第二接触层84b上的第三接触层84c。
第一接触层84a可以与单元半导体主体7c接触，并且可以电连接到第二单元源/漏区7c_sd2。第一接触层84a可以由硅层形成。
第一接触层84a的侧表面之间的竖直中心轴可以与单元半导体主体7c的侧表面之间的竖直中心轴不对齐。第一接触层84a的侧表面可以与单元半导体主体7c的侧表面不对齐。
在示例中，第一接触层84a可以包括掺杂多晶硅层，例如具有N型导电性的多晶硅层。
在示例中，第一接触层84a可以包括掺杂外延硅层。例如，第一接触层84a可以具有N型导电性，并且可以由从单元半导体主体7c外延生长的外延硅层形成。
第二接触层84b可以包括金属-半导体化合物层和/或导电阻挡层。例如，金属-半导体化合物层可以包括WSi、TiSi、TaSi、NiSi和/或CoSi，并且导电阻挡层可以包括TiN、TaN、WN、TiSiN、TaSiN和/或RuTiN。
第三接触层84c可以包括诸如钨之类的导电材料。
半导体器件1还可以包括连接结构(86和88)。连接结构(86和88)可以包括连接接触插塞86和上连接布线88。连接接触插塞86也可以被称为上接触插塞。
在示例中，在上连接布线88和连接接触插塞86之中，可以一体地形成彼此电连接的上连接布线88和连接接触插塞86。例如，在彼此电连接的上连接布线88和连接接触插塞86中，连接接触插塞86可以从上连接布线88连续地延伸而没有边界表面。
在示例中，在上连接布线88和连接接触插塞86之中，可以通过不同的工艺来形成彼此电连接的上连接布线88和连接接触插塞86，使得可以在上连接布线88和连接接触插塞86之间形成边界表面。例如，上连接布线88的上表面和连接接触插塞86的下表面可以彼此接触。
连接接触插塞86可以包括：第一连接接触插塞86a，电连接到外围源/漏下连接布线69a并接触外围源/漏下连接布线69a；第二连接接触插塞86b，电连接到外围半导体主体7p的外围主体区域7p_b并接触外围半导体主体7p的外围主体区域7p_b；第三连接接触插塞86c，电连接到外围下连接布线69io并接触外围下连接布线69io；第四连接接触插塞86d，电连接到位线43b并接触位线43b；以及第五连接接触插塞86e，电连接到位线下连接布线69c并接触位线下连接布线69c。
上连接布线88可以包括电连接到第一连接接触插塞86a的第一上连接布线88a、电连接到第二连接接触插塞86b的第二上连接布线88b、电连接到第三连接接触插塞86c的第三上连接布线88c、以及电连接到第四连接接触插塞86d和第五连接接触插塞86e的第四上连接布线88d。
第一上连接布线88a可以延伸到外围区域PA中。可以一体地形成第四上连接布线88d和第一上连接布线88a。
第一连接接触插塞86a可以在外围源/漏下连接布线69a和第一上连接布线88a之间将外围源/漏下连接布线69a电连接到第一上连接布线88a。第一连接接触插塞86a可以与外围源/漏下连接布线69a的上表面交叉，可以延伸到外围源/漏下连接布线69a中，并且可以与外围源/漏下连接布线69a接触。第一连接接触插塞86a的下端可以设置在比外围源/漏下连接布线69a的上表面的高度低的高度处。
第二连接接触插塞86b可以在外围半导体主体7p的外围主体区域7p_b与第二上连接布线88b之间将外围半导体主体7p的外围主体区域7p_b电连接到第二上连接布线88b。第二连接接触插塞86b可以与外围半导体主体7p的上表面相交，可以延伸到外围半导体主体7p中，并且可以与外围半导体主体7p接触。第二连接接触插塞86b的下端可以设置在比外围半导体主体7p的上表面的高度低的高度处。
第三连接接触插塞86c可以在外围下连接布线69io和第三上连接布线88c之间将外围下连接布线69io电连接到第三上连接布线88c。第三连接接触插塞86c可以与外围下连接布线69io的上表面交叉，可以延伸到外围下连接布线69io中，并且可以与外围下连接布线69io接触。
第四连接接触插塞86d可以在位线43b和第四上连接布线88d之间将位线43b电连接到第四上连接布线88d。第四连接接触插塞86d可以与位线43b的上表面交叉，可以延伸到位线43b中，并且可以与位线43b接触。第四连接接触插塞86d可以穿透位线43b的位线上导电层39b，并且可以与位线下导电层41b接触。第四连接接触插塞86d的下端可以设置在比位线43b的上表面的高度低的高度处。
第五连接接触插塞86e可以在位线下连接布线69c和第四上连接布线88d之间将位线下连接布线69c电连接到第四上连接布线88d。第五连接接触插塞86e可以与位线下连接布线69c的上表面交叉，可以延伸到位线下连接布线69c中，并且可以与位线下连接布线69c接触。
在绝缘层78、81和90之中，绝缘层78和81可以顺序地堆叠在外围区域PA和连接区域IA中。绝缘层90可以穿透绝缘层78上的绝缘层81，可以向上延伸，并且可以将上连接布线88彼此隔离。
半导体器件1还可以包括蚀刻停止层92，该蚀刻停止层92覆盖绝缘层90、单元接触结构84、以及连接结构(86和88)。
半导体器件1还可以包括数据存储结构94，该数据存储结构94在单元阵列区域CA中电连接到接触结构84。数据存储结构94可以包括穿透蚀刻停止层92并与接触结构84电连接的第一电极94a、在第一电极94a上的介电层94b、以及在介电层94b上的第二电极94c。
在示例中，数据存储结构94可以是用于将数据存储在DRAM中的电容器。例如，数据存储结构94的介电层94b可以是DRAM电容器介电层，并且介电层94b可以包括高κ介电层、氧化硅、氮化硅、氮氧化硅或其组合。
在示例中，数据存储结构94可以是用于存储DRAM和其他存储器数据的结构。例如，数据存储结构94可以是设置在第一电极94a和第二电极94c之间的电容器，并且被配置为存储包括介电层94b的铁电存储器(FeRAM)的数据，该介电层94b包括铁电层。例如，介电层94b可以是用于利用极化状态记录数据的铁电层。当数据存储结构94是用于存储铁电存储器(FeRAM)的数据的电容器时，介电层94b的铁电层可以包括Hf基化合物、Zr基化合物和/或Hf-Zr基化合物。
半导体器件1还可以包括：上绝缘层96，在外围区域PA和连接区域IA中设置在蚀刻停止层92上；以及上接触插塞98，穿透上绝缘层96和蚀刻停止层92，并且电连接到第三上连接布线88c。
通过设置如上所述的竖直沟道晶体管CTR、外围栅极PG以及位线43b和BL，可以提高半导体器件1的集成密度，并且可以提高半导体器件1的电性能。
在下文中，将描述上述示例实施例的元件的各种修改例。将基于所修改或替换的元件来描述下面所描述的上述示例实施例的元件的各种修改例。另外，将参考附图来描述下面所描述的经修改或替换的元件，但经修改或替换的元件可以彼此组合或者与上述元件组合，并且可以包括在示例实施例中的半导体器件中。
参考图2D至图2F，将描述上述屏蔽图案58的修改例。图2D至图2F是示出了半导体器件的修改例的截面图。图2D是示出了沿图1A中的线I-I’和II-II’截取的区域的截面图。图2E是沿图1A中的线III-III’和IV-IV’截取的区域的截面图。图2F是沿图1A中的V-V’线和图1B中的线VI-VI’截取的区域的截面图。
在修改例中，参考图2D至图2F，上面在图2A至图2C中描述的屏蔽图案58可以被修改为如图2E至图2F所示的屏蔽图案158。
每个屏蔽图案158的竖直厚度可以大于每条位线43b的竖直厚度。屏蔽图案158的下表面可以设置在比位线43b的下表面的高度低的高度处。上面参考图2A至图2C描述的绝缘层55和61可以被修改为穿透绝缘层163和172并且下表面与绝缘层172的下表面共面的绝缘层155。
在示例中，屏蔽图案158可以从设置在位线43b之间的部分延伸到位线43b下方的区域。因此，屏蔽图案158可以被修改为包括在比位线43b的高度低的高度处彼此连接的板部分和设置在位线43b之间的线部分。
将参考图3描述上述连接结构(86和88)之中的与位线43b电连接的连接结构的修改例。图3是示出了根据示例实施例的半导体器件的修改例的截面图，其示出了沿图1A中的线V-V’和图1B中的线VI-VI’截取的区域。
在修改例中，参考图3，图2C中的位线下连接布线(图2C中的69c)可以被修改为位线下连接布线69c’，该位线下连接布线69c’延伸以包括与位线43b重叠的部分。下接触插塞66还可以包括位线下接触插塞66c，该位线下接触插塞66c在位线43b和位线下连接布线69c’之间将位线43b电连接到位线下连接布线69c’。位线下接触插塞66c可以穿透位线43b的下表面，并且可以与位线43b接触。位线下接触插塞66c可以设置在比位线43b的下表面的高度高的高度处。
在下面的描述中，将参考图4和图5A至图12C以及图1A和图1B来描述根据示例实施例的制造半导体器件的方法的示例。图4是示出了根据示例实施例的制造半导体器件的方法的工艺的流程图，并且图5A、图6A、图8A、图9A、图10A、图11A和图12A是示出了沿线I-I'和II-II’截取的区域的截面图，图5B、图6B、图8B、图9B、图10B、图11B和图12B是示出了沿图1A中的线III-III'和IV-IV'截取的区域的截面图，并且图5C、图6C、图7、图8C、图9C、图10C、图11C和图12C是示出了沿图1A中的线V-V'和图1B中的线VI-VI'截取的区域的截面图。
参考图1A、图1B、图4、图5A、图5B和图5C，可以形成单元阵列区域CA中的单元半导体主体7c和外围区域PA中的外围半导体主体7p(S10)。
可以使用绝缘体上硅(SOI)衬底来形成单元半导体主体7c和外围半导体主体7p。例如，在包括下衬底3、下衬底3上的绝缘层5和绝缘层5上的上衬底在内的SOI衬底中，通过对上衬底进行图案化，可以形成单元半导体主体7c和外围半导体主体7p。这里，下衬底3和上衬底可以包括半导体材料层。因此，单元半导体主体7c和外围半导体主体7p可以由相同的半导体材料形成。单元半导体主体7c和外围半导体主体7p可以包括IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。单元半导体主体7c和外围半导体主体7p可以由包括硅、碳化硅、锗和/或硅锗的单晶半导体形成。例如，单元半导体主体7c和外围半导体主体7p可以是单晶硅图案或单晶碳化硅图案。
限定单元半导体主体7c和外围半导体主体7p的器件隔离层9可以形成在绝缘层5上。器件隔离层9可以由诸如氧化硅和/或氮化硅之类的绝缘材料形成。
可以形成单元栅极CG(S20)。在示例中，可以在形成单元栅极CG之前形成背栅极(15和18)。
形成背栅极(15和18)可以包括：形成背栅极沟槽，该背栅极沟槽允许彼此相邻的单元半导体主体7c在第二水平方向Y上以第一距离彼此间隔开且被暴露，并且沿第一水平方向X延伸；形成部分地填充背栅极沟槽的绝缘层12；在绝缘层12上形成覆盖背栅极沟槽的内壁的背栅介电层15；在背栅介电层15上形成部分地填充背栅极沟槽的背栅电极18；以及在背栅电极18上形成填充背栅极沟槽的其他部分的绝缘层21。
形成单元栅极CG可以包括允许彼此相邻的单元半导体主体7c在第二水平方向Y上以比第一距离大的第二距离彼此间隔开，并且还可以包括：允许单元半导体主体7c被暴露，形成沿第一水平方向X延伸的单元栅极沟槽，形成覆盖单元栅极沟槽的内壁的单元栅介电层24，在单元栅介电层24上分别形成面向彼此相邻的单元半导体主体7c的单元栅电极27，并且在单元栅电极27上顺序形成绝缘层30和33以填充单元栅极沟槽的其他部分。
背栅电极18之一可以形成在以第一距离彼此相邻的单元半导体主体7c之间。
单元栅电极27之中的彼此相邻的一对单元栅电极18可以形成在以第二距离彼此相邻的单元半导体主体7c之间。
单元栅电极27之中的彼此相邻的一对单元栅电极27可以形成在背栅电极18之中的彼此相邻的一对背栅电极18之间。
第一单元源/漏区7c_sd1可以形成在单元半导体主体7c中。第一单元源/漏区7c_sd1可以形成在每个单元半导体主体7c的上部区域中。
参考图1A、图1B、图6A、图6B和图6C，在形成到第一单元源/漏区7c_sd1的结构上，可以在外围半导体主体7p上形成外围栅介电层36，可以形成顺序地堆叠在包括外围栅介电层36的结构上的多个导电层39和41，并且可以在多个导电层39和41上形成封盖层46。多个导电层39和41可以包括顺序堆叠的第一导电层39和第二导电层41。封盖层46可以包括诸如氮化硅之类的绝缘材料。
在示例实施例中，形成在单元阵列区域CA中的多个导电层39和41中的至少一个导电层和形成在外围区域PA中的多个导电层39和41中的至少一个导电层可以是通过相同工艺形成的相同导电层。例如，形成在单元阵列区域CA中的多个导电层39和41之中的第二导电层41与形成在外围区域PA中的多个导电层39和41之中的第二导电层41可以相同。
在示例实施例中，形成在单元阵列区域CA中的多个导电层39和41之中的第一导电层39与形成在外围区域PA中的多个导电层39和41之中的第一导电层39可以彼此不同。例如，为了调整形成在外围区域PA中的具有各种阈值电压的晶体管的阈值电压，形成在外围区域PA中的第一导电层39可以形成为用于调整晶体管的阈值电压的功函数控制层。
参考图1A、图1B和图7，可以通过对外围区域PA中的多个导电层(图6C中的39和41)和封盖层(图6C中的46)进行图案化来形成顺序堆叠的外围栅电极43a和外围栅封盖图案46a。外围栅介电层36可以保留在外围栅电极43a下方。外围栅介电层36和外围栅电极43a可以包括在外围栅极PG中。外围栅电极43a可以包括顺序堆叠的多个导电层39a和41b。栅间隔物49可以形成在顺序堆叠的外围栅电极43a和外围栅封盖图案46a的侧表面上。
外围源/漏区7p_sd可以在外围栅极PG的两侧形成在外围半导体主体7p中。
在外围半导体主体7p内，外围源/漏区7p_sd之间的区域可以被定义为外围沟道区域7p_ch，并且外围源/漏区7p_sd和外围沟道区域7p_ch下方的区域可以被定义为外围主体区域7p_b。外围主体区域7p_b也可以被称为外围阱区域。外围栅极PG、外围沟道区域7p_ch和外围源/漏区7p_sd可以包括在外围晶体管PTR中。
此后，可以形成绝缘材料层，并且可以通过对绝缘材料层进行平坦化直到暴露封盖层46的上表面和外围栅封盖图案46a来形成绝缘层52。绝缘层52可以包括氧化硅、低κ介电材料和/或氮化硅。绝缘层52可以形成在外围源/漏区7p_sd和器件隔离层9上。
参考图1A、图1B、图4、图8A、图8B和图8C，可以通过对其余导电层39和41和封盖层46进行图案化来包括顺序堆叠的位线43b和位线封盖图案46b。每条位线43b可以包括顺序堆叠的多个导电层39b和41b。位线43b可以电连接到第一单元源/漏区7c_sd1。
位线43b可以设置在单元阵列区域CA内，并且可以从单元阵列区域CA延伸到与单元阵列区域CA相邻的连接区域IA。因此，可以形成位线43b和外围区域PA中的外围栅极PG(S30)。
参考图1A、图1B、图9A、图9B和图9C，可以形成屏蔽图案58。每个屏蔽图案58可以设置在位线43b之中的彼此相邻的位线之间。
在示例中，形成屏蔽图案58可以包括：形成至少共形地覆盖位线43b之间的空间的绝缘层55，在绝缘层55上形成部分地填充位线43b之间的空间的导电图案，在导电图案上形成绝缘层61，并且进行平坦化直到暴露位线封盖图案46b和外围栅封盖图案46a的上表面。
在示例中，形成屏蔽图案58可以包括：形成至少共形地覆盖位线43b之间的空间的绝缘层55，在绝缘层55上形成填充位线43b之间的空间并覆盖位线封盖图案46b的上部的导电层，并且去除外围区域PA中的导电层和绝缘层55。因此，屏蔽图案58可以形成为这样的形状，即该形状包括填充位线43b之间的区域和与位线43b竖直重叠的部分。
参考图1A、图1B、图10A、图10B和图10C，可以形成绝缘层63。绝缘层63可以形成为单个层或多个层。
可以形成电连接到外围晶体管PTR的下布线结构(66和69)。
在示例中，可以使用双镶嵌工艺来形成下布线结构(66和69)。例如，形成下布线结构(66和69)可以包括：在绝缘层63、52和46a中形成过孔和布线沟槽，并且形成同时填充过孔和布线沟槽的导电材料层。因此，下布线结构(66和69)可以包括填充过孔的下接触插塞66、以及从下接触插塞66延伸并填充布线沟槽的下连接布线69。
在示例中，形成下布线结构(66和69)可以包括：通过单镶嵌工艺来形成下接触插塞66，并且通过单镶嵌工艺来形成下连接布线69。因此，由于通过不同的工艺来形成下接触插塞66和下连接布线69，因此可以在下接触插塞66的上表面与下连接布线69的下表面之间形成边界表面，该下接触插塞66的上表面与下连接布线69的下表面彼此接触。
在示例中，形成下布线结构(66和69)可以包括：通过单镶嵌工艺来形成下接触插塞66，并且通过图案化工艺来形成下连接布线69。这里，图案化工艺可以包括：沉积导电层，并且随后通过光刻工艺来蚀刻该导电层。因此，由于通过不同的工艺来形成下接触插塞66和下连接布线69，因此可以在下接触插塞66的上表面与下连接布线69的下表面之间形成边界表面，该下接触插塞66的上表面与下连接布线69的下表面彼此接触。
下接触插塞66和下连接布线69可以包括电连接到外围源/漏区7p_sd的外围源/漏接触插塞66a、电连接到外围源/漏接触插塞66a的外围源/漏下连接布线69a、电连接到外围栅电极43a的外围栅接触插塞66b、以及电连接到外围栅接触插塞66b的外围栅极下连接布线69b。下连接布线69可以包括设置在连接区域IA中并延伸到外围区域PA中的位线下连接布线69c、以及设置在外围区域PA中的外围下连接布线69io。绝缘层72可以形成在绝缘层63和下连接布线69上。
参考图1A、图1B、图4、图11A、图11B和图11C，可以执行晶片接合工艺(S40)。执行晶片接合工艺可以包括：制备基底衬底75，并且将基底衬底75的表面接合到绝缘层72。基底衬底75可以是虚设半导体衬底，该虚设半导体衬底包括在其表面上与绝缘层72接触并接合到绝缘层72的材料层。
参考图1A、图1B、图4、图12A、图12B和图12C，可以通过去除下衬底3和绝缘层5(按照该顺序)来暴露单元半导体主体7c和外围半导体主体7p。
第二单元源/漏区7c_sd2可以形成在单元阵列区域CA中的单元半导体主体7c中。
在每个单元半导体主体7c内，第一单元源/漏区7c_sd1和第二单元源/漏区7c_sd2之间的区域可以被定义为单元竖直沟道区域7c_ch。因此，可以形成包括第一单元源/漏区7c_sd1和第二单元源/漏区7c_sd2、单元竖直沟道区域7c_ch和单元栅极CG的单元竖直沟道晶体管CTR。
绝缘层78、81和90可以形成在形成到单元竖直沟道晶体管CTR的结构上。绝缘层78、81和90可以覆盖单元半导体主体7c和外围半导体主体7p。
可以形成单元接触结构84以及连接结构(86和88)(S50)。
每个单元接触结构84可以包括与单元半导体主体7c接触并与第二单元源/漏区7c_sd2电连接的第一接触层84a、在第一接触层84a上的第二接触层84b、以及在第二接触层84b上的第三接触层84c。
形成单元接触结构84可以包括：形成绝缘层78和81，形成穿透绝缘层78和81的孔，形成部分地填充该孔并与单元半导体主体7c接触的第一接触层84a，在该孔中形成第二接触层84b，在第二接触层84b上形成覆盖该孔的其他部分并覆盖绝缘层81的导电层，并且形成穿透导电层和绝缘层81的绝缘层90。在单元阵列区域CA内，绝缘层90可以穿透绝缘层81，并且可以与绝缘层78接触。
在示例中，第一接触层84a可以是通过外延生长工艺形成的外延层。例如，第一接触层84a可以是具有N型导电性的外延生长的硅层。
在示例中，第一接触层84a可以是具有N型导电性的多晶硅层。
第二接触层84b可以是金属-半导体化合物层。
第三接触层84c可以是金属层。第三接触层84c也可以被称为着接焊盘。
连接结构(86和88)可以包括连接接触插塞86和上连接布线88。
在示例中，形成连接结构(86和88)可以包括：形成接触孔，形成填充接触孔并覆盖绝缘层78的导电层，并且形成穿透导电层和绝缘层81的绝缘层90。保留在接触孔中的导电层可以是连接接触插塞86，并且被绝缘层90分开的导电层可以是上连接布线88。上连接布线88可以从连接接触插塞86延伸。
连接接触插塞86可以包括：第一连接接触插塞86a，电连接到外围源/漏下连接布线69a并接触外围源/漏下连接布线69a；第二连接接触插塞86b，电连接到外围半导体主体7p的外围主体区域7p_b并接触外围半导体主体7p的外围主体区域7p_b；第三连接接触插塞86c，与外围下连接布线69io接触并电连接到外围下连接布线69io；第四连接接触插塞86d，与位线43b接触并电连接到位线43b；以及第五连接接触插塞86e，与位线下连接布线69c接触并电连接到位线下连接布线69c。
上连接布线88可以包括电连接到第一连接接触插塞86a的第一上连接布线88a、电连接到第二连接接触插塞86b的第二上连接布线88b、电连接到第三连接接触插塞86c的第三上连接布线88c、以及电连接到第四连接接触插塞86d和第五连接接触插塞86e的第四上连接布线88d。
第一上连接布线88a可以延伸到外围区域PA中。可以一体地形成第四上连接布线88d和第一上连接布线88a。
参考图1A、图1B、图2A、图2B和图2C，可以形成覆盖绝缘层90、单元接触结构84以及连接结构(86和88)的蚀刻停止层92。
电连接到接触结构84的数据存储结构94可以形成在单元阵列区域CA中。数据存储结构94可以包括穿透蚀刻停止层92并与接触结构84电连接的第一电极94a、在第一电极94a上的介电层94b、以及在介电层94b上的第二电极94c。
上绝缘层96可以形成在外围区域PA和连接区域IA中的蚀刻停止层92上，并且可以形成穿透上绝缘层96和蚀刻停止层92并与第三上连接布线88c电连接的上接触插塞98。
在上述示例实施例中，形成位线43b和外围栅电极43a可以包括：形成包括彼此相同的至少一个导电层的多个导电层(图6A至图6C中的39和41)，通过对外围区域PA中的多个导电层(图6C中的39和41)进行图案化来形成外围栅电极43a，通过对单元阵列区域CA和连接区域IA中的多个导电层(图6A至图6C中的39和41)进行图案化来形成位线43b，并且形成下布线结构(66和69)。
在上述示例实施例中，可以使用彼此相同的至少一个导电层来形成位线43b和外围栅电极43a。
制造上述位线43b和外围栅电极43a的方法不一定限于上述示例实施例，并且可以以各种方式进行修改。如上所述，将参考图13A至图14C描述制造位线43b和外围栅电极43a的方法的修改例。图13A和图14A是示出了沿图1A中的线I-I'和II-II'截取的区域的截面图，图13B和图14B是示出了沿图1A中的线III-III’截取的区域的截面图，并且图13C和图14C是示出了沿图1A中的线IV-IV’和图1B中的线V-V’截取的区域的截面图。
参考图1A、图1B、图13A、图13B和图13C，可以形成如参考图6A至图6C所描述的顺序堆叠的导电层(图6A至图6C中的39和41)，并且可以制备形成到导电层39和41上的封盖层(图6A至图6C中的46)的结构。
通过执行与参考图7描述的示例基本相同的工艺，外围晶体管PTR、外围栅封盖图案46a和绝缘层52可以形成在外围区域PA中。可以通过对外围区域PA中的导电层39和41进行图案化来形成外围晶体管PTR的外围栅电极43a。
可以形成覆盖封盖层46、绝缘层52和外围栅封盖图案46a的绝缘层163，并且可以形成如参考图10A至图10C所描述的下布线结构(66和69)。绝缘层172可以形成在绝缘层163以及下布线结构(66和69)上。
可以对单元阵列区域CA和连接区域IA中的导电层(图6A至图6C中的39和41)、封盖层46以及绝缘层163和172图案化。在单元阵列区域CA和连接区域IA中，导电层(图6A至图6C中的39和41)可以被图案化并且可以形成为位线143b。因此，每条位线143b可以包括通过对导电层(图6A至图6C中的39和41)进行图案化而形成的导电层139b和141b。可以保留在每条位线143b上被图案化的封盖层146b以及绝缘层163和172。
参考图1A、图1B、图14A、图14B和图14C，可以形成屏蔽图案158。每个屏蔽图案158可以设置在位线143b之中的彼此相邻的位线之间。形成屏蔽图案158可以包括：形成至少共形地覆盖位线143b之间的空间的绝缘层155，在绝缘层155上形成部分地填充位线143b之间的空间的导电图案，在导电图案上形成绝缘层161，并且进行平坦化直到暴露绝缘层172。
在上述示例实施例中，形成位线143b和外围栅电极43a可以包括：形成包括彼此相同的至少一个导电层的多个导电层(图6A至图6C中的39和41)，通过对外围区域PA中的多个导电层(图6C中的39和41)进行图案化来形成外围栅电极43a，形成下布线结构(66和69)，并且通过对单元阵列区域CA和连接区域IA中的多个导电层(图6A至图6C中的39和41)进行图案化来形成位线143b。
在上述示例实施例中，可以使用彼此相同的至少一个导电层来形成位线143b和外围栅电极43a。
根据前述示例实施例，可以提供一种包括竖直沟道晶体管、外围栅极和位线的半导体器件。位线可以设置在比竖直沟道晶体管的高度低的高度处，位线的至少一部分和外围栅极的至少一部分可以设置在相同的高度处并且可以包括相同的材料。通过提供竖直沟道晶体管、外围栅极和位线，可以提高半导体器件的集成密度，可以提高半导体器件的可靠性，并且可以提高半导体器件的电性能。
虽然上面已经示出和描述了示例实施例，但对于本领域技术人员来说显然的是，在不脱离本公开的范围的情况下，可以进行修改和变型。

Claims (20)

1.一种半导体器件，包括：
竖直沟道晶体管，包括沿竖直方向延伸的竖直沟道区域和面向所述竖直沟道区域的第一侧表面的单元栅电极；
位线，在比所述竖直沟道晶体管的高度低的高度处电连接到所述竖直沟道晶体管；
外围半导体主体，所述外围半导体主体的至少一部分在与所述竖直沟道区域相同的高度处；
外围源/漏区，设置在所述外围半导体主体中，并且在垂直于所述竖直方向的水平方向上彼此间隔开；
外围沟道区域，设置在所述外围半导体主体中并且设置在所述外围源/漏区之间；以及
外围栅极，在所述外围半导体主体下方，
其中，所述外围栅极的至少一部分在与所述位线的至少一部分相同的高度处。
2.根据权利要求1所述的半导体器件，
其中，所述外围栅极包括设置在所述外围半导体主体下方的外围栅电极、以及设置在所述外围栅电极和所述外围半导体主体之间的外围栅介电层，并且
其中，所述外围栅电极的至少一部分包括与所述位线的至少一部分相同的导电材料。
3.根据权利要求1所述的半导体器件，
其中，所述竖直沟道晶体管还包括第一单元源/漏区和第二单元源/漏区，所述第二单元源/漏区在比所述第一单元源/漏区的高度高的高度处，
其中，所述竖直沟道区域设置在所述第一单元源/漏区和所述第二单元源/漏区之间，并且
其中，所述位线电连接到所述第一单元源/漏区。
4.根据权利要求3所述的半导体器件，还包括：
接触结构，设置在所述第二单元源/漏区上；以及
数据存储结构，设置在所述接触结构上。
5.根据权利要求4所述的半导体器件，
其中，所述接触结构包括电连接到所述第二单元源/漏区的第一接触层，
其中，所述第一接触层包括硅，并且
其中，所述第一接触层的竖直中心轴与所述竖直沟道区域的竖直中心轴不对齐。
6.根据权利要求5所述的半导体器件，
其中，所述接触结构还包括设置在所述第一接触层上的第二接触层、以及设置在所述第二接触层上的第三接触层，
其中，所述第一接触层、所述第二接触层和所述第三接触层包括不同的材料，并且
其中，所述数据存储结构电连接到所述第三接触层。
7.根据权利要求4所述的半导体器件，其中，所述第一单元源/漏区、所述竖直沟道区域和所述第二单元源/漏区设置在单晶硅图案中。
8.根据权利要求1所述的半导体器件，还包括：
下连接布线，设置在比所述外围栅极和所述位线的高度低的高度处；
上连接布线，设置在比所述外围半导体主体的高度和所述竖直沟道晶体管的高度高的高度处；
外围连接接触插塞，在所述上连接布线和所述下连接布线之间将所述上连接布线电连接到所述下连接布线；以及
位线连接接触插塞，在所述上连接布线和所述位线之间将所述上连接布线电连接到所述位线。
9.根据权利要求8所述的半导体器件，
其中，所述位线连接接触插塞延伸到所述位线中，并且与所述位线接触，并且
其中，所述外围连接接触插塞延伸到所述下连接布线中，并且与所述下连接布线接触。
10.根据权利要求1所述的半导体器件，还包括：
背栅电极，面向所述竖直沟道区域的第二侧表面；以及
背栅介电层，设置在所述竖直沟道区域的所述第二侧表面与所述背栅电极之间，
其中，所述竖直沟道晶体管还包括设置在所述竖直沟道区域的所述第一侧表面与所述单元栅电极之间的单元栅介电层。
11.一种半导体器件，包括：
竖直沟道晶体管，包括第一单元源/漏区、在所述第一单元源/漏区上沿竖直方向与所述第一单元源/漏区间隔开的第二单元源/漏区、设置在所述第一单元源/漏区和所述第二单元源/漏区之间的竖直沟道区域、以及与所述竖直沟道区域的第一侧表面接触的单元栅极；
外围晶体管，包括在水平方向上彼此间隔开的外围源/漏区、设置在所述外围源/漏区之间的外围沟道区域、以及设置在所述外围沟道区域下方的外围栅极；
位线，设置在比所述竖直沟道晶体管的高度低的高度处，并且电连接到所述第一单元源/漏区；以及
连接结构，
其中，所述连接结构包括：
第一下连接布线，设置在比所述位线和所述外围栅极二者的高度低的高度处；以及
第一外围接触插塞，设置在所述第一下连接布线和所述外围晶体管之间，并且将所述第一下连接布线电连接到所述外围晶体管。
12.根据权利要求11所述的半导体器件，
其中，所述外围栅极包括设置在所述外围沟道区域下方的外围栅电极、以及设置在所述外围栅电极和所述外围沟道区域之间的外围栅介电层，并且
其中，所述外围栅电极的至少一部分设置在与所述位线的至少一部分相同的高度处。
13.根据权利要求12所述的半导体器件，
其中，所述位线包括顺序堆叠的多个第一导电层，
其中，所述外围栅电极包括顺序堆叠的多个第二导电层，并且
其中，所述多个第一导电层中的至少一个包括与所述多个第二导电层中的至少一个相同的材料。
14.根据权利要求11所述的半导体器件，还包括：
屏蔽图案，设置在所述位线的侧表面上并且包括导电材料；以及
绝缘层，设置在所述位线和所述屏蔽图案之间。
15.根据权利要求11所述的半导体器件，还包括：
接触结构，设置在所述第二单元源/漏区上；以及
数据存储结构，设置在所述接触结构上，
其中，所述接触结构包括电连接到所述第二单元源/漏区的下接触层和设置在所述下接触层上的上接触层。
16.根据权利要求15所述的半导体器件，
其中，所述连接结构还包括：
第二下连接布线，设置在与所述第一下连接布线基本相同的高度处；
上连接布线，设置在与所述上接触层基本相同的高度处；以及
连接接触插塞，在所述上连接布线和所述第二下连接布线之间将所述上连接布线电连接到所述第二下连接布线。
17.根据权利要求11所述的半导体器件，还包括：
背栅极，与所述竖直沟道区域的第二侧表面接触。
18.一种半导体器件，包括：
单元半导体主体；
外围半导体主体，设置在与所述单元半导体主体基本相同的高度处；
单元栅极，与所述单元半导体主体的第一侧表面接触；
外围栅极，与所述外围半导体主体的下表面接触；
位线，设置在比所述单元半导体主体的高度低的高度处；以及
接触结构，设置在比所述单元半导体主体的高度高的高度处，
其中，所述外围栅极的至少一部分设置在与所述位线的至少一部分相同的高度处。
19.根据权利要求18所述的半导体器件，
其中，所述接触结构包括与所述单元半导体主体的上表面接触的下接触层和设置在所述下接触层上的上接触层，并且
其中，所述下接触层的侧表面之间的竖直中心轴与所述单元半导体主体的侧表面之间的竖直中心轴不对齐。
20.根据权利要求19所述的半导体器件，还包括：
数据存储结构，电连接到所述接触结构；
上连接布线，所述上连接布线的至少一部分设置在与所述上接触层的至少一部分相同的高度处；
下连接布线，设置在比所述位线和所述外围栅极两者的高度低的高度处；以及
连接接触插塞，在所述上连接布线和所述下连接布线之间将所述上连接布线电连接到所述下连接布线。
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