CN118039672A - 半导体终端结构及其制备方法、半导体器件 - Google Patents

Abstract

本发明提供一种半导体终端结构及其制备方法、半导体器件，属于半导体器件技术领域。该半导体终端结构位于外延片的终端区，该外延片还包括元胞区。该外延片包括衬底和位于衬底上的外延层，外延层中设置有若干个间隔分布的浮空岛；每个浮空岛中包含至少一层钳位层；钳位层与浮空岛的掺杂类型不同，钳位层、外延层和衬底的掺杂类型相同。该终端结构和包含该终端结构的半导体器件通过在浮空岛内设置钳位层来钳位浮空岛的电势和加速耗尽区的恢复，缓解动态退化效应，同时保证器件的击穿电压不会降低。

Description

半导体终端结构及其制备方法、半导体器件

技术领域

本发明属于半导体器件技术领域，具体涉及一种半导体终端结构和包含该终端结构的半导体器件以及该终端结构的制备方法。

背景技术

尽管宽禁带半导体器件的研究已经取得了一定的成果，但仍然存在一些技术问题。以SiC为例，SiC器件的性能逐渐接近SiC单极型器件的一维理论极限。超级结技术可以突破单极型器件一维理论极限，打破器件比导通电阻与器件击穿电压原有的桎梏关系，提升器件的导通性能。但是受限于材料特性差异，Si超级结的制备方法，如深槽刻蚀、深槽外延回填等技术很难直接应用在宽禁带半导体超结的制备中。

此外，为了缓解PN结的边缘和四角由于曲率效应被提前击穿导致器件阻断能力降低的问题，通常在PN结的周围形成结终端(terminal)结构，所引入的结终端结构可以分散原本聚集在PN结边缘的电场，使PN结边缘的电场强度被降低，器件的击穿电压被提高。然而，传统的终端结构受限于结构设计以及SiC中离子注入的深度，只能缓解漂移区表面附近电场的问题，无法保护漂移区深处的PN结。为了解决这一问题，行业内发展出了悬浮结构超结及其终端。

与传统的超结结构相比，悬浮结构超结具有更简单的制造工艺和更宽的加工窗口。悬浮结构超结的结终端的原理为：在阻断状态下，浮空P岛(P Island)被耗尽，耗尽区中带负电的空间电荷可以调制元胞区域和终端区域的电场分布，缓解终端区域曲率效应，提高器件的击穿电压。然而，悬浮结构超结存在严重的导通恢复迟滞问题，具体表现为：(1)当器件从反向阻断状态转为正向导通状态时，元胞区域的浮空P岛及其耗尽区在高频开关状态下无法及时得到空穴补充而恢复，浮空P岛及其周围漂移区电势增加，阻碍载流子输运，导致器件的损耗增加(动态退化)。(2)当器件从反向阻断状态转为正向导通状态时，终端区域的浮空P岛及其耗尽区无法在高频开关状态下及时得到空穴补充，多次重复开关后终端区域浮空P岛附近的电荷与电势分布处于不确定状态，导致器件的击穿电压降低。

发明内容

为了解决上述问题，本发明提供一种半导体终端结构。通过在该终端结构的浮空岛内设置掺杂类型与浮空岛掺杂类型相反的钳位层，来钳位浮空岛的电势和加速耗尽区的恢复，缓解动态退化效应，同时保证器件的击穿电压不会降低。

为了实现上述目的，本发明具体采用如下技术方案：

一种半导体终端结构，位于外延片的终端区，所述外延片还包括元胞区，所述外延片包括衬底和位于所述衬底上的外延层，所述外延层中设置有多个间隔排列的浮空岛；每个所述浮空岛中包含至少一层钳位层；所述钳位层与所述浮空岛的掺杂类型不同，所述钳位层、所述外延层和所述衬底的掺杂类型相同。可以理解的是，在一些技术方案中，所述浮空岛的掺杂类型为P型，称为浮空P岛；所述钳位层、所述外延层、所述衬底的掺杂类型为N型(例如所述钳位层为N+钳位层，所述外延层为N-外延层，所述衬底为N++衬底)。在其他一些技术方案中，所述浮空岛的掺杂类型为N型，称为浮空N岛；所述钳位层、所述外延层、所述衬底的掺杂类型为P型(例如所述钳位层为P+钳位层，所述外延层为P-外延层，所述衬底为P++衬底)。在一些技术方案中，多个所述浮空岛在所述外延层中间隔排列成一层。在其他一些实施方案中，多个所述浮空岛在所述外延层中呈多层间隔分布，每层的所述浮空岛的数量可以相同也可以不同。

在优选的实施方案中，多个所述浮空岛在所述外延层中呈多层间隔分布，多层所述浮空岛在所述外延层指向所述衬底的方向上对齐。

在优选的实施方案中，至少一个所述钳位层未完全包裹在所述浮空岛内。

在优选的实施方案中，沿所述元胞区至所述终端区的方向上，多个所述浮空岛间隔排列；沿所述外延层至所述衬底的方向上，多个所述浮空岛间隔排列；沿与所述元胞区至所述终端区的方向垂直且与所述外延层至所述衬底的方向垂直的方向上，多个所述浮空岛间隔排列且同一层的所述钳位层连成一个整体。

在优选的实施方案中，多个所述浮空岛在所述外延层中呈多层间隔分布，每层所述浮空岛的数量相同。

在优选的实施方案中，沿所述元胞区至所述终端区的方向上，相邻的所述浮空岛之间的间距不相同。

在优选的实施方案中，沿所述外延层至所述衬底的方向上，相邻的所述浮空岛之间的间距不相同。

在优选的实施方案中，在所述终端区，所述外延层远离所述衬底一侧的表层中设置有结终端扩展结构、斜面终端结构、场板、场限环中至少一种结构。

本发明还提供上述任一项方案中所述半导体终端结构的制备方法，包括以下步骤：

S1、在衬底上生长外延层；

S2、通过离子注入的方式在所述外延层中形成多个间隔排列的浮空岛；

S3、通过离子注入的方式在每个所述浮空岛内形成钳位层。

在优选的实施方案中，所述制备方法还包括以下步骤：在所述外延层远离所述衬底一侧的表层中通过离子注入形成结终端扩展结构或/和场限环。

在优选的实施方案中，所述制备方法还包括以下步骤：在所述外延层上继续生长第二层外延层，然后重复步骤S2～S3。

本发明还提供一种半导体器件，所述半导体器件包括上述任一项方案中所述的半导体终端结构和位于所述元胞区的元胞结构，所述终端区位于所述元胞区周围。

在优选的实施方案中，至少一个所述元胞结构内部的所述浮空岛的掺杂剂量与其他所述元胞结构内部的所述浮空岛的掺杂剂量不同。

在优选的实施方案中，至少一个所述元胞结构内部的所述钳位层的掺杂剂量与其他所述钳位层的掺杂剂量不同。

与现有技术相比，本发明的技术方案具有以下有益效果：(1)本发明的半导体终端结构中通过采用离子注入的方法在浮空岛内形成与该浮空岛的掺杂类型相反的钳位层，当具有该终端结构的半导体器件从阻断状态切换为导通状态时，钳位层可以起到钳位浮空岛的电势、加速耗尽区恢复的作用，从而保证器件的击穿电压不会降低。(2)本发明的半导体器件结构中，除终端结构中通过采用离子注入的方法在浮空岛内形成与该浮空岛的掺杂类型相反的钳位层外，元胞区也同样形成有浮空岛内包含与其掺杂类型相反的钳位层的结构。当半导体器件从阻断状态切换为导通状态时，元胞区和终端区的钳位层同时起到钳位浮空岛的电势、加速耗尽区恢复的作用，从而使器件的导通压降更低，达到缓解动态退化的作用，并保证器件的击穿电压不会降低的目的。

附图说明

图1为本发明实施例提供的一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图2为图1上沿截面LL’的截面示意图；

图3为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图4为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图5为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图6为图5上沿截面LL’的截面示意图；

图7为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图8为图7上沿截面LL’的截面示意图；

图9为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图10为图9上沿截面LL’的截面示意图；

图11为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图12为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图13为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图14为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图15为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图16为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图17为本发明实施例提供的另一种半导体终端结构及包含该终端结构的半导体器件的示意图；

图18为本发明实施例提供的另一种半导体器件的示意图；

图19为本发明实施例提供的另一种半导体器件的示意图；

图20为本发明实施例提供的另一种半导体器件的示意图；

图21为本发明实施例提供的另一种半导体器件的示意图；

图22为本发明实施例提供的另一种半导体器件的示意图；

图23为本发明实施例提供的另一种半导体器件的元胞区的结构示意图；

图24为本发明实施例提供的另一种半导体器件的元胞区的结构示意图；

图25为本发明实施例提供的另一种半导体器件的元胞区的结构示意图；

图26为本发明实施例提供的一种半导体终端结构的制备方法中步骤S2得到的结构示意图；

图27为本发明实施例提供的一种半导体终端结构的制备方法中步骤S3得到的终端结构的示意图；

图28为本发明实施例提供的一种半导体终端结构的制备方法中步骤S3得到的另一种终端结构的示意图；

图29为传统悬浮结构超结器件的结构示意图；

图30为本发明提供的一种半导体器件的元胞区掺杂浓度分布图；

图31为图30的半导体器件的元胞区在击穿时刻的电场分布图；

图32为图30的半导体器件的终端区掺杂浓度分布图；

图33为图30的半导体器件的终端区在击穿时刻的电场分布图；

图34为图29中传统悬浮结构超结器件的元胞区掺杂浓度分布图；

图35为图30中半导体器件和图34中半导体器件的击穿曲线图；

图36为图30中的半导体器件和图34中的半导体器件分别由阻断状态切换至导通状态后的导通压降的示意图。

图中：1、衬底；2、外延层；3、浮空P岛；4、N+钳位层；5、结终端扩展结构；6、介质钝化层；7、场限环；8、金属垫；91、沟槽栅极；92、平面栅极；10、栅极介质层；11、P阱区；12、源极P+区；13、源极N+区；14、层间介质层；15、JFET区；A、元胞区；B、终端区；A1、第一类元胞结构；A2、第二类元胞结构；A3、第三类元胞结构；A4、第四类元胞结构；LL’、截面。

具体实施方式

以下内容结合实施例对本发明的技术方案进行清楚、完整地描述，以使本领域技术人员能够充分地理解本发明。显然，所描述的实施例只是本发明的一部分优选的实施例，而不是全部的实施例。本领域普通技术人员在没有付出创造性劳动的前提下，对以下实施方式所作的任何等效变换或替代，均属于本发明的保护范围之内。

本发明中提到的方向性术语，例如“上”、“下”、“内”、“外”等所指示的方位或位置关系是基于说明书附图中的方位或位置关系，或是本发明的产品在使用时惯常摆放的方位或位置关系，仅是为了便于描述和理解本发明的产品结构，因此，方向性术语不能理解为对本发明的限制。在本发明中，除非另有明确的限定，第一特征在第二特征“上”、“之上”、“上方”和“上表面”之类的表述表示，第一特征和第二特征可以是直接接触，或是通过中间媒介间接接触；可以是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“下”、“之下”、“下方”和“下表面”之类的表述表示，第一特征和第二特征可以是直接接触，或是通过中间媒介间接接触；可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。本发明中使用的序数词，如“第一”、“第二”等仅用于描述目的以区别类似的对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。本发明中JFET是指结型场效应晶体管。以下实施例中未详细描述的方法均为本领域技术人员所熟知的常规方法。

如图1和图2所示，本发明的实施例提供一种半导体终端结构。该终端结构位于外延片的终端区B。外延片还包括元胞区A，所述终端区B围绕所述元胞区A设置。外延片包括衬底1和位于衬底1上的外延层2。衬底1的掺杂类型为N型，外延层2的掺杂类型为N型，外延层2的掺杂浓度低于衬底1的掺杂浓度。外延层2(包括元胞区A和终端区B)中通过离子注入形成有若干个浮空P岛3。沿元胞区A至终端区B的方向上(或沿终端区B至元胞区A的方向上，即图1上从左至右或从右至左的方向)，多个浮空P岛3间隔排列在外延层2中。沿外延层2至衬底1的方向上(或沿衬底1至外延层2的方向上，即图1上从上至下或从下至上的方向)，多个浮空P岛3间隔排列并且在外延层2中的位置是对齐的。沿与元胞区A至终端区B的方向垂直且与外延层2至衬底1的方向垂直的方向上(即图1上与纸面垂直的方向上)，多个所述浮空P岛3间隔排列在外延层2中。每一个浮空P岛3中均通过离子注入形成有一层N+钳位层4。沿与元胞区A至终端区B的方向垂直且与外延层2至衬底1的方向垂直的方向上(即图1上与纸面垂直的方向上)，同一层的N+钳位层4的数量为一个或多个。图2为图1上沿截面LL’的截面图，如图2所示，沿图1上与纸面垂直的方向上，同一层的N+钳位层4露出浮空P岛3连成一个整体，因此，同一层相邻的两个浮空P岛3之间的N+钳位层4直接与外延层2接触。该终端结构还包括结终端扩展结构5。结终端扩展结构5的掺杂类型为P型，位于外延层2远离衬底1的一侧的表层中。该终端结构进一步包括位于外延层2远离衬底1一侧的表面上的介质钝化层6。

可以理解的是，图2上的N+钳位层4是在与纸面垂直的方向上露出浮空P岛3，即N+钳位层4未完全被包裹在浮空P岛3内，露出浮空P岛3的部分可以直接与外延层2接触。在其他一些实施例中，如图3所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，N+钳位层4露出浮空P岛3，露出的部分直接与外延层2接触。在另一些实施例中，如图4所示，沿元胞区A至终端区B的方向上(或沿终端区B至元胞区A的方向上)，N+钳位层4露出浮空P岛3，露出的部分直接与外延层2接触；沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，N+钳位层4露出浮空P岛3，露出的部分直接与外延层2接触。在另一些实施例中，如图5和图6所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)以及沿与纸面垂直的方向上，N+钳位层4的上表面与浮空P岛的上表面平齐，因而N+钳位层4的上表面与外延层2直接接触。在另一些实施例中，如图7和图8所示，无论在哪个方向，N+钳位层4都是被完全包裹在浮空P岛3内部的。当N+钳位层4未完全被包裹在浮空P岛3内(即N+钳位层4有一部分区域位于浮空P岛3之外)时，N+钳位层4能够与外延层直接接触，在器件的开关过程中，N+钳位层4中的电子可以更快地补充浮空P岛3周围的耗尽区，加速器件恢复。当N+钳位层4完全被包裹在浮空P岛3内时，N+钳位层4内的电子可以通过隧穿效应流向外延层2，实现补充电子和钳位的功能。

与图2的结构不同的是，在其他一些实施例中，如图9和图10所示，在与纸面垂直的方向上，N+钳位层4的部分区域露出浮空P岛3直接与外延层2接触，并且同一层的N+钳位层4间隔排列在外延层2中。在另一些实施例中，如图7和图8所示，在与纸面垂直的方向上，N+钳位层4完全被包裹在浮空P岛3内，由于浮空P岛3在外延层2中间隔排列，因此N+钳位层4也是间隔排列在外延层2中的。

图1上沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，多层浮空P岛3的位置是对齐的，并且每层的浮空P岛3的数量不同。在其他一些实施例中，如图11所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，多层浮空P岛3的位置是对齐的，并且每层的浮空P岛3的数量相同。在另一些实施例中，如图12所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，多层浮空P岛3的位置是错开的，并且每层的浮空P岛3的数量不同。在另一些实施例中，如图13所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，多层浮空P岛3的位置是错开的，并且每层的浮空P岛3的数量相同。

图1上沿元胞区A至终端区B的方向上(或沿终端区B至元胞区A的方向上)，相邻的浮空P岛3之间的间距相同；沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，相邻的浮空P岛3之间的间距相同。在其他一些实施例中，如图14所示，沿元胞区A至终端区B的方向上(或沿终端区B至元胞区A的方向上)，相邻的浮空P岛3之间的间距是不同的(例如，间距逐渐增大)。在另一些实施例中，如图15所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，相邻的浮空P岛3之间的间距是不同的(例如，间距逐渐增大)。

与图1中的结构不同的是，如图16所示，沿衬底1至外延层2的方向上(或沿外延层2至衬底1的方向上)，每个浮空P岛3中包含多层(例如，两层)N+钳位层4。

与图1中的结构不同的是，在其他一些实施例中，如图17所示，该终端结构还包括多个场限环7，每个场限环7的掺杂类型为P型。多个场限环7位于外延层2远离衬底1的一侧的表层中，并在外延层2中间隔排列。在另一些实施例中，该终端结构还包括位于外延层2远离衬底1一侧的表层中的斜面终端结构。在另一些实施例中，该终端结构还包括位于外延层2远离衬底1一侧的表层中的场板结构。

如图1所示，本发明的实施例还提供一种包含上述任一项实施方案中提供的半导体终端结构的半导体器件。该半导体器件还包括设置在元胞区A的元胞结构。该元胞结构包括设置在外延层2远离衬底1一侧的表面上的金属垫8。在其他一些实施例中，如图18所示，该元胞结构包括设置在外延层2远离衬底1一侧的表面上的金属垫8和多个设置在外延层2远离衬底1一侧的表层中的场限环7，每个场限环7的掺杂类型为P型，场限环7位于金属垫8和浮空P岛3之间。在另一些实施例中，如图19所示，该元胞结构包括设置在外延层2远离衬底1一侧的表面上的金属垫8和设置在外延层2远离衬底1一侧的表层中的结终端扩展结构5，结终端扩展结构5位于金属垫8和浮空P岛3之间，结终端扩展结构5的掺杂类型为P型。在另一些实施例中，如图20所示，该元胞结构包括设置在外延层2远离衬底1一侧的表面上的金属垫8和设置在外延层2中的沟槽栅极91，沟槽栅极91的沟槽外壁设置有栅极介质层10。在外延层2中，围绕沟槽栅极91的周围设置有P阱区11。在金属垫8和P阱区11之间的外延层2中，围绕沟槽栅极91的周围设置有源极P+区12和源极N+区13，源极N+区13位于源极P+区12内部。金属垫8与沟槽栅极91的上表面之间通过层间介质层14隔离。在另一些实施例中，如图21所示，该元胞结构包括设置在外延层2远离衬底1的表面上的平面栅极92和金属垫8，平面栅极92的周围包覆有层间介质层14(此时层间介质层14也作为栅极介质层)，层间介质层14暴露在外延层2之外的部分被金属垫8包围。金属垫8与浮空P岛3之间的外延层2中间隔设置有P阱区11和结终端扩展结构5。该结终端扩展结构5延伸至终端区，其掺杂类型为P型。P阱区11和结终端扩展结构5之间的外延层2为JFET区15，JFET区15位于平面栅极92的正下方。在P阱区11与金属垫8之间的外延层2中以及结终端扩展结构5与金属垫8之间的外延层2中围绕JFET区15设置有源极N+区13，在源极N+区13周围设置有源极P+区12。进一步地，如图22所示，在JFET区15中设置有浮空P岛3，在浮空P岛3中设置有N+钳位层4。JFET区15中的浮空P岛3和N+钳位层4能够提高栅极介质层的可靠性。

进一步地，如图20、图21、图22所示，在终端结构的结终端扩展结构5中还掺杂有若干个间隔排列的N+钳位层4。

进一步地，将外延层2中P型掺杂剂量相同的元胞结构称为第一类元胞结构A1，将与第一类元胞结构A1的P型掺杂剂量不同的元胞结构称为第二类元胞结构A2。在其他一些实施例中，该半导体器件的元胞区中，至少一个元胞结构内部的外延层2中P型掺杂的剂量与其他元胞结构内部的外延层2中P型掺杂的剂量不同，即元胞区中至少存在一个第二类元胞结构A2。改变第二类元胞结构A2中的P型掺杂剂量可以通过增加浮空P岛3的数量或改变浮空P岛3的体积大小来实现。例如，如图23所示，第二类元胞结构A2的外延层2中的P型掺杂的剂量高于第一类元胞结构A1的外延层2中的P型掺杂剂量；或如图24所示，第二类元胞结构A2的外延层2中的P型掺杂的剂量高于第一类元胞结构A1的外延层2中的P型掺杂剂量。

进一步地，将外延层2中N型掺杂剂量相同的元胞结构称为第三类元胞结构A3，将与第三类元胞结构A3的N型掺杂剂量不同的元胞结构称为第四类元胞结构A4。在其他一些实施例中，该半导体器件的元胞区中，至少一个元胞结构内部的N+钳位层4中N型掺杂的剂量与其他元胞结构内部的N+钳位层4中N型掺杂的剂量不同，即元胞区中至少存在一个第四类元胞结构A4。改变第四类元胞结构A4中的N型掺杂剂量可以通过改变N+钳位层4的体积大小来实现。例如，如图25所示，第四类元胞结构A4内部的N+钳位层4中的掺杂剂量高于第三类元胞结构A3内部的N+钳位层4中的掺杂剂量。

可以理解的是，在其他一些实施例中，当衬底1的掺杂类型为P型时，外延层2的掺杂类型也为P型，浮空岛的掺杂类型为N型，钳位层的掺杂类型为P型。

如图26和图27所示，本发明的实施例还提供一种半导体终端结构的制备方法，包括以下步骤：

S1、在衬底1上生长外延层2；衬底1的材料为宽禁带半导体材料，例如衬底1的材料为SiC、GaN、Ga₂O₃、金刚石、AlN、磷化铟中任意一种。衬底1的掺杂类型为N+型，外延层2的掺杂类型为N-型。

S2、通过离子注入的方式在外延层2中形成多个间隔排列的浮空P岛3；

S3、通过离子注入的方式在每个浮空P岛3内形成N+钳位层4。

进一步地，在其他一些实施例中，如图28所示，在外延层的上表面继续生长第二层外延层，然后重复步骤S2和S3，形成多层浮空P岛3，每个浮空P岛3内部形成有N+钳位层4。

通过Slivaco仿真软件对本发明实施例提供的半导体器件的元胞结构和半导体终端结构以及传统悬浮结构超结器件的元胞区分别进行模拟测试。传统悬浮结构超结器件的结构示意图如图29所示。本发明中悬浮结构超结元胞区的掺杂浓度分布如图30所示，击穿时刻的电场分布如图31所示；悬浮结构超结终端区的掺杂浓度分布如图32所示，击穿时刻的电场分布如图33所示，击穿曲线如图35所示，半导体器件由阻断状态切换至导通状态后的导通压降如图36所示。传统悬浮结构超结器件的元胞区的掺杂浓度分布如图34所示，击穿曲线如图35所示，半导体器件由阻断状态切换至导通状态后的导通压降如图36所示。从图30～36可知，本发明中通过在元胞区和终端区的浮空岛内经离子注入形成钳位层(例如，在浮空P岛内经离子注入形成N+钳位层)，该钳位层在半导体器件从阻断状态切换为导通状态时，可以起到钳位浮空岛的电势、加速耗尽区恢复、降低导通压降的作用，最终起到缓解动态退化并且保证器件的击穿电压不降低的效果。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。对于任何熟悉本领域的技术人员来说，本发明可以有各种更改和变化。任何依据本发明申请保护范围及说明书内容所作的简单的等效变化和修饰，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体终端结构，位于外延片的终端区，所述外延片还包括元胞区，所述外延片包括衬底和位于所述衬底上的外延层，其特征在于，所述外延层中设置有若干个间隔分布的浮空岛；每个所述浮空岛中包含至少一层钳位层；所述钳位层与所述浮空岛的掺杂类型不同，所述钳位层、所述外延层和所述衬底的掺杂类型相同。

2.根据权利要求1所述的半导体终端结构，其特征在于，多个所述浮空岛在所述外延层中呈多层间隔分布，多层所述浮空岛在所述外延层指向所述衬底的方向上对齐。

3.根据权利要求1所述的半导体终端结构，其特征在于，至少一个所述钳位层未完全包裹在所述浮空岛内。

4.根据权利要求1所述的半导体终端结构，其特征在于，沿所述元胞区至所述终端区的方向上，多个所述浮空岛间隔排列；沿所述外延层至所述衬底的方向上，多个所述浮空岛间隔排列；沿与所述元胞区至所述终端区的方向垂直且与所述外延层至所述衬底的方向垂直的方向上，多个所述浮空岛间隔排列且同一层的所述钳位层连成一个整体。

5.根据权利要求1所述的半导体终端结构，其特征在于，多个所述浮空岛在所述外延层中呈多层间隔分布，每层所述浮空岛的数量相同。

6.根据权利要求1所述的半导体终端结构，其特征在于，沿所述元胞区至所述终端区的方向上，相邻的所述浮空岛之间的间距不相同；或/和沿所述外延层至所述衬底的方向上，相邻的所述浮空岛之间的间距不相同。

7.根据权利要求1所述的半导体终端结构，其特征在于，在所述终端区，所述外延层远离所述衬底一侧的表层中设置有结终端扩展结构、斜面终端结构、场板、场限环中至少一种结构。

8.权利要求1～7任一项所述的半导体终端结构的制备方法，其特征在于，包括以下步骤：

S1、在衬底上生长外延层；

S2、通过离子注入的方式在所述外延层中形成多个间隔排列的浮空岛；

S3、通过离子注入的方式在每个所述浮空岛内形成钳位层。

9.一种半导体器件，其特征在于，包括权利要求1～7任一项所述的半导体终端结构和位于所述元胞区的元胞结构，所述终端区位于所述元胞区周围。

10.根据权利要求9所述的半导体器件，其特征在于，至少一个所述元胞结构内部的所述浮空岛的掺杂剂量与其他所述元胞结构内部的所述浮空岛的掺杂剂量不同；或/和至少一个所述元胞结构内部的所述钳位层的掺杂剂量与其他所述钳位层的掺杂剂量不同。