CN117995686A - 一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 - Google Patents
一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 Download PDFInfo
- Publication number
- CN117995686A CN117995686A CN202410390451.4A CN202410390451A CN117995686A CN 117995686 A CN117995686 A CN 117995686A CN 202410390451 A CN202410390451 A CN 202410390451A CN 117995686 A CN117995686 A CN 117995686A
- Authority
- CN
- China
- Prior art keywords
- barrier layer
- layer
- silicon carbide
- hole
- jfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 42
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 238000002407 reforming Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 13
- 238000001465 metallisation Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供了一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，包括：在碳化硅衬底的一侧面淀积金属，形成漏极金属层，在碳化硅衬底另一侧面淀积生长，形成漂移层；淀积阻挡层，对阻挡层，离子注入，分别形成阱区、JFET控制区以及源区；去除原阻挡层，重新形成阻挡层，刻蚀阻挡层以及阱区，之后进行淀积，形成栅极介质层、第二栅极金属层、第一栅极金属层；去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，通过通孔淀积金属，形成源极金属层，能实现器件的快速开启。
Description
技术领域
本发明涉及一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法。
背景技术
碳化硅VDMOS作为SiC功率器件中的代表性器件，在电动汽车、航空航天、电力转换等领域有广泛的应用。现有的碳化硅VDMOS的开启电压高，器件的开启延时相对较大，这就导致了响应速度有所限制。
碳化硅VDMOS的开关速度直接影响器件的开关损耗，开关速度越慢开关损耗越高。现有的技术碳化硅VDMOS的阈值电压较高，完全导通的栅极电压一般为15V，这导致器件的开关速度相对较慢，开关损耗在总损耗中占比仍然较大。开关速度限制了电源系统功率密度的进一步提升，对电源系统的小型化产生不利影响，所以降低器件开关损耗，提高器件开关频率对于电源系统的小型化、高功率密度发展至关重要。
发明内容
本发明要解决的技术问题，在于提供一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，能实现器件的快速开启。
本发明是这样实现的：一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，包括如下步骤：
步骤1、在碳化硅衬底的一侧面淀积金属，形成漏极金属层，在碳化硅衬底另一侧面淀积生长，形成漂移层；
步骤2、在漂移层上方淀积阻挡层，对阻挡层刻蚀形成通孔，对漂移层进行离子注入，形成阱区；
步骤3、重新淀积阻挡层，对阻挡层刻蚀形成通孔，对通孔对漂移层进行离子注入，形成JFET控制区；
步骤4、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对阱区进行离子注入，形成源区；
步骤5、去除原阻挡层，重新形成阻挡层，刻蚀阻挡层以及阱区，之后进行淀积，形成栅极介质层；
步骤6、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔以及沟槽，通过通孔对沟槽进行金属淀积，形成第二栅极金属层；
步骤7、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，通过通孔进行金属淀积，形成第一栅极金属层；
步骤8、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，通过通孔淀积金属，形成源极金属层，去除阻挡层。
本发明的优点在于：
一、器件采用了沟槽型 VDMOS结构和JFET结构的集成，一共形成了四条从源极到漏极的沟道，避免了器件在栅极附近的导电沟道集中造成的发热问题；
二、器件采用对称结构，源极同时为VDMOS沟道和JFET沟道提供载流子，器件结构相对简单；
三、器件设置的栅极，不需要额外的驱动电压来完成器件的开关控制；
四、器件的阱区将栅介质层底部包围，抑制了由于栅极拐角处电场集中导致的栅极可靠性问题。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法的流程图。
图2为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图一。
图3为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图二。
图4为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图三。
图5为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图四。
图6为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图五。
图7为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图六。
图8为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图七。
图9为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的工序剖视图八。
图10为本发明一种沟槽型和JFET集成四沟道的碳化硅器件的原理图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...接触”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所述的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所述的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
如图1至10所示，本申请实施例通过提供一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，包括如下步骤：
步骤1、在碳化硅衬底1的一侧面淀积金属，形成漏极金属层8，在碳化硅衬底1另一侧面淀积生长，形成漂移层2；
步骤2、在漂移层2上方淀积阻挡层a，对阻挡层a刻蚀形成通孔，对漂移层2进行离子注入，形成阱区3；
步骤3、重新淀积阻挡层a，对阻挡层a刻蚀形成通孔，对通孔对漂移层2进行离子注入，形成JFET控制区21；
步骤4、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，对通孔对阱区3进行离子注入，形成源区31；
步骤5、去除原阻挡层a，重新形成阻挡层a，刻蚀阻挡层a以及阱区3，之后进行淀积，形成栅极介质层4；阱区3将栅介质层4底部包围，抑制了由于栅极拐角处电场集中导致的栅极可靠性问题；
步骤6、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔以及沟槽41，通过通孔对沟槽41进行金属淀积，形成第二栅极金属层7；
步骤7、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，通过通孔进行金属淀积，形成第一栅极金属层6；
步骤8、去除原阻挡层a，重新形成阻挡层a，刻蚀形成通孔，通过通孔淀积金属，形成源极金属层5，去除阻挡层a；所述碳化硅衬底1、漂移层2以及源区31均为N型，所述阱区3以及JFET控制区21均为P型；
所述JFET控制区21与源区31的横向最近距离为150-200nm，以保证器件在零偏时能有效关断和加正向电压时的快速开启；
碳化硅衬底1的掺杂浓度为2e18cm-3，漂移层2的掺杂浓度为3e16cm-3，阱区3的掺杂浓度为6e16 cm-3，源区31的掺杂浓度为5e19cm-3，JFET控制区21的掺杂浓度为1e17cm-3，漂移层2和阱区3的掺杂浓度主要是从器件耐压特性角度来分析的，掺杂浓度较小，保证反向耐压时器件空间电荷区扩散够深，不超过器件的临界电场强度。源区31和碳化硅衬底1的掺杂浓度是为了形成良好的欧姆接触，JFET控制区21掺杂浓度是为了降低导通电阻，以及与栅极源区空间电荷区扩散综合考虑。
器件采用了沟槽型 VDMOS结构和JFET结构的集成，在器件导通时一共形成了四条从源极到漏极的导电沟道，导电沟道横向分布在器件的内部，避免了器件在栅极附近的导电沟道集中造成的发热问题；
器件采用对称结构，源极同时为VDMOS反型形成的导电沟道和JFET结构沟道提供载流子，实现了器件结构的集成，器件结构相对简单；
器件在零电压条件下，JFET结构由JFET控制区和漂移层形成的pn结空间电荷区实现器件的关断，沟槽栅结构pn结空间电荷区实现器件的关断，在栅极加正向电压时，JFET通过偏执电压减小pn结范围实现器件导通，其开启电压低，能实现器件的快速开启，沟槽栅结构对p型阱区进行反型，开启电压高，导通电阻低，综合JFET结构和沟槽栅结构，器件能实现快速开启和低阻，器件的栅极控制电压相同，不需要额外的驱动电压来完成器件的开关控制没有增加器件外围电路的复杂度。
如图10所示，上述制造方法得到的碳化硅器件，包括：
碳化硅衬底1，
漂移层2，所述漂移层2下侧面连接至所述碳化硅衬底1上侧面；所述漂移层2内设有JFET控制区21，所述漂移层2内设有第一凹槽（图中未示）；
阱区3，所述阱区3设于所述第一凹槽内，所述阱区3内设有源区31，且所述源区31侧面连接至所述漂移层2，所述阱区3上设有第二凹槽（图中未示）；
栅介质层4，所述栅介质层4设于所述第二凹槽内，所述栅介质层4上设有沟道41；
源极金属层5，所述源极金属层5连接至所述源区31；
第一栅极金属层6，所述第一栅极金属层6连接至所述JFET控制区21；
第二栅极金属层7，所述第二栅极金属层7设于所述沟道41内；
以及，漏极金属层8，所述漏极金属层8连接至所述碳化硅衬底1下侧面；
所述碳化硅衬底1、漂移层2以及源区31均为N型，所述阱区3以及JFET控制区21均为P型。
所述JFET控制区21与源区31的横向最近距离L为150-200nm。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (4)
1.一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，其特征在于，包括如下步骤：
步骤1、在碳化硅衬底的一侧面淀积金属，形成漏极金属层，在碳化硅衬底另一侧面淀积生长，形成漂移层；
步骤2、在漂移层上方淀积阻挡层，对阻挡层刻蚀形成通孔，对漂移层进行离子注入，形成阱区；
步骤3、重新淀积阻挡层，对阻挡层刻蚀形成通孔，对通孔对漂移层进行离子注入，形成JFET控制区；
步骤4、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，对通孔对阱区进行离子注入，形成源区；
步骤5、去除原阻挡层，重新形成阻挡层，刻蚀阻挡层以及阱区，之后进行淀积，形成栅极介质层；
步骤6、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔以及沟槽，通过通孔对沟槽进行金属淀积，形成第二栅极金属层；
步骤7、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，通过通孔进行金属淀积，形成第一栅极金属层；
步骤8、去除原阻挡层，重新形成阻挡层，刻蚀形成通孔，通过通孔淀积金属，形成源极金属层，去除阻挡层。
2.如权利要求1所述的一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，其特征在于，所述碳化硅衬底、漂移层以及源区均为N型，所述阱区以及JFET控制区均为P型。
3.如权利要求1所述的一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，其特征在于，碳化硅衬底的掺杂浓度为2e18cm-3，漂移层的掺杂浓度为3e16cm-3，阱区的掺杂浓度为6e16 cm-3，源区的掺杂浓度为5e19cm-3，JFET控制区的掺杂浓度为1e17cm-3。
4.如权利要求1所述的一种沟槽型和JFET集成四沟道的碳化硅器件的制造方法，其特征在于，所述JFET控制区与源区的横向最近距离为150-200nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410390451.4A CN117995686B (zh) | 2024-04-02 | 2024-04-02 | 一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410390451.4A CN117995686B (zh) | 2024-04-02 | 2024-04-02 | 一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117995686A true CN117995686A (zh) | 2024-05-07 |
| CN117995686B CN117995686B (zh) | 2024-06-14 |
Family
ID=90893502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410390451.4A Active CN117995686B (zh) | 2024-04-02 | 2024-04-02 | 一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117995686B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107994071A (zh) * | 2017-12-11 | 2018-05-04 | 电子科技大学 | 一种异质结沟槽绝缘栅型场效应管 |
| US20180350977A1 (en) * | 2016-02-02 | 2018-12-06 | Abb Schweiz Ag | Power semiconductor device |
| CN110473914A (zh) * | 2019-09-18 | 2019-11-19 | 深圳爱仕特科技有限公司 | 一种SiC-MOS器件的制备方法 |
| WO2024001422A1 (zh) * | 2022-06-30 | 2024-01-04 | 成都蓉矽半导体有限公司 | 集成高速续流二极管的沟槽碳化硅mosfet及制备方法 |
-
2024
- 2024-04-02 CN CN202410390451.4A patent/CN117995686B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180350977A1 (en) * | 2016-02-02 | 2018-12-06 | Abb Schweiz Ag | Power semiconductor device |
| CN107994071A (zh) * | 2017-12-11 | 2018-05-04 | 电子科技大学 | 一种异质结沟槽绝缘栅型场效应管 |
| CN110473914A (zh) * | 2019-09-18 | 2019-11-19 | 深圳爱仕特科技有限公司 | 一种SiC-MOS器件的制备方法 |
| WO2024001422A1 (zh) * | 2022-06-30 | 2024-01-04 | 成都蓉矽半导体有限公司 | 集成高速续流二极管的沟槽碳化硅mosfet及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117995686B (zh) | 2024-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11728421B2 (en) | Split trench gate super junction power device | |
| CN103383966B (zh) | 具有改善的鲁棒性的半导体器件 | |
| US20240222498A1 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
| EP3474330B1 (en) | Lateral insulated-gate bipolar transistor and manufacturing method therefor | |
| US20230178636A1 (en) | Field effect transistor having same gate and source doping, cell structure, and preparation method | |
| KR100398756B1 (ko) | 반도체장치 및 그 제조방법 | |
| US8803230B2 (en) | Semiconductor transistor having trench contacts and method for forming therefor | |
| CN117995686B (zh) | 一种沟槽型和jfet集成四沟道的碳化硅器件的制造方法 | |
| CN111863967A (zh) | 一种具有埋层结构的新型低阈值jlfet器件及其制备方法 | |
| US7019358B2 (en) | High voltage semiconductor device having an increased breakdown voltage relative to its on-resistance | |
| CN114664934A (zh) | 一种含有场板的dmos晶体管及其制作方法 | |
| US7063975B2 (en) | Shallow trench power MOSFET and IGBT | |
| CN116072698A (zh) | 一种锥形栅mosfet器件结构及其制作方法 | |
| CN112909091A (zh) | 横向双扩散晶体管及其制造方法 | |
| CN118053761B (zh) | 一种抑制栅极击穿的沟槽栅碳化硅mosfet的制备方法 | |
| CN118471811A (zh) | 一种分离平面栅低阻碳化硅vdmos的制备方法 | |
| CN117995685B (zh) | 一种低功耗碳化硅沟槽型vdmos的制备方法 | |
| CN118398499A (zh) | 一种降低体二极管压降的碳化硅vdmos的制备方法 | |
| CN117894684B (zh) | 一种低导通电阻三栅纵向碳化硅mosfet的制造方法 | |
| CN212113729U (zh) | 具有沟槽结构的半导体器件 | |
| WO2024060260A1 (zh) | 半导体器件、制备方法、功率转换电路及车辆 | |
| US20230369483A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| CN118571759A (zh) | 一种低导通电阻平面栅碳化硅vdmos的制备方法 | |
| CN118712229A (zh) | 一种集成肖特基二极管的碳化硅vdmos的制备方法 | |
| CN118676003A (zh) | 一种低驱动损耗沟槽栅碳化硅vdmos及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |