CN117976660A - 一种半导体结构及其热测试方法 - Google Patents
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Abstract
公开了一种半导体结构及其热测试方法，半导体结构包括：堆叠结构，堆叠结构包括测试结构以及位于测试结构相对的两侧并与测试结构接触的发热层和感测层，发热层内设置有第一导电层，感测层内设置有第二导电层，第一导电层包括第一输入端和第一输出端，第二导电层包括第二输入端和第二输出端；至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘以及至少一个第四测试焊盘，分立设置在堆叠结构的上表面；多个互连结构，在堆叠结构内沿竖直方向延伸延伸；其中，第一测试焊盘和第二测试焊盘通过互连结构分别与第一输入端和第一输出端对应电连接，第三测试焊盘和第四测试焊盘通过互连结构分别与第二输入端和第二输出端对应电连接。
Description
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其热测试方法。
背景技术
半导体结构，例如三维集成电路是将多层芯片依次层叠并通过导电通孔电连接的一种新型封装形式，其可以有效减少测试芯片之间的互连功耗和互连延迟，可以更好的实现器件的小型化、多样化。然而，随着半导体结构的集成度不断增加，对半导体结构的散热效率提出了更高的要求，因此亟需提供一种有效的测试结构和热测试方法。
发明内容
本公开实施例提供一种半导体结构，包括：
堆叠结构，所述堆叠结构包括测试结构以及位于所述测试结构相对的两侧并与所述测试结构接触的发热层和感测层，所述发热层、所述测试结构以及所述感测层沿竖直方向依次排列，且所述发热层内设置有第一导电层，所述感测层内设置有第二导电层，所述第一导电层包括第一输入端和第一输出端，所述第二导电层包括第二输入端和第二输出端；
多个测试焊盘，包括至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘以及至少一个第四测试焊盘，分立设置在所述堆叠结构的上表面；
多个互连结构，在所述堆叠结构内沿竖直方向延伸；其中，所述第一测试焊盘和所述第二测试焊盘通过所述互连结构分别与所述第一导电层的第一输入端和第一输出端对应电连接，所述第三测试焊盘和所述第四测试焊盘通过所述互连结构分别与所述第二导电层的第二输入端和第二输出端对应电连接。
在一些实施例中，所述堆叠结构包括一个或在竖直方向上堆叠的多个测试芯片，所述测试芯片包括第一表面以及在竖直方向与所述第一表面相对的第二表面，所述第一表面上设置有第一重分布层以及位于所述第一重分布层内的第一导电层，所述第二表面上设置有第二重分布层以及位于所述第二重分布层内的第二导电层；其中，所述测试结构包括所述堆叠结构的一个或在竖直方向上连续堆叠的多个测试芯片，与所述测试结构相邻设置的第一重分布层和第二重分布层分别作为所述发热层和所述感测层。
在一些实施例中，所述堆叠结构还包括绝缘层，所述绝缘层覆盖所述第一重分布层和所述第二重分布层，多个所述测试焊盘分布在位于最顶层的所述绝缘层内并暴露出所述测试焊盘的上表面。
在一些实施例中，所述第一导电层和所述第二导电层的形状为弯曲的走线模型，任一所述第一导电层的长度与和其相连的所述互连结构的长度的比值大于9，任一所述第二导电层的长度与和其相连的所述互连结构的长度的比值大于9。
本公开实施例还提供了一种热测试方法，所述热测试方法用于对如上述实施例中任一项所述的半导体结构进行热测试，其特征在于，所述测试方法包括：
给位于所述发热层内的所述第一导电层施加功耗使所述堆叠结构发热至热平衡
状态；
测算位于所述发热层内的所述第一导电层和位于所述感测层内的所述第二导电
层的温差；
基于所述功耗和所述温差确定所述测试结构的热阻。
在一些实施例中，给位于所述发热层内的所述第一导电层施加功耗使所述堆叠
结构发热至热平衡状态，包括：
通过所述第一测试焊盘向位于所述发热层内的第一导电层内流入电流以使所
述堆叠结构发热至热平衡状态；测算与位于所述发热层内的第一导电层电连接的第一测试
焊盘和第二测试焊盘之间的电压，根据公式确定功耗的数值。
在一些实施例中，测算位于所述发热层内的所述第一导电层和位于所述感测层内
的所述第二导电层的温差，包括：
所述第一导电层的电阻率与所述第一导电层的温度满足第一线性关系，测算位于
所述发热层内的所述第一导电层的电阻率，并根据所述电阻率得到位于所述发热层
内的所述第一导电层的温度；
所述第二导电层的电阻率与所述第二导电层的温度满足第二线性关系，测算位于
所述感测层内的所述第二导电层的电阻率，并根据所述电阻率得到位于所述感测层
内的所述第二导电层的温度，计算所述和所述的差值得到所述温差。
在一些实施例中，测算位于所述发热层内的所述第一导电层的电阻率，以及位
于所述感测层内的所述第二导电层的电阻率，包括：
根据公式计算位于所述发热层内的所述第一导电层的电阻；
通过所述第三测试焊盘向位于所述感测层内的所述第二导电层内流入电流，并
测量与位于所述感测层内的第二导电层电连接的第三测试焊盘和第四测试焊盘之间的电
压，根据公式计算位于所述感测层内的所述第二导电层的电阻；
根据公式和分别计算得到位于所述发热层内的所述
第一导电层的电阻率，以及位于所述感测层内的所述第二导电层的电阻率；其中，所
述为所述第一导电层在竖直方向上的截面的面积，所述为位于所述发热层内的所述
第一导电层的长度，所述为所述第二导电层在竖直方向上的截面的面积，所述为位于
所述感测层内的所述第二导电层的长度。
在一些实施例中，基于所述功耗和所述温差确定所述测试结构的热阻，包
括：将所述功耗和所述温差带入下述关系式（1），计算得出所述测试结构的热阻：
（1）。
在一些实施例中，所述第一导电层在水平方向上的截面的面积为A，位于所述发热层内的所述第一导电层和位于所述感测层内的所述第二导电层之间的垂直距离为d；所述测试方法还包括：
将所述功耗、所述温差、所述A以及所述d带入下述关系式（2），计算得出所述
测试结构的导热系数：
（2）。
本公开实施例提供的半导体结构及其热测试方法，其中，半导体结构包括：堆叠结构，所述堆叠结构包括测试结构以及位于所述测试结构相对的两侧并与所述测试结构接触的发热层和感测层，所述发热层、所述测试结构以及所述感测层沿竖直方向依次排列，且所述发热层内设置有第一导电层，所述感测层内设置有第二导电层，所述第一导电层包括第一输入端和第一输出端，所述第二导电层包括第二输入端和第二输出端；多个测试焊盘，包括至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘以及至少一个第四测试焊盘，分立设置在所述堆叠结构的上表面；多个互连结构，在所述堆叠结构内沿竖直方向延伸；其中，所述第一测试焊盘和所述第二测试焊盘通过所述互连结构分别与所述第一导电层的第一输入端和第一输出端对应电连接，所述第三测试焊盘和所述第四测试焊盘通过所述互连结构分别与所述第二导电层的第二输入端和第二输出端对应电连接。本公开实施例提供的半导体结构包括测试结构以及与测试结构接触的发热层和感测层，发热层内设置有第一导电层，感测层内设置有第二导电层，且第一导电层的第一输入端和第一输出端分别通过第一测试焊盘和第二测试焊盘引出，第二导电层的第二输入端和第二输出端分别通过第三测试焊盘和第四测试焊盘引出，如此，在实际操作中可以通过测试焊盘向第一导电层内流入电流以对测试结构进行加热，并通过测试焊盘测试第一导电层和第二导电层的电压、电阻等参数，进而测算测试结构的热参数（例如热阻），实现对测试结构内部进行热的测试和热阻提取，从而对半导体结构进行热管控，具有操作简单、易于实现的优点，可辅助工作人员简便、有效的获得测试结构的热参数。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书以及附图变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a的俯视示意图；
图2a为本公开另一实施例提供的半导体结构的示意图，图2b为图2a的俯视示意图；
图3a为本公开实施例提供的晶圆的结构示意图，图3b为本公开实施例提供的多个晶圆堆叠的结构示意图；
图4为本公开实施例提供的半导体结构的热测试方法的流程框图；
图5a为本公开实施例提供的第一线性关系曲线图，图5b为本公开实施例提供的第二线性关系曲线图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体结构，例如三维集成电路是将多层测试芯片依次层叠并通过导电通孔电连接的一种新型封装形式，其可以有效减少测试芯片之间的互连功耗和互连延迟，可以更好的实现器件的小型化、多样化。然而，随着半导体结构的集成度不断增加，对半导体结构的散热效率提出了更高的要求，因此亟需提供一种有效的测试结构和热测试方法。
基于此，提出了本公开实施例的以下技术方案。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a的俯视示意图；图2a为本公开另一实施例提供的半导体结构的示意图，图2b为图2a的俯视示意图，图3a为本公开实施例提供的晶圆的结构示意图，图3b为本公开实施例提供的多个晶圆堆叠的结构示意图；其中，图3a和图3b中省略了图1a至图2b中的测试焊盘、互连结构以及绝缘层等结构。以下结合图1a至图3b对本公开实施例提供的半导体结构再作进一步详细的说明。
如图1a至图2b所示，半导体结构包括：堆叠结构1，堆叠结构1包括测试结构20以及位于测试结构20相对的两侧并与测试结构20接触的发热层15和感测层16，发热层15、测试结构20以及感测层16沿竖直方向依次排列，且发热层15内设置有第一导电层152，感测层16内设置有第二导电层162，第一导电层152包括第一输入端d1和第一输出端d2，第二导电层162包括第二输入端d3和第二输出端d4；多个测试焊盘22，包括至少一个第一测试焊盘221、至少一个第二测试焊盘222、至少一个第三测试焊盘223以及至少一个第四测试焊盘224，分立设置在堆叠结构1的上表面；多个互连结构21，在堆叠结构1内沿竖直方向延伸；其中，第一测试焊盘221和第二测试焊盘222通过互连结构21分别与第一导电层152的第一输入端d1和第一输出端d2对应电连接，第三测试焊盘223和第四测试焊盘224通过互连结构21分别与第二导电层162的第二输入端d3和第二输出端d4对应电连接。
本公开实施例提供的半导体结构包括测试结构20以及与测试结构20接触的发热层15和感测层16，发热层15内设置有第一导电层152，感测层16内设置有第二导电层162，且第一导电层152的第一输入端d1和第一输出端d2分别通过第一测试焊盘221和第二测试焊盘222引出，第二导电层162的第二输入端d3和第二输出端d4分别通过第三测试焊盘223和第四测试焊盘224引出，如此，在实际操作中可以通过测试焊盘22向位于发热层15内的第一导电层152内流入电流以对测试结构20进行加热，并通过测试焊盘22分别测试位于发热层15内的第一导电层152和位于感测层16内的第二导电层162的电压、电阻等参数，进而计算得到测试结构20的热参数（例如热阻），实现对测试结构20内部进行热的测试和热阻提取，从而对半导体结构进行热管控，具有操作简单、易于实现的优点，可辅助工作人员简便、有效的获得测试结构20的热参数。
如图1a所示，在一实施例中，堆叠结构1包括一个测试芯片C，测试芯片C包括第一表面F1以及在竖直方向与第一表面F1相对的第二表面F2，第一表面F1上设置有第一重分布层RL1以及位于第一重分布层RL1内的第一导电层152，第二表面F2上设置有第二重分布层RL2以及位于第二重分布层RL2内的第二导电层162，堆叠结构1中的测试芯片C作为测试结构20，与测试结构20相邻设置的第一重分布层RL1和第二重分布层RL2分别作为发热层15和感测层16，如此，本公开实施例提供的半导体结构可以实现对堆叠结构1中的测试芯片C的内部进行热测试和热管控。
如图1a所示，在一实施例中，测试芯片C包括衬底10，衬底10的材料可以为半导体衬底，并可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。衬底10内可以形成晶体管等器件结构。
在一实施例中，测试芯片C还包括位于衬底10表面的第三重分布层RL3，第三重分布层RL3包括第三介质层11以及位于第三介质层11内的至少一层第一金属层12；其中，第三介质层11包括第一子层111和第二子层112，第一金属层12位于第一子层111内，第二子层112覆盖第一金属层12。在实际操作中，可以首先在衬底10的表面形成第一子层111，并将第一子层111图案化；接着，在图案化的第一子层111内形成第一金属层12；接着，形成第二子层112，第二子层112覆盖第一子层111和第一金属层12；接着，可以采用相同的方法形成更多层第三介质层11和第一金属层12。第一子层111的材料包括但不限于氧化物（例如氧化硅），第二子层112的材料包括但不限于氮化物（例如氮化硅）。
在一实施例中，测试芯片C还包括位于衬底10表面的第四重分布层RL4，第三重分布层RL3和第四重分布层RL4分别位于衬底10相对的两侧；第四重分布层RL4包括第四介质层13以及位于第四介质层13内的至少一层第二金属层14，第三重分布层RL3中的第一金属层12和第四重分布层RL4中的第二金属层14通过贯穿衬底10的硅通孔（未标识）电连接；其中，第四介质层13包括第三子层131和第四子层132，第二金属层14位于第三子层131内，第四子层132覆盖第二金属层14。在实际操作中，可以首先在衬底10表面形成第三子层131，并将第三子层131图案化；接着，在图案化的第三子层131内形成第二金属层14；接着，形成第四子层132，第四子层132覆盖第三子层131和第二金属层14；接着，可以采用相同的方法形成更多层第四介质层13和第二金属层14。第三子层131的材料包括但不限于氧化物（例如氧化硅），第四子层132的材料包括但不限于氮化物（例如氮化硅）。
第一金属层12和第二金属层14的材料包括钨（W）、钴（Co）、铜（Cu）、钛（Ti）、钽（Ta）、铝（Al）、氮化钛（TiN）、氮化钽（TaN）、镍、硅化物（WSix、CoSix、NiSix、AlSix等）、金属合金或其任何组合，例如，钨。
图1a中示出的半导体结构中，第一表面F1为测试芯片C的下表面，第二表面F2为测试芯片C的上表面，第一重分布层RL1覆盖测试芯片C的下表面，第二重分布层RL2覆盖测试芯片C 的上表面，且第一重分布层RL1覆盖第三重分布层RL3，第二重分布层RL2覆盖第四重分布层L 4。但不限于此，还可以将第一重分布层RL1设置在测试芯片C的上表面，第二重分布层RL2设置在测试芯片C的下表面。
在一实施例中，第一重分布层RL1还包括第一介质层151，第一导电层152位于第一介质层151内；第二重分布层RL2还包括第二介质层161，第二导电层162位于第二介质层161内。在实际操作中，可以先形成覆盖第一表面F1的第一介质层151以及覆盖第二表面F2的第二介质层161，接着将第一介质层151和第二介质层161图案化，并在在图案化后的第一介质层151和第二介质层161内分别形成第一导电层152和第二导电层162。
第一导电层152和第二导电层162的材料相同或不同。具体的，第一导电层152和第二导电层162的材料包括包括钨（W）、钴（Co）、铜（Cu）、钛（Ti）、钽（Ta）、铝（Al）、氮化钛（TiN）、氮化钽（TaN）、镍、硅化物（WSix、CoSix、NiSix、AlSix等）、金属合金或其任何组合。在一更具体的实施例中，第一导电层152和第二导电层162的材料包括铜。
如图1a所示，在一实施例中，堆叠结构1还包括绝缘层17，绝缘层17覆盖第一重分布层RL1和第二重分布层RL2，多个测试焊盘22分立设置在位于最顶层的绝缘层17内。绝缘层17可以具有一层或多层结构，绝缘层17的材料包括氮化物（例如氮化硅）、氧化物（例如氧化硅）或碳氮化物（例如碳氮化硅）中的一种或多种。
图1b中示出的第一测试焊盘221和第二测试焊盘222沿第一方向分立排布，第三测试焊盘223和第四测试焊盘224沿第一方向分立排布，且第三测试焊盘223和第四测试焊盘224位于第一测试焊盘221和第二测试焊盘222之间。但不限于此，第一测试焊盘221和第二测试焊盘222还可以具有其他的排布方式。
图1a中示出的堆叠结构1包括一个测试芯片C。但不限于此，如图2a至图2b所示，在本公开另一实施例中，堆叠结构1包括在竖直方向上堆叠的多个测试芯片C；其中，测试结构20包括堆叠结构1中的一个或在竖直方向连续堆叠的多个测试芯片C，与测试结构20相邻设置的第一重分布层RL1和第二重分布层RL2分别作为发热层15和感测层16，如此，本公开实施例提供的半导体结构可以实现对堆叠结构1中的任一一个或多个测试芯片C进行热测试。
如图2a所示，当堆叠结构1包括在竖直方向上堆叠的多个测试芯片C时，多个测试芯片C中相邻的两个测试芯片C通过绝缘层17键合连接。其中，图2a中的测试芯片C可以具有与图1a中的测试芯片C相同的结构，在此不再赘述。
图2a中示出的堆叠结构1包括在竖直方向上堆叠的4个测试芯片C，其中测试结构20包括在竖直方向连续堆叠的2个测试芯片C；但不限于此，堆叠结构1还可以包括更多或更少的测试芯片C，例如2个、3个、8个、十几个或几十个等，且可以将半导体结构中的更多或更少数量的测试芯片C作为测试结构20，例如1个、3个、4个或更多个。
如图2a所示，在一实施例中，当半导体结构包括多个测试芯片C时，第一导电层152和第二导电层162的数量均为多个，多个第一导电层152和多个第二导电层162在竖直方向上交替分布；第一测试焊盘221、第二测试焊盘222、第三测试焊盘223以及第四测试焊盘224的数量均为多个，多个第一测试焊盘221通过多个互连结构21与多个第一导电层152的第一输入端d1一一对应电连接，多个第二测试焊盘222通过多个互连结构21与多个第一导电层152的第一输出端d2一一对应电连接，多个第三测试焊盘223通过多个互连结构21与多个第二导电层162的第二输入端d2一一对应电连接，多个第四测试焊盘224通过多个互连结构21与多个第二导电层162的第二输出端d2一一对应电连接。
如图2b所示，在一实施例中，多个第一测试焊盘221、多个第二测试焊盘222、多个第三测试焊盘223以及多个第四测试焊盘224分别沿第二方向排布，与每一层第一导电层152电连接的第一测试焊盘221和第二测试焊盘222沿第一方向分立排布，与每一层第二导电层162电连接的第三测试焊盘223和第四测试焊盘224沿第一方向分立排布，第一方向和第二方向彼此垂直。
需要说明的是，图2b中示出的多个测试焊盘22的排布方式仅是一种示例，多个测试焊盘22还可以具有其他的排布方式。
在一实施例中，多个测试焊盘22的上表明暴露在位于顶层的绝缘层17之外，多个互连结构21从测试焊盘22的下表面延伸至第一重分布层RL1和第二重分布层RL2内，以便通过测试焊盘22对测试结构20进行扎针测试。
如图2a所示，在一些实施例中，与多个第一导电层152中位于下层的第一导电层152和多个第二导电层162中位于下层的第二导电层162电连接的互连结构21包括多个子插塞211以及电连接相邻两个子插塞211的接触焊垫212，接触焊垫212位于相邻的两层绝缘层17内，且位于相邻的两层绝缘层17内的接触焊垫212对应键合连接，以使每一互连结构21的相邻的两个子插塞211对应电连接。
这里，多个第一导电层152中位于下层的第一导电层152是指除覆盖顶层测试芯片C的第一表面F1的第一导电层152以外的其他第一导电层152，多个第二导电层162中位于下层的第二导电层162是指除覆盖顶层测试芯片C的第二表面F2的第二导电层162以外的其他第二导电层162。
如图3a或图3b所示，在一实施例中，半导体结构还包括一个晶圆30或在竖直方向上堆叠的多个晶圆30，测试芯片C位于晶圆30上。在实际操作中，可以在晶圆30上的不同区域形成多个芯片C0，接着在晶圆30的测试区域选取一个或多个芯片C0，并在选取的芯片C0上形成第一重分布层RL1和第二重分布层RL2以作为测试芯片C；后续，如图3b所示，可以将多个晶圆30在竖直方向堆叠以形成具有多个测试芯片C的堆叠结构1；其中，第一重分布层RL1和第二重分布层RL2的结构可以通过版图设计画图完成，与其余结构一同输出GDS文件即可。
本公开实施例提供的堆叠结构1可以包括一个或在竖直方向上堆叠的多个测试芯片C，本公开实施例提供的半导体结构可以对一个或在竖直方向连续堆叠的多个测试芯片C进行热测试和热阻提取，也就是说，本公开实施例可以通过对堆叠之前的单个晶圆30中的测试芯片C进行热性能测试，以获得单个晶圆30内部的热传导情况，还可以通过在多个晶圆30堆叠结构中的不同层级引入第一重分布层RL1和第二重分布层RL2，并对多晶圆堆叠结构中的一个或多个测试芯片C进行热性能测试，以获得多晶圆堆叠结构内部的热传导情况，如此，能够在晶圆30制造过程中对一个或多个晶圆30进行热测试和热阻提取，便于在设计阶段优化好晶圆30的热管控。
本公开实施例中，测试芯片可以是动态随机存储器（DRAM），堆叠结构可以是高带宽存储器（HBM），本公开实施例提供的半导体结构可以对HBM进行内部热测试和热管控。
如图1b或图2b所示，在一实施例中，第一导电层152和第二导电层162的形状为弯曲的走线模型，如此，能够增加第一导电层152和第二导电层162的长度，一方面，当第一重分布层RL1作为发热层15使用时，增大第一导电层152的发热面积，从而对测试结构20进行充分加热，提高测试准确性；另一方面，第一导电层152和第二导电层162具有较大的长度，提高第一导电层152、第二导电层162的长度和互连结构21的长度的比值，在后续采用第一导电层152对测试结构20进行加热时，以及测试第一导电层152和第二导电层162的电阻等参数时，降低互连结构21对测试结果的影响，进一步提高测试准确性。在一些实施例中，任一第一导电层152的长度与和其相连的互连结构21的长度的比值大于9，例如10、12、15、20等；任一第二导电层162的长度与和其相连的互连结构21的长度的比值大于9，例如10、12、15、20等。这里，互连结构21的长度是指互连结构21在竖直方向上的延伸长度。
需要说明的是，图2b中第一导电层152和第二导电层162的走线方式仅是一种示例，实际上，第一导电层152和第二导电层162还可以具有同心圆形、多回字形等。
本公开还提供了一种热测试方法，用于对如上述各实施例提供的半导体结构进行热测试，如图4所示，方法包括如下步骤：
步骤S101、给位于发热层内的第一导电层施加功耗使堆叠结构发热至热平衡状
态；
步骤S102、测算位于发热层内的第一导电层和位于感测层内的第二导电层的温差；
步骤S103、基于功耗和温差确定测试结构的热阻。
下面结合附图对本公开实施例提供的半导体结构的热测试方法再作进一步详细的说明。
首先，执行步骤S101，给位于发热层15内的第一导电层152施加功耗使堆叠结构1
发热至热平衡状态。
具体的，给位于发热层15内的第一导电层152施加功耗，包括：通过第一测试焊盘
221向位于发热层15内的第一导电层152内流入电流以使堆叠结构1发热至热平衡状态；
测算与位于发热层15内的第一导电层152电连接的第一测试焊盘221和第二测试焊盘222之
间的电压，根据公式确定功耗的数值。
本公开实施例给位于发热层15内的第一导电层152施加功耗，使第一导电层152
发热，第一导电层152对测试结构20起到加热作用，热量在半导体结构内部传导并使位于感
测层16内的第二导电层162发热。这里，使堆叠结构1发热至热平衡状态，是指位于发热层15
内的第一导电层152和位于感测层16内的第二导电层162的温度不再随时间变化，如此，可
以通过监测位于发热层15内的第一导电层152和位于感测层16内的第二导电层162的电阻
值是否随时间变化判断堆叠结构1是否达到热平衡状态。
如图1a所示，在一实施例中，堆叠结构1包括一个测试芯片C，测试芯片C包括第一表面F1以及在竖直方向与第一表面F1相对的第二表面F2，第一表面F1上设置有第一重分布层RL1以及位于第一重分布层RL1内的第一导电层152，第二表面F2上设置有第二重分布层RL2以及位于第二重分布层RL2内的第二导电层162，堆叠结构1中的测试芯片C作为测试结构20，与测试结构20相邻设置的第一重分布层RL1和第二重分布层RL2分别作为发热层15和感测层16，如此，本公开实施例提供的测试方法能够对堆叠结构1中的测试芯片C的内部进行热测试和热管控。
如图1a所示，在一实施例中，测试芯片C包括衬底10，衬底10的材料可以为半导体衬底，并可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。衬底10内可以形成晶体管等器件结构。
在一实施例中，测试芯片C还包括位于衬底10表面的第三重分布层RL3，第三重分布层RL3包括第三介质层11以及位于第三介质层11内的至少一层第一金属层12；其中，第三介质层11包括第一子层111和第二子层112，第一金属层12位于第一子层111内，第二子层112覆盖第一金属层12。在实际操作中，可以首先在衬底10的表面形成第一子层111，并将第一子层111图案化；接着，在图案化的第一子层111内形成第一金属层12；接着，形成第二子层112，第二子层112覆盖第一子层111和第一金属层12；接着，可以采用相同的方法形成更多层第三介质层11和第一金属层12。第一子层111的材料包括但不限于氧化物（例如氧化硅），第二子层112的材料包括但不限于氮化物（例如氮化硅）。
在一实施例中，测试芯片C还包括位于衬底10表面的第四重分布层RL4，第三重分布层RL3和第四重分布层RL4分别位于衬底10相对的两侧；第四重分布层RL4包括第四介质层13以及位于第四介质层13内的至少一层第二金属层14，第三重分布层RL3中的第一金属层12和第四重分布层RL4中的第二金属层14通过贯穿衬底10的硅通孔（未标识）电连接；其中，第四介质层13包括第三子层131和第四子层132，第二金属层14位于第三子层131内，第四子层132覆盖第二金属层14。在实际操作中，可以首先在衬底10表面形成第三子层131，并将第三子层131图案化；接着，在图案化的第三子层131内形成第二金属层14；接着，形成第四子层132，第四子层132覆盖第三子层131和第二金属层14；接着，可以采用相同的方法形成更多层第四介质层13和第二金属层14。第三子层131的材料包括但不限于氧化物（例如氧化硅），第四子层132的材料包括但不限于氮化物（例如氮化硅）。
第一金属层12和第二金属层14的材料包括钨（W）、钴（Co）、铜（Cu）、钛（Ti）、钽（Ta）、铝（Al）、氮化钛（TiN）、氮化钽（TaN）、镍、硅化物（WSix、CoSix、NiSix、AlSix等）、金属合金或其任何组合，例如，钨。
图1a中示出的半导体结构中，第一表面F1为测试芯片C的下表面，第二表面F2为测试芯片C的上表面，第一重分布层RL1覆盖测试芯片C的下表面，第二重分布层RL2覆盖测试芯片C 的上表面，且第一重分布层RL1覆盖第三重分布层RL3，第二重分布层RL2覆盖第四重分布层L 4。但不限于此，还可以将第一重分布层RL1设置在测试芯片C的上表面，第二重分布层RL2设置在测试芯片C的下表面。
在一实施例中，第一重分布层RL1还包括第一介质层151，第一导电层152位于第一介质层151内；第二重分布层RL2还包括第二介质层161，第二导电层162位于第二介质层161内。在实际操作中，可以先形成覆盖第一表面F1的第一介质层151以及覆盖第二表面F2的第二介质层161，接着将第一介质层151和第二介质层161图案化，并在在图案化后的第一介质层151和第二介质层161内分别形成第一导电层152和第二导电层162。
第一导电层152和第二导电层162的材料相同或不同。具体的，第一导电层152和第二导电层162的材料包括包括钨（W）、钴（Co）、铜（Cu）、钛（Ti）、钽（Ta）、铝（Al）、氮化钛（TiN）、氮化钽（TaN）、镍、硅化物（WSix、CoSix、NiSix、AlSix等）、金属合金或其任何组合。在一更具体的实施例中，第一导电层152和第二导电层162的材料包括铜。
如图1a所示，在一实施例中，堆叠结构1还包括绝缘层17，绝缘层17覆盖第一重分布层RL1和第二重分布层RL2，多个测试焊盘22分立设置在位于最顶层的绝缘层17内。绝缘层17可以具有一层或多层结构，绝缘层17的材料包括氮化物（例如氮化硅）、氧化物（例如氧化硅）或碳氮化物（例如碳氮化硅）中的一种或多种。
图1b中示出的第一测试焊盘221和第二测试焊盘222沿第一方向分立排布，第三测试焊盘223和第四测试焊盘224沿第一方向分立排布，且第三测试焊盘223和第四测试焊盘224位于第一测试焊盘221和第二测试焊盘222之间。但不限于此，第一测试焊盘221和第二测试焊盘222还可以具有其他的排布方式。
图1a中示出的堆叠结构1包括一个测试芯片C。但不限于此，如图2a至图2b所示，在本公开另一实施例中，堆叠结构1包括在竖直方向上堆叠的多个测试芯片C；其中，测试结构20包括堆叠结构1中的一个或在竖直方向连续堆叠的多个测试芯片C，与测试结构20相邻设置的第一重分布层RL1和第二重分布层RL2分别作为发热层15和感测层16，如此，本公开实施例提供的测试方法可以实现对堆叠结构1中的任一一个或多个测试芯片C进行热测试。
如图2a所示，当堆叠结构1包括在竖直方向上堆叠的多个测试芯片C时，多个测试芯片C中相邻的两个测试芯片C通过绝缘层17键合连接。其中，图2a中的测试芯片C可以具有与图1a中的测试芯片C相同的结构，在此不再赘述。
图2a中示出的堆叠结构1包括在竖直方向上堆叠的4个测试芯片C，其中测试结构20包括在竖直方向连续堆叠的2个测试芯片C；但不限于此，堆叠结构1还可以包括更多或更少的测试芯片C，例如2个、3个、8个、十几个或几十个等，且可以将半导体结构中的更多或更少数量的测试芯片C作为测试结构20，例如1个、3个、4个或更多个。
如图2a所示，在一实施例中，当半导体结构包括多个测试芯片C时，第一导电层152和第二导电层162的数量均为多个，多个第一导电层152和多个第二导电层162在竖直方向上交替分布；第一测试焊盘221、第二测试焊盘222、第三测试焊盘223以及第四测试焊盘224的数量均为多个，多个第一测试焊盘221通过多个互连结构21与多个第一导电层152的第一输入端d1一一对应电连接，多个第二测试焊盘222通过多个互连结构21与多个第一导电层152的第一输出端d2一一对应电连接，多个第三测试焊盘223通过多个互连结构21与多个第二导电层162的第二输入端d2一一对应电连接，多个第四测试焊盘224通过多个互连结构21与多个第二导电层162的第二输出端d2一一对应电连接。
如图2b所示，在一实施例中，多个第一测试焊盘221、多个第二测试焊盘222、多个第三测试焊盘223以及多个第四测试焊盘224分别沿第二方向排布，与每一层第一导电层152电连接的第一测试焊盘221和第二测试焊盘222沿第一方向分立排布，与每一层第二导电层162电连接的第三测试焊盘223和第四测试焊盘224沿第一方向分立排布，第一方向和第二方向彼此垂直。
需要说明的是，图2b中示出的多个测试焊盘22的排布方式仅是一种示例，多个测试焊盘22还可以具有其他的排布方式。
如图2a所示，在一些实施例中，与多个第一导电层152中位于下层的第一导电层152和多个第二导电层162中位于下层的第二导电层162电连接的互连结构21包括多个子插塞211以及电连接相邻两个子插塞211的接触焊垫212，接触焊垫212位于相邻的两层绝缘层17内，且位于相邻的两层绝缘层17内的接触焊垫212对应键合连接，以使每一互连结构21的相邻的两个子插塞211对应电连接。
这里，多个第一导电层152中位于下层的第一导电层152是指除覆盖顶层测试芯片C的第一表面F1的第一导电层152以外的其他第一导电层152，多个第二导电层162中位于下层的第二导电层162是指除覆盖顶层测试芯片C的第二表面F2的第二导电层162以外的其他第二导电层162。
在一实施例中，多个测试焊盘22的上表明暴露在位于顶层的绝缘层17之外，多个互连结构21从测试焊盘22的下表面延伸至第一重分布层RL1和第二重分布层RL2内，以便通过测试焊盘22对测试结构20进行扎针测试。
如图3a或图3b所示，在一实施例中，半导体结构还包括一个晶圆30或在竖直方向上堆叠的多个晶圆30，测试芯片C位于晶圆30上。在实际操作中，可以在晶圆30上的不同区域形成多个芯片C0，接着在晶圆30的测试区域选取一个或多个芯片C0，并在选取的芯片C0上形成第一重分布层RL1和第二重分布层RL2以作为测试芯片C；后续，如图3b所示，可以将多个晶圆30在竖直方向堆叠以形成具有多个测试芯片C的堆叠结构1；其中，第一重分布层RL1和第二重分布层RL2的结构可以通过版图设计画图完成，与其余结构一同输出GDS文件即可。
本公开实施例提供的堆叠结构1可以包括一个或在竖直方向上堆叠的多个测试芯片C，本公开实施例提供的半导体结构可以对一个或在竖直方向连续堆叠的多个测试芯片C进行热测试和热阻提取，也就是说，本公开实施例可以通过对堆叠之前的单个晶圆30中的测试芯片C进行热性能测试，以获得单个晶圆30内部的热传导情况，还可以通过在多个晶圆30堆叠结构中的不同层级引入第一重分布层RL1和第二重分布层RL2，并对多晶圆堆叠结构中的一个或多个测试芯片C进行热性能测试，以获得多晶圆堆叠结构内部的热传导情况，如此，能够在晶圆30制造过程中对一个或多个晶圆30进行热测试和热阻提取，便于在设计阶段优化好晶圆30的热管控。
本公开实施例中，测试芯片可以是动态随机存储器（DRAM），堆叠结构可以是高带宽存储器（HBM），本公开实施例提供的半导体结构可以对HBM进行内部热测试和热管控。
如图1b或图2b所示，在一实施例中，第一导电层152和第二导电层162的形状为弯曲的走线模型，如此，能够增加第一导电层152和第二导电层162的长度，一方面，当第一重分布层RL1作为发热层15使用时，增大第一导电层152的发热面积，从而对测试结构20进行充分加热，提高测试准确性；另一方面，第一导电层152和第二导电层162具有较大的长度，提高第一导电层152、第二导电层162的长度和互连结构21的长度的比值，在后续采用第一导电层152对测试结构20进行加热时，以及测试第一导电层152和第二导电层162的电阻等参数时，降低互连结构21对测试结果的影响，进一步提高测试准确性。在一些实施例中，任一第一导电层152的长度与和其相连的互连结构21的长度的比值大于9，例如10、12、15、20等；任一第二导电层162的长度与和其相连的互连结构21的长度的比值大于9，例如10、12、15、20等。这里，互连结构21的长度是指互连结构21在竖直方向上的延伸长度。
需要说明的是，图2b中第一导电层152和第二导电层162的走线方式仅是一种示例，实际上，第一导电层152和第二导电层162还可以具有同心圆形、多回字形等。
接着，执行步骤S102，测算位于发热层15内的第一导电层152和位于感测层16内的
第二导电层162的温差。
具体的，测算位于发热层15内的第一导电层152和位于感测层16内的第二导电层
162的温差，包括：
第一导电层152的电阻率与第一导电层152的温度满足第一线性关系（如图5a），测
算位于发热层15内的第一导电层152的电阻率，并根据电阻率得到位于发热层15内的
第一导电层152的温度；
第二导电层162的电阻率与第二导电层162的温度满足第二线性关系（如图5b），测
算位于感测层16内的第二导电层162的电阻率，并根据电阻率得到位于感测层16内的
第二导电层162的温度，计算和的差值得到温差。
在一实施例中，第一导电层152和第二导电层162的材料相同（例如铜），因此第一线性关系和第二线性关系相同。但不限于此，第一导电层152和第二导电层162的材料还可以不同，第一线性关系和第二线性关系亦可以不同。
在一实施例中，测算位于发热层15内的第一导电层152的电阻率，以及位于感
测层16内的第二导电层162的电阻率，包括：
根据公式计算位于发热层15内的所述第一导电层152的电阻；
通过第三测试焊盘223向位于感测层16内的第二导电层162内流入电流，并测量
与位于感测层16内的第二导电层162电连接的第三测试焊盘223和第四测试焊盘224之间的
电压，根据公式计算位于感测层16内的第二导电层162的电阻；
根据公式和分别计算得到位于发热层15内的第一导
电层152的电阻率，以及位于感测层16内的第二导电层162的电阻率；其中，为第一
导电层152在竖直方向上的截面的面积，为位于发热层15内的第一导电层152的长度，
为第二导电层162在竖直方向上的截面的面积，为位于感测层16内的第二导电层162的长
度。
这里，第一导电层152和第二导电层162的长度指的是第一导电层152和第二导电层162在水平面上的延伸长度。
至此，可以通过上述实际操作步骤经测算得到位于发热层15内的第一导电层152
和位于感测层16内的第二导电层162的温差。
最后，执行步骤S103，基于功耗和温差确定测试结构20的热阻。
具体的，基于功耗和温差确定测试结构20的热阻，包括：将功耗和温差
带入下述关系式（1），计算得出测试结构20的热阻：
（1）。
在一实施例中，第一导电层152在水平方向上的截面的面积为A，位于发热层15内
的第一导电层152和位于感测层16内的第二导电层162之间的垂直距离为d；测试方法还包
括：基于功耗、温差、S以及d确定测试结构20的导热系数。
可以理解的，位于第一重分布层RL1内的第一导电层152与测试芯片C的第一表面
F1的距离越近，位于第二重分布层RL2内的第二导电层162与测试芯片C的第二表面F2的距
离越近，测试得到的热阻约接近测试结构20的热阻，测试结果的准确性越大。在一些实施
例中，第一导电层152贯穿第一介质层151以接触第一表面F1，第二导电层162贯穿第二介质
层161以接触第二表面F2，从而提高测试结果的准确性。
根据傅里叶定律推导出如下关系式（2）：
（2）。
在一些实施例中，基于功耗、温差、S以及d确定测试结构20的导热系数，包
括：
将功耗、温差、A以及d带入下述关系式（2），计算得出测试结构20的导热系数：
（2）。
如此，可以通过上述实际操作步骤经测算得到测试结构20的热阻和导热系数。
在一些实施例中，还可以将关系式（1）和关系式（2）组成联立方程式，通过进行计算可获得如下公式：
（3）；
（4）。
如此，在本公开的其他实施例中，还可以首先通过公式（1）计算得到测试结构20的
热阻，接着将热阻带入公式（3）计算得到测试结构20的导热系数；或者，首先通过公式
（2）计算得到测试结构20的导热系数，接着将导热系数带入公式（4）得到测试结构20的
热阻。
需要说明的是，在实际操作中，当采用第一导电层对测试结构进行加热时，在半导体结构内产生的热量将分别沿竖直方向或近似竖直方向以及水平方向传导，但是，沿竖直方向或近似竖直方向传导的热量远大于沿水平方向传导的热量，因此，本公开实施例在测算测试结构的热阻和导热系数时，仅考虑测算测试结构在竖直方向或近似竖直方向上的热阻和导热系数。
可以看出，本公开实施例提供的热测试方法使用现有工艺和机台即可实现，具有操作简单、易于实现的优点，可辅助工作人员简便、有效的获得测试结构的热阻。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种半导体结构，其特征在于，包括：
堆叠结构，所述堆叠结构包括测试结构以及位于所述测试结构相对的两侧并与所述测试结构接触的发热层和感测层，所述发热层、所述测试结构以及所述感测层沿竖直方向依次排列，且所述发热层内设置有第一导电层，所述感测层内设置有第二导电层，所述第一导电层包括第一输入端和第一输出端，所述第二导电层包括第二输入端和第二输出端；
多个测试焊盘，包括至少一个第一测试焊盘、至少一个第二测试焊盘、至少一个第三测试焊盘以及至少一个第四测试焊盘，分立设置在所述堆叠结构的上表面；
多个互连结构，在所述堆叠结构内沿竖直方向延伸；其中，所述第一测试焊盘和所述第二测试焊盘通过所述互连结构分别与所述第一导电层的第一输入端和第一输出端对应电连接，所述第三测试焊盘和所述第四测试焊盘通过所述互连结构分别与所述第二导电层的第二输入端和第二输出端对应电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述堆叠结构包括一个或在竖直方向上堆叠的多个测试芯片，所述测试芯片包括第一表面以及在竖直方向与所述第一表面相对的第二表面，所述第一表面上设置有第一重分布层以及位于所述第一重分布层内的第一导电层，所述第二表面上设置有第二重分布层以及位于所述第二重分布层内的第二导电层；其中，所述测试结构包括所述堆叠结构的一个或在竖直方向上连续堆叠的多个测试芯片，与所述测试结构相邻设置的第一重分布层和第二重分布层分别作为所述发热层和所述感测层。
3.根据权利要求2所述的半导体结构，其特征在于，所述堆叠结构还包括绝缘层，所述绝缘层覆盖所述第一重分布层和所述第二重分布层，多个所述测试焊盘分布在位于最顶层的所述绝缘层内并暴露出所述测试焊盘的上表面。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层和所述第二导电层的形状为弯曲的走线模型，任一所述第一导电层的长度与和其相连的所述互连结构的长度的比值大于9，任一所述第二导电层的长度与和其相连的所述互连结构的长度的比值大于9。
5.一种热测试方法，所述热测试方法用于对如权利要求1至4中任一项所述的半导体结构进行热测试，其特征在于，所述测试方法包括：
给位于所述发热层内的所述第一导电层施加功耗使所述堆叠结构发热至热平衡状态；
测算位于所述发热层内的所述第一导电层和位于所述感测层内的所述第二导电层的温差；
基于所述功耗和所述温差/>确定所述测试结构的热阻/>。
6.根据权利要求5所述的热测试方法，其特征在于，给位于所述发热层内的所述第一导电层施加功耗使所述堆叠结构发热至热平衡状态，包括：
通过所述第一测试焊盘向位于所述发热层内的第一导电层内流入电流以使所述堆叠结构发热至热平衡状态；测算与位于所述发热层内的第一导电层电连接的第一测试焊盘和第二测试焊盘之间的电压/>，根据公式/>确定功耗/>的数值。
7.根据权利要求5所述的热测试方法，其特征在于，测算位于所述发热层内的所述第一导电层和位于所述感测层内的所述第二导电层的温差，包括：
所述第一导电层的电阻率与所述第一导电层的温度满足第一线性关系，测算位于所述发热层内的所述第一导电层的电阻率，并根据所述电阻率/>得到位于所述发热层内的所述第一导电层的温度/>；
所述第二导电层的电阻率与所述第二导电层的温度满足第二线性关系，测算位于所述感测层内的所述第二导电层的电阻率，并根据所述电阻率/>得到位于所述感测层内的所述第二导电层的温度/>，计算所述/>和所述/>的差值得到所述温差/>。
8.根据权利要求7所述的热测试方法，其特征在于，测算位于所述发热层内的所述第一导电层的电阻率，以及位于所述感测层内的所述第二导电层的电阻率/>，包括：
根据公式计算位于所述发热层内的所述第一导电层的电阻/>；
通过所述第三测试焊盘向位于所述感测层内的所述第二导电层内流入电流，并测量与位于所述感测层内的第二导电层电连接的第三测试焊盘和第四测试焊盘之间的电压/>，根据公式/>计算位于所述感测层内的所述第二导电层的电阻/>；
根据公式和/>分别计算得到位于所述发热层内的所述第一导电层的电阻率/>，以及位于所述感测层内的所述第二导电层的电阻率/>；其中，所述/>为所述第一导电层在竖直方向上的截面的面积，所述/>为位于所述发热层内的所述第一导电层的长度，所述/>为所述第二导电层在竖直方向上的截面的面积，所述/>为位于所述感测层内的所述第二导电层的长度。
9.根据权利要求5所述的热测试方法，其特征在于，基于所述功耗和所述温差/>确定所述测试结构的热阻/>，包括：将所述功耗/>和所述温差/>带入下述关系式（1），计算得出所述测试结构的热阻/>：
（1）。
10.根据权利要求5所述的热测试方法，其特征在于，所述第一导电层在水平方向上的截面的面积为A，位于所述发热层内的所述第一导电层和位于所述感测层内的所述第二导电层之间的垂直距离为d；所述测试方法还包括：
将所述功耗、所述温差/>、所述A以及所述d带入下述关系式（2），计算得出所述测试结构的导热系数/>：
（2）。
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