CN117976321B - 低物质量多层复合读出电极及制备方法 - Google Patents
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Abstract
本公开提供一种低物质量多层复合读出电极的制备方法，包括：S1：在软质基材表面制备连接部；S2：在连接部一侧设置连接走线和电子学接头作为分支连接区；S3：将连接部的另一侧划分为灵敏区并在灵敏区的基材表面制备读出条图形；以及S4：基于所述读出条图形制备物质量范围为0.0005%X0‑0.002%X0的条形读出电极，电极的面电阻率可低至0.25Ω/□，完成低物质量多层复合读出电极的制备。
Description
技术领域
本公开涉及辐射探测技术领域，尤其涉及一种在软基材上制作低物质量多层复合读出电极的方法和多层复合读出电极。
背景技术
微结构气体探测器（MPGD, Micro-Pattern Gaseous Detector）具有高位置分辨、高计数率能力以及低廉的造价，被广泛应用于各大高能物理实验当中。在对撞实验中，极低能粒子的径迹探测具有巨大挑战，对于低动量粒子，影响径迹重建精度和动量分辨的主体因素是多次散射效应，探测灵敏区域内的物质量越高，多次散射影响越大，重建精度越差。高能实验谱仪中传统的径迹探测器一般为丝室，如有些科研单位实验的漂移室以及时间投影室；极高能(TeV)强子对撞机中则常会选用硅探测器作中心径迹探测，如某些实验单位拟用的硅像素与硅微条探测器。
随着加速器亮度的不断提升，丝室计数率能力已完全无法满足高亮度环境下的最内层径迹探测；而硅探测器由于其较高的物质量和极高的建造维护成本也无法适应大多应用场合。因此基于微结构气体探测器的低物质量径迹探测器被提出；为适应对撞机谱仪的几何特征，基于微结构气体探测器的内径迹室需要被加工成圆柱形，这要求其读出电极需在软基底上加工制作并通过粘接的方式制成圆柱形。传统的基于软板的PCB加工技术需要用到较厚的柔性PI基材以及5~20微米厚度的金属材料，这对内径迹探测器系统而言所引入的物质量过大，会显著降低径迹重建性能。同时这样加工出来的柔性读出电极自身抗卷曲强度较高，在制作小直径的内径迹圆柱室时常会因为应力翘起而无法充分粘接，会增加读出电极径向的不均匀，影响探测器性能。
发明内容
基于上述问题，本公开提供了一种低物质量多层复合读出电极及制备方法，以缓解现有技术中的上述技术问题。
（一）技术方案
本公开提供一种低物质量多层复合读出电极的制备方法，包括：S1：在软质基材表面制备连接部；S2：在连接部一侧设置连接走线和电子学接头作为分支连接区；S3：将连接部的另一侧划分为灵敏区并在灵敏区的基材表面制备读出条图形；以及S4：基于所述读出条图形制备物质量范围为0.0005%X0-0.002%X0的条形读出电极，电极的面电阻率可低至0.25Ω/□，完成低物质量多层复合读出电极的制备。
根据本公开实施例，所述软质基材的厚度为12.5μm -25μm，所述软质基材的制备材料选自聚酰亚胺。
根据本公开实施例，操作S4包括：基于灵敏区的读出条图形制备第一过渡层；在所述第一过渡层上制备第一复合共掺层；在所述第一复合共掺层上制备导电贡献层；在所述导电贡献层上制备第二复合共掺层；在所述第二复合共掺层上制备第二过渡层；在所述第二过渡层上制备第三复合共掺层；以及在所述第三复合共掺层上制备DLC保护层。
根据本公开实施例，第一过渡层与第一复合共掺层的总物质量小于0.000156%X0。
根据本公开实施例，导电贡献层的物质量为0.000112%X0至 0.00112%X0之间。
根据本公开实施例，所述第二复合共掺层、第二过渡层、第三复合共掺层的总物质量小于0.000210%X0。
根据本公开实施例，所述DLC保护层的物质量为0.0000531%X0 - 0.000106%X0。
根据本公开实施例，第一过渡层与第一复合共掺层的厚度均小于20nm；所述导电贡献层厚度为100nm -1000nm；所述第二复合共掺层、第二过渡层、第三复合共掺层的厚度均小于20nm；所述DLC保护层的厚度为100nm -200nm。
根据本公开实施例，第一过渡层的制备材料为铬；所述导电贡献层的制备材料为铝；所述第二过渡层的制备材料为铬；所述第一复合共掺层为铬铝共掺层；所述第二复合共掺层为铝铬共掺层； 所述第三复合共掺层为铬碳共掺层。
本公开的另一方面，提供一种低物质量多层复合读出电极，采用以上任一项所述的方法制备而成，所述低物质量多层复合读出电极包括：连接部，制备于软质基材表面制备；分支连接区，制备于连接部一侧，设置有连接走线和电子学接头；以及灵敏区，表面制备物质量范围为0.0005%X0-0.002%X0的条形读出电极，所述条形读出电极由下至上包括第一过渡层，第一复合共掺层，导电贡献层，第二复合共掺层，第二过渡层，第三复合共掺层，DLC保护层。
（二）有益效果
从上述技术方案可以看出，本公开低物质量多层复合读出电极及制备方法少具有以下有益效果其中之一或其中一部分：
（1）低物质量电极的金属铝层厚度约700nm，DLC薄膜厚度约200nm，各过渡层厚度均小于20nm；该电极以金属铝为主要导电层，以性质稳定的DLC作为保护层，可以以极薄的厚度实现较低面电阻率(可低至0.25Ω/□，Ω/□为面电阻率单位)，以制成极低物质量的读出电极，该电极物质量相对于标准PCB覆铜工艺制备的5-20μm铜电极物质量可降低两到三个数量级，能满足圆柱形内径迹探测器的读出需求；
（2）低物质量电极选用低功率、低厚度过渡层以及多层过渡的方式完成镀膜，可以尽可能的降低薄膜的内应力，以便能在12.5-25μm的聚酰亚胺上制作读出电极而不产生大的卷曲，可以兼容后续的圆柱形探测器粘接工艺；
（2）结合PCB光刻工艺可以在镀膜阶段实现低物质量电极的图形化，该工艺可以推广到其他图形的制备，能扩大低物质量复合电极的应用范围。
附图说明
图1为本公开实施例的低物质量多层复合读出电极的制备方法流程图。
图2a为本公开实施例的低物质量多层复合读出电极的局部平面结构示意图。
图2b为本公开实施例的低物质量多层复合读出电极的局部剖面结构示意图。
图3为本公开实施例的低物质量多层复合读出电极的分层结构示意图。
图4为本公开实施例的低物质量多层复合读出电极的工艺流程示意图。
具体实施方式
目前的类金刚石（DLC,Diamond like Carbon）碳基阻性电极技术可实现在50微米的APICAL上通过非平衡磁控溅射技术镀上DLC薄膜，同时可以通过过渡层来镀上5~20微米厚度的金属层，形成铜-过渡层-DLC-基材的复合电极。该技术相关工艺有望应用于低物质量读出电极的制备，但是这会遭遇三个显著的问题：1）APICAL质地相对较硬，50微米的厚度引入的物质量也较高，对更薄更软的基材进行大面积DLC镀膜时会产生很大的应力，使薄膜卷曲剧烈影响后续加工。2）读出电极一般为条读出，若以金属层作为读出条，为了防止其氧化受损，金属层厚度为5~20微米，跟PCB工艺类似，这带来了大量的物质量；3）现有技术主要用于MPGD的探测器加工，其产品性状为整面均匀的薄膜，后续图形化工艺基于光刻和化学刻蚀过程，其无法对DLC进行刻蚀成形，若要制备读出条需要在镀膜过程中即完成图形化工艺，这需要投入针对性的研发。
本公开提供了一种低物质量多层复合读出电极及制备方法，为了解决现有基于PCB覆铜印刷工艺制备读出电极以及DLC/Cr/Cu复合电极存在的问题，提出一种基于软基材的低物质量复合读出电极。这种读出电极需要具备极低物质量以应付超低能粒子径迹探测的需求，同时需要整个读出电极应力低，易于卷曲加工，以满足圆柱形径迹室的加工制作需求。
为了实现上述目的，本公开首先通过光刻技术在聚酰亚胺基材上制作读出条等图形，再通过本发明开发的低物质量电极镀膜技术制备低物质量读出条，最后褪膜得到复合读出电极。由此法制备的读出电极具备极低的物质量，相较于标准PCB覆铜印刷工艺制得的读出电极，其物质量可以降低近两个数量级，同时其可以有效地兼容圆柱形粘接工艺，可满足圆柱形低物质量径迹探测器的应用场合。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开实施例中，提供一种低物质量多层复合读出电极及制备方法，结合图1、图2a、图2b、图3所示，所述方法包括操作S1-S4：
S1：在软质基材表面制备连接部；
S2：在连接部一侧设置连接走线和电子学接头作为分支连接区；
S3：将连接部的另一侧划分为灵敏区并在灵敏区的基材表面制备读出条图形；以及
S4：基于所述读出条图形制备物质量范围为0.005%X0-0.002%X0（X0表示物质量的归一化符号）的条形读出电极，完成低物质量多层复合读出电极的制备。
操作S4包括：
基于灵敏区的读出条图形制备第一过渡层；
在所述第一过渡层上制备第一复合共掺层；
在所述第一复合共掺层上制备导电贡献层；
在所述导电贡献层上制备第二复合共掺层；
在所述第二复合共掺层上制备第二过渡层；
在所述第二过渡层上制备第三复合共掺层；以及
在所述第三复合共掺层上制备DLC保护层。
根据本公开实施例，所述第一过渡层与第一复合共掺层的总物质量小于0.000156% X0。导电贡献层的物质量为0.000112%X0至0.00112%X0之间。所述第二复合共掺层、第二过渡层、第三复合共掺层的总物质量小于0.000210%X0。所述DLC保护层的物质量为0.0000531%X0 - 0.000106%X0。
根据本公开实施例，所述第一过渡层与第一复合共掺层的厚度均小于20nm；所述导电贡献层厚度为100nm -1000nm；所述第二复合共掺层、第二过渡层、第三复合共掺层的厚度均小于20nm；所述DLC保护层的厚度为100nm -200nm。
所述第一过渡层的制备材料选自铬、钛；优选为铬。
所述导电贡献层的制备材料选自铝、铜；优选为铝。
所述第二过渡层的制备材料选自铬、钛；优选为铬。
所述第一复合共掺层的两种制备材料中一种与第一过渡层的制备材料相同，另一种与导电贡献层的制备材料相同，优选为铬铝共掺层。
所述第二复合共掺层的两种制备材料中一种与第二过渡层的制备材料相同，另一种与导电贡献层的制备材料相同，优选为铝铬共掺层。
所述第三复合共掺层的两种制备材料中一种与第二过渡层的制备材料相同，另一种为碳。优选为铬碳共掺层。
更具体地，首先，操作S1和S2中，软质基材为12.5-25μm厚的聚酰亚胺，如图2a和图2b所示，在软质基材表面制备连接部时可以利用印刷覆铜工艺在灵敏区之外制作连接用的金属Pad，以及对应的走线与电子学接头连接，软质基材的分支连接器共有四个连接用的分支，在灵敏区对应每个分支可以设置连接128根读出条。
操作S3中，在灵敏区域内覆光刻干膜并曝光显影以制成读出条形状；读出条所在区域使聚酰亚胺基材暴露，可在后续磁控溅射过程中直接镀上低物质量电极；如图2a和图2b所示，读出条图形的形状覆盖灵敏区之外用于连接金属Pad，以便在镀膜完成后实现电气连接。灵敏区基材为12.5μm的聚酰亚胺，通过光刻技术制备出读出条图形，单根条宽为175μm，两个条间距为400μm，两个单条靠近金属Pad端连接到一起组成一个读出条。
操作S4中，可以通过溅射沉积低物质量电极，具体包括：
结合图1、图2a、图2b、图3、图4所示，首先，清洗高纯铬靶、铝靶与石墨靶。
对真空腔室抽真空，控制真空度在10-4mbar量级时开始洗靶，所用磁控溅射设备支持在溅射过程中控制是否遮挡靶，这允许不破坏真空环境的情况下同炉清洗三种靶。洗靶过程中当真空度为5×10-4mbar时通入150sccm的高纯氩气，先打开Cr靶，关闭Al靶和石墨靶，高纯铬靶上功率设置为0.5-3 kW，例如选择3 kW，溅射时间为10-30min，例如选10min；清洗完成后打开Al靶，关闭Cr靶和石墨靶，高纯Al靶上功率同为0.5-3Kw，例如选择3 kW，溅射时间10-30min，例如选择30min；最后打开石墨靶，关闭Cr靶和Al靶，高纯石墨靶上功率设置为1-4kW，例如选择4 Kw，溅射时间30-60min，例如选择40min。
进一步地，将软质基材装夹以及对真空腔室进行真空控制。
将一块大面积PCB基板通过耐高温胶带粘在转架上作为背板，例如可以将一块厚度为0.15-0.3mm的大面积的FR4基板使用耐高温的胶带粘接在转架上作为背板，这是因为待镀软质基材的基底材质很软，直接接触金属转架会受热产生不均匀的内应力从而发生卷曲，同时由于金属转架常有圆孔等特殊形状，镀膜过程中会在基底背面产生对应图形，不利于物质量的控制；FR4基板避免使用金属夹具固定而是使用耐高温的胶带粘接，这样可以避免夹具的尖端诱导的打火放电，这种放电过程可能会影响镀得的薄膜的致密性。固定好基板之后使用聚酰亚胺胶带将步骤1中加工出来的软板粘在PCB背板上，位置靠近转架中心；使用铝箔将软板的分支区域包裹保护，仅露出灵敏区域的聚酰亚胺基材，其厚度12.5-25μm。将装好样的转架送入真空腔室，关腔并抽真空，控制真空度为5×10-4 mbar。
进一步地，通过等离子体刻蚀软质基材表面。
待真空低至5×10-4 mbar进行等离子体刻蚀；在基材表面施上100-300V的偏压，例如施加200V的偏压，通入流量为150sccm的高纯氩气并维持腔体内的气压为3×10-2 -3×10-3 mbar，对基材表面进行等离子体轰击和刻蚀5-20min，例如可选择10min。
进一步地，在基材表面溅射沉积金属铬，以及溅射沉积铬铝共掺层。
保持腔室内部气压为3×10-2 -3×10-3 mbar，设置转架转速为3转/分钟；高纯铬靶功率为0.5-3Kw，例如功率设置为3kW，溅射时间1-5min沉积金属铬层，例如溅射时间为1分钟，得到第一过渡层；然后同时打开铬靶与铝靶，铬靶功率从此前设定值在溅射时间内（例如30s）逐步降为0，铝靶功率则从0逐步升高到设定值，铝靶功率为0.5-3kW，例如铝靶功率在30s内从0升高到1Kw，共掺层溅射时间30-180s；该步骤是为了同时沉积金属铬和铝，以形成共掺层（第一共掺层）增加结合力。通过上述操作可以得到的铬层厚度约16nm，铬铝共掺层厚度约为6nm。
进一步地，在铬铝共掺层（第一共掺层）表面溅射沉积金属铝薄膜做为导电贡献层。
维持腔体内的气压以及铝靶上的功率设定值不变，磁控溅射20-200min，溅射沉积的导电金属Al层厚度例如可以为100nm-1μm，此层金属薄膜是低物质量电极的主要导电贡献层。例如维持腔室内部气压转架转速，关闭铬靶，铝靶功率设置为1kW，溅射沉积140min，得到的金属铝厚度约为700nm。
进一步地，在导电贡献层表面溅射沉积铝铬共掺层以及金属铬。
维持腔体内气压不变，同时打开铝靶与铬靶，铝靶功率从设定值逐步减少为0，铬靶功率从0逐步升高到设定值，设定功率为0.5-3kW，溅射沉积时间为30-180s，得到铝铬共掺层（第二复合共掺层）和金属铬层（第二过渡层）。例如铝靶功率在30s内从1kW逐步减少为0，铬靶功率在30s内从0逐步升高到3kW，之后关闭铝靶，铬靶维持3kW功率溅射1min，得到的铝铬共掺层厚度约为6nm，金属铬厚度约为16nm。
进一步地，在铝铬共掺层表面溅射沉积铬碳共掺层。
维持腔体内气压不变，待铝靶上功率降为0后，关闭铝靶并打开石墨靶；铬靶功率从设定值逐步减少为0，石墨靶功率从0逐步升高到设定值，石墨靶设定功率为1-4kW，溅射沉积时间为30-180s。得到铬碳共掺层（第三复合共掺层）。例如铬靶功率在30s内从3kW逐步减少为0，石墨靶功率在30s内0逐步升高到4kW，得到的铬碳共掺层厚度约为10nm。
进一步地，在铬碳共掺层表面溅射DLC薄膜。
维持腔体内气压和石墨靶上设定值不变，溅射时间30-180min以沉积出库例如100-200nm厚的DLC层，石墨靶功率为4kW溅射60min，厚度约为200nm。由于导电铝层的存在，此时复合电极的面电阻率很低，同时DLC性质稳定可以保护内层的铝薄膜不被氧化与损坏。
进一步地，褪掉制备读出条图形时所用的光刻干膜，得到条形读出电极。条形读出电极的物质量范围为0.001%X0-0.004%X0。
制备DLC层后将转架移出腔体取下软板；将电极软板放置在45-55℃水浴的褪膜液中褪膜20-30min，例如将软板放置在50℃水浴的褪膜液中褪膜20min。之后通过两级浸泡清洗后取出放入烘箱烘干24小时，烘箱温度设定为70℃。
经过上述的操作，完成了低物质量电极的制备，制得的低物质量电极其金属导电铝层厚度约为700nm，DLC层厚度约为200nm，所有共掺层和金属过渡层厚度均小于20nm，最后得到的电极物质量相较于5μm的铜电极降低两个数量级，面电阻率为0.25Ω/□，可满足读出条电阻要求，同时由于低功率设置和低厚度的金属层，整个薄膜内应力很低，可以适应后续粘接工艺。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开低物质量多层复合读出电极及制备方法有了清楚的认识。
综上所述，本公开提供了一种低物质量多层复合读出电极及制备方法，首先通过光刻技术在聚酰亚胺基材上制作读出条等图形，再通过本发明开发的低物质量电极镀膜技术制备低物质量读出条，最后褪膜得到复合读出电极。由此法制备的读出电极具备极低的物质量，相较于标准PCB覆铜印刷工艺制得的读出电极，其物质量可以降低近两个数量级，同时其可以有效地兼容圆柱形粘接工艺，可满足圆柱形低物质量径迹探测器的应用场合。
还需要说明的是，以上为本公开提供的不同实施例。这些实施例是用于说明本公开的技术内容，而非用于限制本公开的权利保护范围。一实施例的一特征可通过合适的修饰、置换、组合、分离以应用于其他实施例。
应注意的是，在本文中，除了特别指明的之外，具备“一”元件不限于具备单一的该元件，而可具备一或更多的该元件。
在本文中，除了特别指明的之外，所谓的特征甲“或”（or）或“及/或”（and/or）特征乙，是指甲单独存在、乙单独存在、或甲与乙同时存在；所谓的特征甲“及”（and）或“与”（and）或“且”（and）特征乙，是指甲与乙同时存在；所谓的“包括”、“包含”、“具有”、“含有”，是指包括但不限于此。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (6)
1.一种低物质量多层复合读出电极的制备方法，包括：
S1：在软质基材表面制备连接部；所述软质基材的制备材料选自聚酰亚胺；厚度为12.5μm-25μm；
S2：在连接部一侧设置连接走线和电子学接头作为分支连接区；
S3：将连接部的另一侧划分为灵敏区并在灵敏区的基材表面制备读出条图形；以及
S4：基于所述读出条图形制备物质量范围为0.0005%X0-0.002%X0的条形读出电极，电极的面电阻率低至0.25Ω/□，完成低物质量多层复合读出电极的制备；
操作S4包括：基于灵敏区的读出条图形制备第一过渡层；在所述第一过渡层上制备第一复合共掺层；在所述第一复合共掺层上制备导电贡献层；在所述导电贡献层上制备第二复合共掺层；在所述第二复合共掺层上制备第二过渡层；在所述第二过渡层上制备第三复合共掺层；以及在所述第三复合共掺层上制备DLC保护层；
所述第一过渡层的制备材料为铬；所述导电贡献层的制备材料为铝；所述第二过渡层的制备材料为铬；所述第一复合共掺层为铬铝共掺层；所述第二复合共掺层为铝铬共掺层；所述第三复合共掺层为铬碳共掺层；所述第一过渡层与第一复合共掺层的厚度均小于20nm；所述导电贡献层厚度为100nm -1000nm；所述第二复合共掺层、第二过渡层、第三复合共掺层的厚度均小于20nm；所述DLC保护层的厚度为100nm -200nm。
2.根据权利要求1所述的低物质量多层复合读出电极的制备方法，所述第一过渡层与第一复合共掺层的总物质量小于0.000156% X0。
3.根据权利要求1所述的低物质量多层复合读出电极的制备方法，导电贡献层的物质量为0.000112%X0至0.00112%X0之间。
4.根据权利要求1所述的低物质量多层复合读出电极的制备方法，所述第二复合共掺层、第二过渡层、第三复合共掺层的总物质量小于0.000210%X0。
5.根据权利要求1所述的低物质量多层复合读出电极的制备方法，所述DLC保护层的物质量为0.0000531%X0 - 0.000106%X0。
6.一种低物质量多层复合读出电极，采用权利要求1-5任一项所述的方法制备而成，所述低物质量多层复合读出电极包括：
连接部，制备于软质基材表面制备；
分支连接区，制备于连接部一侧，设置有连接走线和电子学接头；及
灵敏区，表面制备物质量范围为0.0005%X0-0.002%X0的条形读出电极，所述条形读出电极由下至上包括第一过渡层，第一复合共掺层，导电贡献层，第二复合共掺层，第二过渡层，第三复合共掺层，DLC保护层。
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