CN117956806A - 用于制造包括存储器电路的电子芯片的方法 - Google Patents

Abstract

一种制造电子芯片的方法，包括以下连续的步骤：a)在第二半导体层的顶部上并且与第二半导体层接触地形成第一层，第二层在第三半导体层的顶部上并且与第三半导体层接触；b)对第一层进行掺杂，以在第二层上形成第一导电类型的第一掺杂子层以及第二导电类型的第二掺杂子层；c)在第一层中形成岛，该岛在第二层的表面处按行和列的阵列被组织；以及d)在第一层的岛上形成基于相变材料的存储器单元。

Description

用于制造包括存储器电路的电子芯片的方法

相关申请的交叉引用

本申请要求2022年10月27日提交的、标题为“Procédéde fabrication d’unepuceélectronique comprenant un circuit mémoire”的法国专利申请号2211193的优先权权益，该申请通过引用的方式完整地并入本文。

技术领域

本公开涉及电子芯片的领域，并且更具体地，涉及包括基于相变材料的存储器电路的电子芯片的领域以及对应的制造方法。

背景技术

相变材料是具有在热的作用下改变晶体状态并且更具体地在晶体状态与非晶状态(比晶体状态具有更强的电阻)之间切换的能力的材料。该现象被用于限定两种存储器状态，例如0和1，该两种存储器状态由通过相变材料测量的电阻来区分。

改进包括包含基于相变材料的存储器单元的存储器电路的电子芯片及其制造方法将是有益的。

发明内容

一个实施例克服了包括基于相变材料的存储器电路的电子芯片及其制造方法的缺点中的全部或部分缺点。

一个实施例提供了一种制造电子芯片的方法，包括以下连续的步骤：

a)在第一导电类型的第二掺杂半导体层的顶部上并且与该第二掺杂半导体层接触地形成第一层，该第二层在与第二导电类型的第三掺杂半导体层的顶部上并且与该第三掺杂半导体层接触，第二导电类型与第一导电类型相反；

b)对第一层进行掺杂，以在第二层上形成第一导电类型的第一掺杂子层以及第二导电类型的第二掺杂子层；

c)在第一层中形成岛，该岛在第二层的表面处按行和列的阵列被组织；以及

d)在第一层的岛上形成基于相变材料的存储器单元，第二层、第三层以及第一层的第二子层形成双极晶体管。

根据一个实施例，方法在步骤c)之后包括外延步骤e)，在外延步骤e)期间，第四半导体层被形成在第一层的岛之间。

根据一个实施方案，方法在步骤e)之后包括对第一导电类型的第四层的区域进行掺杂的步骤。

根据一个实施例，方法在步骤c)与步骤e)之间包括在岛周围形成电绝缘间隔物的步骤。

根据一个实施例，在行方向上，在所述岛之间，在第二层和第三层中形成沟槽。

根据一个实施例，在每个岛的前面形成存储器单元。

根据一个实施例，第一层由硅制成。

根据一个实施例，第一层由多晶硅制成，并且通过沉积被形成。

根据一个实施例，所述岛和存储器单元被形成在芯片的存储器区域中，芯片还包括逻辑区域，并且在步骤c)处，逻辑电路的MOS晶体管的栅极与岛同时被进一步形成在第一层中。

根据一个实施例，第一层由单晶硅制成，并且通过外延被形成。

另一实施例提供了一种电子芯片，该电子芯片包括：在第一层中的、按行和列的阵列被组织的岛，岛被布置在第一导电类型的第二掺杂半导体层的表面处，该第二掺杂半导体层本身位于与第一导电类型相反的第二导电类型的第三掺杂半导体层的顶部上并且与该第三掺杂半导体层接触，第一层包括在第二层上的、第一导电类型的第一掺杂子层，以及第二导电类型的第二掺杂子层，岛被覆盖(topped)有基于相变材料的存储器单元，第二层、第三层以及第一层的第二子层形成双极晶体管。

根据一个实施例，每个岛被电绝缘间隔物横向地包围。

根据一个实施例，第一层由多晶硅制成。

根据一个实施例，第一层由单晶硅制成。

根据一个实施例，电子芯片通过所述方法形成。

附图说明

上述特征和优点以及其他特征和优点将在参考附图以示例性而非限制性的方式给出的具体实施例的公开的其余部分中被详细地描述，其中：

图1A和图1B图示了电子芯片的一个示例的两个局部且简化的截面图；

图2A和图2B图示了根据一个实施例的电子芯片的两个局部且简化的截面图；

图3、图4、图5、图6、图7、图8和图9是根据一个实施例的截面图，其图示了根据第一实施方式的制造在图2A和图2B中图示的电子芯片的方法的步骤；

图10和图11是根据一个实施例的截面图，其图示了根据第二实施方式的制造在图2A和图2B中图示的电子芯片的方法的步骤。

具体实施方式

在各个图中，相同的特征由相同的附图标记表示。特别地，各个实施例中共同的结构和/或功能特征可以具有相同的附图标记，并且可以布置相同的结构、尺寸和材料性质。

为了清楚起见，仅示出并详细描述了有助于理解本文所述实施例的步骤和元件。特别地，下文已经详细地描述了仅允许形成存储器电路的步骤，芯片的其他元件的形成，例如，位于存储器电路旁边的逻辑电路的芯片的其他元件的形成，在本领域技术人员的能力范围内。

除非另有说明，否则当提及连接在一起的两个元件时，这表示直接连接，而没有除导体之外的任何中间元件，并且当提及耦合在一起的两个元件时，这表示这两个元件能够连接或者它们能够经由一个或多个其他元件耦合。

在以下公开中，除非另有说明，否则当提及诸如术语“前”、“后”、“上”、“下”、“左”、“右”等这样的绝对位置限定词，或者诸如术语“在……上方”、“在……下方”、“高于”、“低于”等这样的相对位置限定词，或者诸如“水平”、“垂直”等这样的取向限定词时，均指图中的取向。

除非另有说明，否则表达“约”、“大约”、“基本上”和“约为”表示在10％以内，并且优选地在5％以内。

图1A和图1B图示了电子芯片11的一个示例的两个局部且简化的截面图，图1A是沿图1B的截面平面AA的视图，并且图1B是沿图1A的截面平面BB的视图。

更具体地，图1A和图1B图示了电子芯片11的一部分，并且更确切地，图示了电子芯片11的存储器电路的一部分。作为示例，电子芯片11在未示出的部分中包括与存储器电路相邻的逻辑电路。

电子芯片11包括存储器单元M，例如，在俯视图中，存储器单元M按行和列的阵列被组织。作为示例，图1A中图示的存储器单元M是同一行的存储器单元M，而图1B中图示的存储器单元是同一列的存储器单元。行和列被分别称为字线和位线，每个存储器单元M在位线和字线的交叉处。在图1A中，仅示出了四条位线，并且在图1B中，仅示出了五条字线。然而，在实践中，存储器电路可以包括分别不同于四条和五条(例如，大于四条和五条)的多条位线和多条字线。

作为示例，存储器单元M基于相变材料33，例如，基于硫族化物(chalcogenide)材料，例如，被称为GST的锗、锑和碲的合金(GeSbTe)。在每个存储器单元中，相变材料例如由位于相变材料下方的加热电阻金属元件35控制，例如，加热电阻金属元件35通过其上相与相变材料33的下相接触，并且被热绝缘体37横向地包围。相变材料33被例如覆盖有例如由导电材料制成的金属化41。作为示例，在每个存储器单元M中，金属元件35和41分别形成由相变材料33形成的可变电阻阻性元件的下电极和上电极。作为示例，同一位线的存储器单元M被覆盖有相同的金属化41。换句话说，同一位线的存储器单元M的上电极41被相互连接。金属化41例如被耦合到电位Va的施加节点。

芯片11包括第一导电类型(例如N型)的掺杂半导体层13，掺杂半导体层13例如被掺杂有砷原子或磷原子。层13例如由硅制成。层13位于与第一导电类型相反的第二导电类型(例如P型)的掺杂半导体层15上，掺杂半导体层15例如被掺杂有硼原子。层15例如由硅制成。

作为示例，芯片11包括被布置在层13的上表面上的栅极图案17，栅极图案17例如在位线方向上纵向地延伸。栅极图案17包括例如利用间隔物21横向包围的中心部19。每个栅极图案17的中心部19例如由半导体材料制成，例如由硅制成，例如由多晶硅制成。间隔物21例如由电绝缘材料制成，例如由氮化硅制成。

在该示例中，在俯视图中，栅极图案17在存储器单元M的阵列的位线之间延伸。换句话说，在该示例中，在俯视图中，存储器单元M的阵列的任意两条连续位线被沿着所述位线的整个长度延伸的同一栅极图案17彼此分离。栅极图案17例如由半导体层23横向分离，半导体层23例如从层13的上表面通过外延被形成。层23例如由硅制成，例如由单晶硅制成。作为示例，每个存储器单元M通过过孔39被耦合(例如连接)到层23。作为示例，过孔39通过其上表面与存储器单元M的加热电阻元件35的下表面接触。过孔39例如通过其下表面与层23的上表面接触。

层23例如包括第一掺杂区域25，第一掺杂区域25例如是第二导电类型(例如，P型)并且在特定的栅极图案17之间延伸，与阵列的存储器单元M垂直成行。区域25例如比层15更重掺杂。每个区域25被例如覆盖有存储器单元。作为示例，对于每个存储器单元M，对应的过孔39将存储器单元的加热元件35电耦合到下面的区域25。

层23还包括第二掺杂区域27，第二掺杂区域27例如是第一导电类型(例如，N型)，并且在其他栅极图案17之间延伸。区域27例如比层13更重掺杂。与区域25相反，区域27被例如没有覆盖有存储器单元M，但是具有接触过孔29。过孔29允许字线的接触。作为示例，在同一字线内，两个过孔29由例如四个存储器单元M(分别属于四条连续的位线)间隔开。作为示例，接触区域耦合到被施加到相关字线的电位Vb的施加节点。

区域27和区域25例如由栅极图案17和绝缘沟槽31横向界定，绝缘沟槽31例如是超浅沟槽绝缘类型(SSTI)。绝缘沟槽31例如防止了两条连续位线之间的电流泄漏。沟槽31然后例如位于栅极图案17下方。作为示例，沟槽31是线性的，并且每个栅极图案位于沟槽31的顶部上并且与沟槽31接触。作为示例，每个沟槽31在位线方向上沿着位线的整个长度纵向延伸。作为示例，沟槽31在层13中从层13的上表面穿过层13的厚度的仅一部分垂直延伸。绝缘沟槽31被例如填充有例如氧化硅的电介质材料。沟槽31的深度例如在从20nm到40nm的范围内。

作为示例，芯片11包括例如浅沟槽绝缘(STI)类型的绝缘沟槽43。沟槽43的深度例如大于沟槽31的深度。沟槽43例如从层13的上表面在层13中并且在层15的一部分中延伸。作为示例，沟槽43使得能够分离层13的、分别与每条字线垂直成行的条带，从而使层13的、分别与每条字线垂直成行的条带电绝缘。作为示例，每个沟槽43在字线方向上沿着字线的整个长度纵向延伸。绝缘沟槽43被例如填充有例如氧化硅的电介质材料。沟槽43的深度例如在从300nm到400nm的范围内。

在图1A和图1B的示例中，对于每个存储器单元M，与存储器单元垂直成行的区域25、层13(和区域27)以及层15限定了双极晶体管T1(这里是PNP型)，用于选择存储器单元。每个存储器单元MI例如与双极晶体管T1相关联。在该示例中，区域25形成了晶体管T1的发射极区域，区域13(和区域27)形成了晶体管T1的基极区域，并且层15形成了晶体管T1的集电极区域。作为示例，集电极对于阵列的所有晶体管T1是共用的，并且例如连接到地。在该示例中，基极区域13对于存储器电路的同一字线的所有晶体管T1是共用的。

在图1A的示例中，栅极图案17特别地具有以下功能：尊重在芯片规模下的栅极图案的表面密度的约束以及在其内部和顶部被形成芯片的半导体晶片的表面密度的约束。这些图案在存储器电路中不具有电功能。然而，可以在位于存储器电路的侧部的逻辑电路中提供具有电功能的类似结构的栅极图案。

然而，在存储器电路内存在栅极图案17可能带来某些问题。例如，尽管存在绝缘沟槽31和间隔物21，但是在栅极图案17与区域25(或区域27)之间可能存在寄生泄漏电流，这可能干扰存储器单元M的编程或读取。

图2A和图2B图示了根据一个实施例的电子芯片45的两个局部且简化的截面图。

更具体地，图2A图示了沿图2B的截面平面AA的视图，并且图2B图示了沿着图2A的截面BB平面的视图。

图2A和图2B中图示的电子芯片45与图1A和图1B中图示的芯片11相似，不同之处在于，图1A和图1B中的、由区域25和层13形成的PN结在图2A和图2B中被形成在层13的表面处的岛47中。岛47代替了图1A和图1B中的栅极图案17，在芯片45的存储器电路中不存在栅极图案。

因此，电子芯片45包括例如平行六面体的岛47。岛47位于层13的表面处，并且形成了类似于存储器单元M1的阵列的、包括行和列的网格或阵列。每个岛47包括第二导电类型(例如，P型)的掺杂半导体层49与第一导电类型(例如，N型)的掺杂半导体层51的堆叠，层51在层13的顶部上并且与层13接触，并且层49在层51的顶部上并且与层51接触。作为示例，层49由硅制成。作为示例，层51由硅制成。作为示例，层51和层49分别比层15和层13更重掺杂。

作为示例，岛47完全被间隔物53横向地包围。换句话说，岛具有其被覆盖有间隔物53的四个侧面。作为示例，间隔物由电绝缘材料制成，例如由氮化硅制成。

芯片45的存储器单元M1被形成在岛47的顶部上并且与岛47接触，每个存储器单元M1与单个岛47相关联，并且每个岛47与单个存储器单元M1相关联。因此，存储器单元M1具有其位于层49的顶部上并且与层49接触的过孔39。

类似于已经关于图1A和图1B描述的内容，岛47通过外延层23彼此横向分离，外延层23包括在字线的接触过孔29前面的区域27。然而，与已经关于图1A和图1B描述的内容相反，层23不包括区域25，并且层23保持在区域27的外部，例如未掺杂。

作为示例，与已经关于图1A和图1B描述的内容相反，芯片45不包括绝缘沟槽31，从而抑制了蚀刻步骤并且通过提高制造方法的效率减少了电子芯片的制造成本。作为示例，对于每个存储器单元M，层49和层51的PN结通过间隔物53绝缘。

在图2A和图2B的实施例中，对于每个存储器单元M1，下面的岛47的层49和层51、层13以及层15形成了选择存储器单元的双极晶体管T2(这里是PNP型)。在该示例中，层49形成了晶体管T2的发射极区域，层51和层13形成了晶体管T2的基极区域，并且层15形成了晶体管T2的集电极。作为示例，基极区域13对于存储器电路的同一字线的所有晶体管T2是共用的。作为示例，集电极对于存储器电路的所有晶体管T2是共用的，并且例如连接到地。

关于图2A和图2B描述的实施例的一个优点是，相对于诸如在图1A和图1B中图示的芯片，泄漏电流减少了。

关于图2A和图2B描述的实施例的另一优点是，它使得能够抑制绝缘沟槽31，这使得能够减少芯片的制造成本。

关于图2A和图2B描述的实施例的又一优点是，它使得能够减小两条位线之间的距离并因此减小芯片的尺寸。

现在将关于图3至图11描述制造这种芯片的方法的示例。

图3至图9以局部且简化的截面图，图示了根据第一实施方式的制造诸如在图2A和图2B中图示的芯片的方法的连续的步骤。

图3图示了初始结构，该初始结构包括被期望形成存储器电路的存储器区域Zm，并且包括被期望形成逻辑电路(包括例如被称为MOS的金属氧化物半导体晶体管)的逻辑区域Zl。在图3中，存储器区域Zm被显示在右侧，并且逻辑区域Zl被显示在左侧。

在下面的描述中，将仅详细描述存储器电路的形成。

图3中图示的结构包括例如第二导电类型(例如，p型)的层15。

该结构在逻辑区域Zl中还包括埋层55(例如绝缘的，例如由氧化物(例如，氧化硅)制成)以及层57(例如半导体，例如由硅制成)。作为示例，层15、层55和层57的堆叠形成了SOI(“绝缘体上硅”)类型的衬底。在其存储器区域Zl中，该结构包括被形成在层15上的层13。图3中图示的结构的存储器区域既不包括层55，也不包括层57。作为示例，层13的上表面的平面与层57的上表面的平面是同一平面。作为示例，逻辑区域Zl和存储器区域Zm被覆盖有电介质材料的层59以及导电层61，层59在结构的整个表面上连续延伸，在层57和层13的上表面的顶部上并且与层57和层13的上表面接触，并且层61在结构的整个表面上延伸，在层59的上表面的顶部上并且与层59的上表面接触。层61例如是导电栅极层，例如由基于氮化钛(TiN)的合金制成。层59例如是栅极绝缘层，例如由具有大于二氧化硅的电介质常数的电介质常数的材料(例如，氧化锆和/或氧化铪，例如，二氧化硅、硅化铪或氮氧化铪硅)制成。

作为示例，层13和层15由相同的材料制成，并且源自在不同的深度进行了掺杂剂注入的同一衬底。

图4图示了在图3中图示的结构的上表面上沉积半导体层63的步骤结束时获得的结构。

更具体地，在该步骤期间，首先在存储器区域Zm的前面(例如，在存储器区域Zm的整个表面上)局部地去除层59和层61。

例如通过光刻，然后通过蚀刻来执行层59和层61的去除。

在该步骤期间，层59和层61可以被保持在逻辑区域Zl的全部表面区域或部分表面区域上。

然后，例如，以全晶片的方式，在结构的整个上表面上沉积层63。

在沉积层63的步骤结束时，层63覆盖了存储器区域Zm中的层13以及逻辑区域Zl中的层61。更具体地，在所示的示例中，层63与存储器区域Zm中的层13的上表面接触，并且与逻辑区域Zl中的层61的上表面接触。

层63例如由硅制成，例如由单晶硅制成。作为变型，层63由多晶硅制成。作为示例，层63具有在从20nm至80nm的范围内(例如，在从40nm至50nm的范围内)的厚度(在层13前面的存储器区域Zm中取得)。

逻辑区域中的层63例如旨在形成逻辑电路的晶体管的栅极接触区域。

图5图示了在对层63进行掺杂的步骤结束时获得的结构。

更具体地，在该步骤期间，层63的下部利用第一导电类型(例如，N型)进行掺杂，以形成层或子层51，并且层63的上部利用第二导电类型(例如，P型)进行掺杂，以形成层或子层49。层63的下部的掺杂与层63的上部的掺杂被例如相继地执行。

作为示例，在对形成层49的层61进行掺杂之前，执行对形成层51的层63的掺杂。

作为变型，在对形成层51的层61进行掺杂之前，执行对形成层49的层63的掺杂。

对层63的下部进行掺杂以形成层51的步骤产生了例如对层63下面的层13的上部的掺杂，从而形成层或子层13’。

作为示例，层51、层49和层13’比层13和层15更重掺杂。

图6图示了在形成岛47的步骤结束时获得的结构，形成岛47的步骤不同于关于图5描述的掺杂步骤。

更具体地，在该步骤期间，在层49和层51中蚀刻了横向界定的岛47的沟槽。作为示例，岛47沿着行和列被布置成阵列。作为示例，在岛47的外部，层49和层51被完全去除，在岛47之间被蚀刻的沟槽出现在层13的上表面上，例如，出现在层13’的上表面上。作为示例，岛被形成有例如恒定的节距，在从20nm至300nm的范围内，例如在从100nm至200nm的范围内，例如大约118nm。作为示例，五列当中的一列的岛47被省略(即，被蚀刻)，以为字线的接触过孔29留下空间，如关于图2A和图2B所描述的。

例如通过干蚀刻方法(例如，常规多晶硅蚀刻方法)来执行对层49和层51的蚀刻。

作为示例，在该步骤期间，在逻辑区域Zl中，晶体管的栅极例如也被蚀刻。在逻辑区域Zl和存储器区域Zm中蚀刻的步骤例如在同一蚀刻步骤内被执行，蚀刻掩模适于这两个区域。

图7图示了在岛47的侧部，例如沿着岛47中的整个周边形成间隔物21的步骤结束时获得的结构。

作为示例，在该步骤期间，例如在存储器区域Zm中与逻辑区域Zl中的晶体管的栅极周围的间隔物同时形成间隔物21。

图8图示了在形成层23的步骤结束时获得的结构。形成层23的步骤例如不同于形成岛47的步骤，其中岛47不由层23形成。

作为示例，通过从层13(或者层13’，如果存在的话)的上表面外延来形成层23。例如在形成间隔物21的步骤之后执行形成层23的步骤。层23例如由硅制成，例如由单晶硅制成。

作为示例，层23具有在从5nm至50nm的范围内的厚度，例如在从10nm至30nm的范围内的厚度。

图9图示了在对层23进行局部掺杂的步骤结束时获得的结构。

更具体地，在该步骤期间，通过对层23进行局部掺杂来形成区域27。区域27例如通过掺杂第一导电类型(例如，N型)被形成。区域27例如比层13更重掺杂。区域27被例如形成在岛47的被省略的列的位置处，即，每个区域27位于岛47的四个列之间。

在该步骤结束时，存储器单元M1被例如形成在岛47的顶部上并且与岛47接触。

图10和图11图示了根据第二实施方式的形成关于图2A和图2B图示的芯片的方法的步骤。

更具体地，关于图10和图11图示的方法与关于图3至图9图示的方法的不同之处在于，岛47被形成在外延层中。

图10图示了在图3中图示的结构的上表面上形成层63的步骤结束时获得的结构。

在该步骤期间，与已经先前关于图3描述的内容相反，在存储器区域Zm和逻辑区域Zl中，在结构的整个上表面上形成层63，而之前没有从存储器区域去除层61和层59。

因此，在结构的整个表面上，层63通过其下表面与层61的上表面接触。

图11图示了在形成外延层65的步骤结束时获得的结构。

层65的形成例如在从存储器区域Zm去除层63以及层61和层59的步骤之后。例如通过例如基于氮化物的硬掩模来执行该步骤。该掩模使得能够例如保留逻辑区域中的层63以及层61和层59，以在其中形成MOS晶体管的栅极。作为示例，在去除步骤结束时，层13的上表面被暴露。例如通过光刻和蚀刻来执行该步骤。

在去除层63、层61和层59的步骤之后，通过从层13的上表面外延来形成层65。层65将因此在通过去除层61、层59和层63而留下的开口中生长。作为示例，在该步骤结束时，所形成的结构的上表面被平坦化，使得层63的上表面的平面与层65的上表面的平面是同一平面。作为示例，层65具有在从20nm至80nm的范围内的厚度，例如在从40nm至50nm的范围内的厚度。

该方法的其余部分与关于图5至图9描述的方法相似。更具体地，在关于图10和图11描述的步骤之后，对层65进行掺杂，形成岛47，形成层23和存储器单元M1。

在该实施方式中，对层63进行掺杂包括：在下部上掺杂第一导电类型，以形成层或子层51，以及在上部上掺杂第二导电类型，以形成层或子层49。因此，岛47包括两个单晶硅层49和51。

关于图10和图11描述的实施例的优点在于，它使得能够提高形成每个存储器单元的选择晶体管T2的PN发射极-基极结的材料的质量。

已经描述了各种实施例和变型。本领域技术人员应当理解，这些各种实施例和变型的特定特征可以被组合，并且本领域技术人员将想到其他变型。特别地，所描述的实施例不限于在本公开中提到的数值的示例或材料的示例。

最后，基于上文给出的功能指示，所描述的实施例和变型的实际实现在本领域技术人员的能力范围内。

电子芯片制造方法(45)可以被概括为包括以下连续的步骤：a)在第一导电类型(N)的第二掺杂半导体层(13)的顶部上并且与该第二掺杂半导体层(13)接触地形成第一层(63；65)，该第二层在与第一导电类型相反的第二导电类型(P)的第三掺杂半导体层(15)的顶部上并且与该第三掺杂半导体层(15)接触；b)对第一层(63；65)进行掺杂，以在第二层上形成第一导电类型(N)的第一掺杂子层(51)以及第二导电类型(P)的第二掺杂子层(49)；c)在第一层(63；65)中形成岛(47)，岛(47)在第二层(13)的表面处按行和列的阵列被组织；以及d)在第一层(63；65)的岛(47)上形成基于相变材料(33)的存储器单元(M1)，第二层(13)、第三层(15)以及第一层(63；65)的第二子层(49)形成双极晶体管(T2)。

方法可以在步骤c)之后包括外延步骤e)，在外延步骤e)期间，第四半导体层(23)被形成在第一层(63；65)的岛(47)之间。

方法可以在步骤e)之后包括对第一导电类型(N)的第四层(23)的区域(27)进行掺杂的步骤。

方法可以在步骤c)与步骤e)之间包括在岛(47)周围形成电绝缘间隔物(21)的步骤。

可以在行方向上，在所述岛(47)之间，在第二层(13)和第三层(15)中形成沟槽(43)。

可以在每个岛(47)的前面形成存储器单元(M1)。

第一层(63；65)可以由硅制成。

第一层(63)可以由多晶硅制成，并且可以通过沉积被形成。

所述岛(47)和存储器单元(M1)可以被形成在芯片的存储器区域(Zm)中，芯片还包括逻辑区域(Zl)，并且其中，在步骤c)处，逻辑电路的MOS晶体管的栅极与岛(47)同时被进一步形成在第一层(63)中。

第一层(65)可以由单晶硅制成，并且可以通过外延被形成。

电子芯片(45)可以被概括为包括：在第一层(63；65)中的、按行和列的阵列被组织的岛(47)，岛(47)被布置在第一导电类型(N)的第二掺杂半导体层(13)的表面处，该第二掺杂半导体层(13)本身位于与第一导电类型(N)相反的第二导电类型(P)的第三掺杂半导体层(15)的顶部上并且与该第三掺杂半导体层(15)接触，第一层(63；65)包括在第二层(13)上的、第一导电类型(N)的第一掺杂子层(51)，以及第二导电类型(P)的第二掺杂子层，岛(47)被覆盖有基于相变材料(33)的存储器单元(M1)，第二层(13)、第三层(15)以及第一层(63；65)的第二子层(49)形成双极晶体管(T2)。

每个岛(47)可以被电绝缘间隔物(21)横向地包围。

第一层(63)可以由多晶硅制成。

第一层(65)可以由单晶硅制成。

电子芯片(45)可以通过一种方法形成。

可以根据以上详细描述对实施例进行这些和其他改变。一般而言，在所附的权利要求中，所使用的术语不应当被解释为将权利要求限制为在说明书和权利要求中公开的具体实施例，而是应当被解释为包括所有可能的实施例以及此类权利要求被赋予的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种方法，包括：

在第一导电类型的第二掺杂半导体层的顶部上并且与所述第二掺杂半导体层接触地形成第一层，所述第二层在第二导电类型的第三掺杂半导体层的顶部上并且与所述第三掺杂半导体层接触，所述第二导电类型与所述第一导电类型相反；

对所述第一层进行掺杂，以在所述第二层上形成所述第一导电类型的第一掺杂子层以及所述第二导电类型的第二掺杂子层；

在所述第一层中形成岛，所述岛在所述第二层的表面处按行和列的阵列被组织；以及

在所述第一层的所述岛上形成基于相变材料的存储器单元，所述第二层、所述第三层以及所述第一层的第二子层形成双极晶体管。

2.根据权利要求1所述的方法，包括：利用外延生长工艺，在所述第一层的所述岛之间形成第四半导体层。

3.根据权利要求2所述的方法，包括：对所述第一导电类型的所述第四层的区域进行掺杂。

4.根据权利要求2所述的方法，包括：在形成所述第四半导体层之前，在所述岛周围形成电绝缘间隔物。

5.根据权利要求1所述的方法，其中在所述行的方向上，在所述岛之间，在所述第二层和所述第三层中形成沟槽。

6.根据权利要求1所述的方法，其中在每个岛的前面形成存储器单元。

7.根据权利要求1所述的方法，其中所述第一层由硅制成。

8.根据权利要求7所述的方法，其中所述第一层由多晶硅制成并且通过沉积被形成。

9.根据权利要求8所述的方法，其中形成岛包括：形成逻辑电路的MOS晶体管的栅极，其中所述岛和所述存储器单元被形成在所述芯片的存储器区域中，所述芯片还包括逻辑区域。

10.根据权利要求7所述的方法，其中所述第一层由单晶硅制成并且通过外延被形成。

11.一种电子芯片，包括：

第一导电类型的第一掺杂半导体层；

第二导电类型的第二掺杂半导体层，在所述第一掺杂半导体层的顶部上并且与所述第一掺杂半导体层接触，所述第二导电类型与所述第一导电类型相反；

按行和列的阵列被组织的岛，在所述第二掺杂半导体层的表面上，每个岛包括在所述第二掺杂半导体层上的、所述第二导电类型的第一掺杂子层，以及在所述第一掺杂子层上的、所述第一导电类型的第二掺杂子层；

多个基于相变材料的存储器单元，每个存储器单元都在相应岛的顶部上；以及

双极晶体管，由所述第一掺杂半导体层、所述第二掺杂半导体层、以及所述岛的所述第二掺杂子层形成。

12.根据权利要求11所述的电子芯片，其中每个岛被电绝缘间隔物横向地包围。

13.根据权利要求11所述的电子芯片，其中所述第一掺杂子层和所述第二掺杂子层由多晶硅制成。

14.根据权利要求11所述的电子芯片，其中所述第一掺杂子层和所述第二掺杂子层由单晶硅制成。

15.一种方法，包括：

形成第一导电类型的半导体材料的第一掺杂层；

在所述第一掺杂层的顶部上并且与所述第一掺杂层接触地形成与第二导电类型的半导体材料的第二掺杂层，所述第二导电类型与所述第一导电类型相反；

在所述第二掺杂层的顶部上并且与所述第二掺杂层接触地形成第三掺杂层，所述第三掺杂层包括在所述第二掺杂层上的所述第二导电类型的第一掺杂子层，以及在所述第一掺杂子层上的所述第一导电类型的第二掺杂子层；

图案化所述第三掺杂层，以在所述第二掺杂层上形成按行和列被布置的多个岛；

利用相应的电绝缘间隔物包围每个岛；

在形成所述电绝缘间隔物之后，在所述岛之间形成半导体材料的层；以及

形成多个相变存储器单元，每个相变存储器单元在相应岛的顶部上，双极晶体管由所述第一掺杂层、所述第二掺杂层以及所述岛的所述第二掺杂子层形成。

16.根据权利要求15所述的方法，包括：利用外延生长工艺，从所述第二掺杂层在所述岛之间形成所述半导体材料的所述层。

17.根据权利要求15所述的方法，包括：对具有所述第一导电类型的所述半导体材料的所述层的区域进行掺杂。

18.根据权利要求15所述的方法，其中所述第一掺杂子层和所述第二掺杂子层由多晶硅制成。

19.根据权利要求15所述的方法，其中所述第一掺杂子层和所述第二掺杂子层由单晶硅制成。

20.根据权利要求15所述的方法，包括：在所述行的方向上，在所述岛之间，在所述第一掺杂层和所述第二掺杂层中形成沟槽。