CN209822645U - 集成电路和半导体器件 - Google Patents

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Abstract

本公开的实施例涉及集成电路和半导体器件。在一个实施例中，集成电路包括双极晶体管的行，该双极晶体管的行包括具有多个第一导电区域的第一半导体层、具有第二导电区域的第二半导体层、在第一半导体层和第二半导体层之间的共用基极、和在第一方向上延伸的多个绝缘体壁。第一导电区域通过绝缘体壁彼此分离。集成电路还包括在第二方向上延伸并与该双极晶体管的行中的每个双极晶体管接触的绝缘沟槽。导电层耦合到基极，并且导电层延伸穿过绝缘体壁并且至少部分地延伸到绝缘沟槽中。本公开的实施例能够实现晶体管密度的增加，从而增加存储器单元的密度。

Description

集成电路和半导体器件
技术领域
本公开涉及集成电路，并且更具体地涉及双极晶体管的连接。本公开更具体地适用于形成存储器单元的阵列。
背景技术
存储器通常采用阵列的形式，包括字线和列(或位线)。包含二进制信息的存储器单元位于字线和位线的每个交叉处。
在相变存储器中，每个存储器单元包括相变材料的层，其下部部分与电阻性元件接触。相变材料是可以从结晶相转变为非晶相(反之亦然)的材料。这种转变是由传导电流的电阻性元件的温度的升高导致的。材料的非晶相与其结晶相之间的电阻差用于定义两种存储器状态，例如0和1。
在相变存储器的示例中，存储器单元例如由双极晶体管控制，双极晶体管传导或不传导用于加热电阻性元件的电流。属于相同位线的存储器单元通过覆盖相变材料的导体连接，并且属于相同字线的存储器单元通过双极晶体管的基极连接在一起，例如，通过相同字线的所有晶体管共用的基极。
例如，通过测量存储器单元的位线和字线之间的电阻来访问相变存储器的存储器单元的二进制信息。
实用新型内容
为了至少部分地解决对存储器单元数目的限制和其他潜在问题，本公开的实施例提供了集成电路和半导体器件。
在一个实施例中，本公开提供了一种包括双极晶体管的行的集成电路。双极晶体管的行包括多个第一导电区域、第二导电区域、在第一导电区域和第二导电区域之间的共用基极，以及在第一方向上延伸的多个绝缘体壁。第一导电区域通过绝缘体壁彼此分离。绝缘沟槽在第二方向上延伸并与双极晶体管的行中的每个双极晶体管接触。导电层耦合到基极，并且导电层延伸穿过绝缘体壁并至少部分地延伸到绝缘沟槽中。
根据一个实施例，导电层包括至少部分地延伸到绝缘沟槽中的主导电条、和延伸穿过绝缘体壁并连接到主导电条的多个辅导电条。
根据一个实施例，导电条具有在从25nm至45nm的范围内的宽度，该范围包括端值。
根据一个实施例，每个双极晶体管控制存储器单元。
根据一个实施例，存储器单元是相变存储器的存储器单元。
根据一个实施例，导电层通过单个过孔而连接到互连网络。
根据一个实施例，导电层由金属制成。
根据一个实施例，多个第一导电区域直接接触基极，并且基极直接接触第二导电区域。
根据一个实施例，双极晶体管的行中的每个晶体管包括第二导电区域。
在一个实施例中，本公开提供了一种半导体器件。半导体器件该包括：沿着第一方向布置的第一行晶体管，第一行晶体管包括：具有第一掺杂剂类型的第一导电区域；在第一导电区域上的共用基极，共用基极具有与第一掺杂剂类型相反的第二掺杂剂类型；在共用基极上的多个第二导电区域，多个第二导电区域具有第一掺杂剂类型，第一行晶体管中的每个晶体管包括相应的第二导电区域；以及多个绝缘壁，沿着第二方向延伸并且被定位在第二导电区域中的相邻的第二导电区域之间，第二方向横向于第一方向；以及沿着第二方向延伸的多个第一导电层，多个第一导电层中的每个第一导电层延伸穿过相应的绝缘壁并接触共用基极。
根据一个实施例，半导体器件还包括：第一绝缘沟槽，第一绝缘沟槽沿着第一方向延伸并与第一行晶体管中的每个晶体管接触。
根据一个实施例，半导体器件还包括：在第一绝缘沟槽中的第二导电层，第二导电层沿着第一方向延伸并连接到多个第一导电层中的每个第一导电层。
根据一个实施例，半导体器件还包括：沿着第一方向布置的第二行晶体管，第二行晶体管通过第一绝缘沟槽与第一行晶体管间隔开。
根据一个实施例，半导体器件还包括：第二绝缘沟槽，第二绝缘沟槽沿着第一方向延伸并与第二行晶体管中的每个晶体管接触，第二行晶体管在第一绝缘沟槽和第二绝缘沟槽之间。
本公开的实施例能够实现晶体管密度的增加，从而增加存储器单元的密度。
在下面结合附图对特定实施例的非限制性描述中将详细讨论前述特征和其他特征及优点。
附图说明
图1是具有共用基极的双极晶体管的简化的横截面图；
图2是双极晶体管的一个实施例的简化的透视图；
图3是图2的实施例的简化的俯视图；以及
图4A至图4C是图示图2的结构的制造步骤的横截面图。
具体实施方式
在各个附图中，相同的元件用相同的附图标记表示，并且各个附图未按比例绘制。为清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。具体地，仅示出了晶体管。没有详细说明存储器单元以及它们可以连接到的互连网络。
在以下描述中，当提及限定位置和取向的术语时，诸如术语“上方”、“下方”、“上部”、“下部”等，参考的是附图中的相关元件的取向。术语“大约”和“基本上”在本文中用于指示所讨论的值的正或负10％的容差，优选正或负5％％的容差。
除非另外指定，否则当提及连接在一起的两个元件时，这意味着元件直接连接而没有除导体之外的中间元件，并且当提及耦合在一起的两个元件时，这意味着这两个元件可以直接耦合(连接)或经由一个或多个其他元件耦合。
图1是包括四个双极晶体管2(例如PNP型)的集成电路部分的简化的横截面图。所考虑的双极晶体管是垂直双极晶体管，即，其不同部分中的一个形成在另一个之上的双极晶体管，不同部分为基极和形成两个导电端子(即发射极和集电极)的区域。还示出了等效电路图的一部分。
等效电路图中的晶体管2(或T1和T2)包括由P型半导体材料的层形成的共用集电极4(或C)。晶体管2还包括共用基极6(或B)。基极6由覆盖集电极4的N型半导体材料(例如硅)的层形成。基极6覆盖有包含发射极8(或E1和E2)的层7。
发射极8(或E1和E2)位于基极6的顶部上并与基极6接触。每个发射极8通过由例如硅的P型半导体材料制成的区域形成。发射极8通过绝缘体的壁12彼此分离。图1示出了四个发射极8。
绝缘体层14覆盖发射极8和壁12。过孔16穿过绝缘体层14一直到发射极8，以将它们耦合到未示出的元件。过孔16例如将发射极8耦合到互连网络的金属化层。过孔16还可以经由电阻性元件将发射极8耦合到相变材料，以形成由双极晶体管2控制的相变存储器的存储器单元。然后，四个晶体管2属于存储器的相同字线。
基极6的接触区域17均匀地分布。这些区域由在基极6的顶部上并与基极6接触的N型半导体材料制成，并通过绝缘壁12与发射极8分离。区域17比基极6更重地掺杂。区域17通过与过孔16类似的过孔18并且通过未示出的互连网络而耦合到未示出的外部连接端子。
在图1的示例中，每四个发射极8形成区域17。实际上，在一些实施例中，可以存在比发射极8更少的区域17。由于每个区域17的表面面积至少对应于发射极8的表面面积，因此减少区域17的数目使得在相同长度的行中的晶体管的数目能够增加。
然而，基极6的半导体材料(例如，硅)具有相对高的电阻。因此存在寄生电阻器，其中的两个在等效电路图中被示出并且用附图标记R1和R2表示，其在两个晶体管之间或者在晶体管和区域17之间例如可以大于1kΩ(千欧姆)。当发射极和/或区域较远时，这种寄生电阻器的电阻更高。
一方面，可能期望所有晶体管2具有相同的寄生电阻，这可以通过针对每个晶体管形成一个区域17来获得，另一方面，期望减小每行晶体管的表面面积，这可以通过每行晶体管形成单个区域17来获得。一种解决方案是通过在每行中以规律的间隔形成区域17来进行折衷。
然而，发射极8和最近的区域17之间的电阻对所有的发射极8不是相同的。另外，区域17的存在限制了发射极8的数目，因此限制了可以在给定长度的行上形成的存储器单元的数目。
图2是双极晶体管19的一个实施例的简化的透视图。示出了晶体管T及其连接的等效电路图的一部分也被示出。
图3是图2的实施例的俯视图。
图2和图3示出了八个双极晶体管的阵列，八个双极晶体管被分成两行20和22，每行包括四个晶体管。每个双极晶体管19控制例如相变存储器的存储器单元。然后，行20和行22控制相变存储器的字线，并且阵列的列控制存储器的位线。每个晶体管包括基极(B)以及形成导电端子发射极(E)和集电极(C)的两个半导体区域。
如图2中所示的，晶体管19的每行20或22包括形成在本示例中对整个行共用的集电极的区域24。区域24由例如P型的半导体材料的层形成。行20或行22的每个区域24覆盖有对该行中的晶体管共用的基极26，基极26由例如N型的半导体材料的层形成。
半导体材料的、形成发射极并在图2和图3所示的区域28形成在基极26的顶部上并与基极26接触，并且通过在第一方向上延伸的、例如由氧化硅形成的绝缘体壁30而彼此分离。每个晶体管19还包括穿过覆盖发射极28的绝缘体层(未示出)的过孔38。过孔38例如使得晶体管能够连接到相变存储器的电阻性元件(未示出)或连接到互连网络。
双极晶体管19的行通过绝缘沟槽32和绝缘沟槽33彼此分离，绝缘沟槽32和绝缘沟槽33由用于绝缘沟槽或STI(“浅沟槽隔离”)沟槽的通常氧化物制成(例如，由氧化硅制成)，绝缘沟槽32和绝缘沟槽33在第二方向上延伸并且足够深以使不同行的晶体管19彼此绝缘而没有完全穿过衬底。第一方向和第二方向近似垂直。图2和图3示出了两个绝缘沟槽32和33，沟槽32将行20和行22分离，并且沟槽33将行22与未示出的行分离。这里认为每个绝缘沟槽与平行于该沟槽并与该沟槽接触的双极晶体管的行相关联。沟槽32在这里与行20相关联，并且沟槽33在这里与行22相关联。
主导电条34在绝缘沟槽32和绝缘沟槽33中的每一个中延伸。每个主导电条34足够长以面对将与对应的沟槽相关联的晶体管行的发射极分离的所有绝缘体壁30。辅导电条36从每个主导电条34在相关联的行的绝缘体壁30中延伸。因此，给定行的每个发射极28通过辅导电条36与每个相邻的发射极分离。辅导电条36与共用基极26接触或更一般地与共用基极26耦合，并且通过主导电条34互连以形成梳子。主导电条34和辅导电条36由导电材料制成，优选由金属(例如钨)制成。
每个导电条34可以通过一个或多个连接(优选地，每个主导电条34单个连接)耦合到外部连接端子(未示出)。每个连接通过中性化(neutralize)晶体管位置来进行，即，尽管在该位置形成晶体管，但它什么都不连接。然后在这些位置中的每一个处形成过孔，以经由互连网络将导电条耦合到外部连接端子。
每个发射极28以比绝缘体壁30的宽度短的距离与辅导电条36分离，即，与基极的接触分离。因此，在等效电路图中用R指示并且形成在基极中的寄生电阻对所有的双极晶体管19相同，并且小于图1的示例中的电阻。主导电条34和辅导电条36是导电的，它们形成可忽略的电阻。具体地，由主导电条34和辅导电条36形成的寄生电阻小于在图1的发射极8之间的基极中形成的寄生电阻，例如小20倍。
绝缘体壁30的宽度取决于在双极晶体管制造方法的光刻步骤期间所使用的掩模的分辨率。利用当前的光刻技术，能够制造的沟槽的最小宽度约为100nm。
对于在存储器中使用的电压值(例如，最大4V)，认为用于两个导电元件(即，例如，发射极28与导电条34和36)之间的合适绝缘的最小氧化硅厚度约为10nm。
因此可以在绝缘体壁30和绝缘沟槽32中形成导电条34和36，并且因此宽度例如在25nm至40nm的范围内(包括端值)，并且可以保持10nm的厚度，以允许在发射极28与导电条34和36之间的被认为合适的绝缘。
更一般地，根据绝缘体壁30的宽度和绝缘沟槽32的宽度、以及它们必须能够绝缘的电压来选择导电条34和36的宽度。
图4A至图4C图示了制造图2中所示的结构的方法。
图4A图示了首先在衬底中形成晶体管19(即集电极、基极和发射极)的步骤。该步骤包括形成和掺杂形成集电极24、基极26和发射极28的层、形成分离晶体管行的沟槽32、以及形成分离发射极28的绝缘体壁30。例如通过常规的制造过程来执行这些步骤。例如，晶体管被形成为对于现有技术尽可能接近。两个发射极之间的距离例如在从80nm至150nm的范围内，范围包括端值。
图4B图示了制造步骤，在该制造步骤期间，掩模(未示出)沉积在包括发射极的层上。掩模包括分别位于绝缘沟槽32和绝缘体壁30上方的具有主导电条34和辅导电条36的形状的开口，以便开口(甚至部分地)不与发射极28相对。
执行蚀刻以通过掩模的开口蚀刻腔40，以在发射极28之间到达每行晶体管的基极26。针对主导电条34和辅导电条36同时进行蚀刻，主导电条34和辅导电条36因此大致具有相同的深度。
通过腔可接近的基极26的区可以被重新掺杂，以允许基极26和辅导电条36之间的更好的电连接。因此，这些区比基极26的相邻的区或区域更重地掺杂。
图4C图示了制造步骤，在该制造步骤期间，用导电材料填充腔，导电材料优选为金属，例如钨。
在未图示的后续步骤期间，然后在结构之上沉积绝缘体层，并形成过孔。已经形成的过孔包括连接到晶体管的发射极28的过孔38以及在被中性化的位线的位置处连接到主导电条34的过孔和相同水平的可能的其他过孔。
作为一个变型，对于某些晶体管整体并联的其他应用，位于将晶体管行分离的绝缘沟槽中的主导电条34可以将位于两个晶体管行的发射极之间的辅导电条36互连。
所描述的实施例的一个优点是基极接触区和不同发射极之间的寄生电阻小于常规实现中的电阻，并且对所有晶体管基本相同。
所描述的实施例的另一优点是接触区与基极(即辅导电条36)的互连不是通过互连网络执行的。因此，没有必要提供足以在耦合到两个相邻的发射极的互连网络的下层金属化之间进行金属化的空间。因此，两个发射极之间的距离仅取决于制造中使用的掩模的分辨率、使得所提供的电压能够正确地绝缘的绝缘体的厚度、以及导电条的厚度。
所描述的实施例的另一优点是晶体管密度的增加并且因此存储器单元的密度的增加。在每个字线包括到互连网络的单个连接的情况下，与具有相同数目晶体管的图1中类型的结构相比，诸如关于图2和图3描述的行的长度减少大约35％。
已经描述了特定实施例。本领域技术人员将想到各种改变、修改和改进。特别地，关于附图描述的双极晶体管是PNP双极晶体管。然而，它们可以是NPN双极晶体管。
另外，已经在控制存储器单元并且更具体为相变存储器单元的晶体管的上下文中描述了本公开中描述的晶体管。然而，所描述的实施例也可以针对其他领域中使用的具有共用基极的晶体管的行来实现。
在所描述的实施例中，导电条例如由金属制成。导电条也可以由多晶硅制成。导电条可以通过金属(例如钛)的层而与层26和绝缘体壁30分离。
与图1的结构中的多晶硅密度相比，或者与其中条34和条36由金属制成的与图2和图3的结构类似的结构相比，由硅制成的主导电条和辅导电条的存在使得多晶硅密度能够增加。这特别提供了如下的结构，其热应力低于其中条34和条36由金属制成的与图2和图3的结构类似的结构的热应力。
这些改变、修改和改进旨在成为本公开的一部分，并且旨在落入本公开的精神和范围内。因此，前面的描述仅是示例性的，而不是限制性的。
可以组合上述各种实施例以提供另外的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应当被解释为将权利要求限制于说明书和权利要求中所公开的特定实施例，而是应当被解释为包括所有可能的实施例以及与这些权利要求被赋予的等同的全部范围。因此，权利要求不受本公开的限制。

Claims (15)

1.一种集成电路，其特征在于，包括：
双极晶体管的行，包括：
多个第一导电区域；
第二导电区域；
共用基极，在所述第一导电区域和所述第二导电区域之间；以及
多个绝缘体壁，在第一方向上延伸，所述第一导电区域通过所述绝缘体壁彼此分离；
绝缘沟槽，在第二方向上延伸并且与所述双极晶体管的行中的每个双极晶体管接触；以及
耦合到所述基极的导电层，所述导电层延伸穿过所述绝缘体壁并且至少部分地延伸到所述绝缘沟槽中。
2.根据权利要求1所述的集成电路，其特征在于，所述导电层包括至少部分地延伸到所述绝缘沟槽中的主导电条、以及延伸穿过所述绝缘体壁并连接到所述主导电条的多个辅导电条。
3.根据权利要求2所述的集成电路，其特征在于，所述导电条具有在从25nm至45nm的范围内的宽度，所述范围包括端值。
4.根据权利要求1所述的集成电路，其特征在于，还包括多个存储器单元，其中所述双极晶体管的行中的每个双极晶体管在使用中控制相应的存储器单元。
5.根据权利要求4所述的集成电路，其特征在于，所述存储器单元是相变存储器的存储器单元。
6.根据权利要求1所述的集成电路，其特征在于，所述导电层通过单个过孔而耦合到互连网络。
7.根据权利要求1所述的集成电路，其特征在于，所述导电层包括金属层。
8.根据权利要求1所述的集成电路，其特征在于，所述导电层包括多晶硅层。
9.根据权利要求1所述的集成电路，其特征在于，所述多个第一导电区域直接接触所述基极，并且所述基极直接接触所述第二导电区域。
10.根据权利要求1所述的集成电路，其特征在于，所述双极晶体管的行中的每个双极晶体管包括所述第二导电区域。
11.一种半导体器件，其特征在于，包括：
沿着第一方向布置的第一行晶体管，所述第一行晶体管包括：
具有第一掺杂剂类型的第一导电区域；
在所述第一导电区域上的共用基极，所述共用基极具有与所述第一掺杂剂类型相反的第二掺杂剂类型；
在所述共用基极上的多个第二导电区域，所述多个第二导电区域具有所述第一掺杂剂类型，所述第一行晶体管中的每个晶体管包括相应的第二导电区域；以及
多个绝缘壁，沿着第二方向延伸并且被定位在所述第二导电区域中的相邻的第二导电区域之间，所述第二方向横向于所述第一方向；以及
沿着所述第二方向延伸的多个第一导电层，所述多个第一导电层中的每个第一导电层延伸穿过相应的绝缘壁并接触所述共用基极。
12.根据权利要求11所述的半导体器件，其特征在于，还包括：
第一绝缘沟槽，所述第一绝缘沟槽沿着所述第一方向延伸并与所述第一行晶体管中的每个晶体管接触。
13.根据权利要求12所述的半导体器件，其特征在于，还包括：
在所述第一绝缘沟槽中的第二导电层，所述第二导电层沿着所述第一方向延伸并连接到所述多个第一导电层中的每个第一导电层。
14.根据权利要求13所述的半导体器件，其特征在于，还包括：
沿着所述第一方向布置的第二行晶体管，所述第二行晶体管通过所述第一绝缘沟槽与所述第一行晶体管间隔开。
15.根据权利要求14所述的半导体器件，其特征在于，还包括：
第二绝缘沟槽，所述第二绝缘沟槽沿着所述第一方向延伸并与所述第二行晶体管中的每个晶体管接触，所述第二行晶体管在所述第一绝缘沟槽和所述第二绝缘沟槽之间。
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