CN117953826A - 像素电路及其驱动方法、显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种像素电路及其驱动方法、显示面板及显示装置。像素电路中：数据写入模块连接耦合模块的一端连接，连接耦合模块的另一端与补偿模块和驱动模块的控制端连接，数据写入模块用于在数据写入阶段将数据电压写入耦合模块的一端，耦合模块用于将其一端的数据电压耦合至驱动模块的控制端；补偿模块远离耦合模块的一端与驱动模块的第二端连接，用于在补偿阶段对驱动模块进行阈值电压补偿；驱动模块的第一端连接有第一电源线，驱动模块的第二端还连接有发光模块，用于在发光阶段根据第一电源线的第一电压和数据电压驱动发光模块发光。根据本申请实施例，有利于提升显示产品的使用性能。

Description

像素电路及其驱动方法、显示面板及显示装置

技术领域

本申请涉及显示领域，具体涉及一种像素电路及其驱动方法、显示面板及显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，OLED)以及基于发光二极管(Light Emitting Diode，LED)等技术的平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、笔记本电脑、台式电脑等各种消费性电子产品，成为显示装置中的主流。

但目前的显示产品的使用性能有待提升。

发明内容

本申请实施例提供一种像素电路及其驱动方法、显示面板及显示装置，有利于提升显示产品的使用性能。

本申请实施例提供一种像素电路，包括：数据写入模块、耦合模块、驱动模块、补偿模块和发光模块；数据写入模块连接耦合模块的一端连接，连接耦合模块的另一端与补偿模块和驱动模块的控制端连接，数据写入模块用于在数据写入阶段将数据电压写入耦合模块的一端，耦合模块用于将其一端的数据电压耦合至驱动模块的控制端；补偿模块远离耦合模块的一端与驱动模块的第二端连接，用于在补偿阶段对驱动模块进行阈值电压补偿；驱动模块的第一端连接有第一电源线，驱动模块的第二端还连接有发光模块，用于在发光阶段根据第一电源线的第一电压和数据电压驱动发光模块发光。

在第一方面一种可能的实施方式中，像素电路还包括：

存储模块，与第一电源线和驱动模块的控制端连接，用于存储数据电压和驱动模块的阈值电压；

隔离模块，连接在耦合模块、补偿模块与驱动模块的控制端之间，用于隔离耦合模块和驱动模块的控制端；

发光控制模块，连接在驱动模块的第二端和发光模块之间，用于将驱动模块产生的驱动电流传输至发光模块。

在第一方面一种可能的实施方式中，像素电路还包括：

第一复位模块，与第一复位线、连接耦合模块的另一端连接，用于将第一复位线上的第一复位电压传输至连接耦合模块的另一端；

优选地，像素电路还包括：

第二复位模块，与第二复位线、发光模块连接，用于将第二复位线上的第二复位电压传输至发光模块。

在第一方面一种可能的实施方式中，数据写入模块包括第一子模块和第二子模块，第一子模块与数据线、耦合模块的一端连接，第一子模块用于向耦合模块的一端传输数据电压，第二子模块与初始化电源线、耦合模块的一端连接，第二子模块用于初始化耦合模块的一端的电位；

优选地，补偿模块的导通时段与第一子模块的导通时段无交叠；

优选地，第一子模块的导通时段在补偿模块的导通时段之后。

在第一方面一种可能的实施方式中，像素电路的工作过程包括非发光阶段和发光阶段，第一复位模块在发光阶段均截止，或者，第一复位模块在发光阶段的至少部分时段导通；

优选地，补偿模块的导通时段和第二子模块的导通时段交叠；

优选地，第二复位模块的导通时段与第一子模块的导通时段无交叠，或者，第二复位模块的导通时段与第一子模块的导通时段重叠；

或者，第二复位模块的导通时段与补偿模块的导通时段无交叠，或者，第二复位模块的导通时段与补偿模块的导通时段重叠；

优选地，第一子模块连接第一扫描线，补偿模块连接第二扫描线，隔离模块连接第三扫描线，第二子模块连接第四扫描线，第一复位模块连接第五扫描线，第二复位模块连接第六扫描线；

优选地，第二扫描线与第四扫描线传输相同的扫描信号；

优选地，第一扫描线与第六扫描线传输相同的扫描信号；

优选地，第二扫描线与第六扫描线传输相同的扫描信号。

在第一方面一种可能的实施方式中，驱动模块包括第一晶体管，数据写入模块包括第二晶体管，补偿模块包括第三晶体管，发光控制模块包括第四晶体管，隔离模块包括第五晶体管，初始化模块包括第六晶体管，第一复位模块包括第七晶体管，第二复位模块包括第八晶体管；

优选地，存储模块包括第一电容，耦合模块包括第二电容；

优选地，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第六晶体管、第七晶体管和第八晶体管为P型晶体管；

优选地，第五晶体管为P型晶体管或N型晶体管。

基于相同的发明构思，第二方面，本申请实施例还提供一种像素电路的驱动方法，应用于如第一方面任一项实施例的像素电路，像素电路的驱动方法包括：

在补偿阶段，补偿模块导通，以补偿驱动模块的阈值电压；

在数据写入阶段，数据写入模块导通，将数据电压写入耦合模块的一端，且耦合模块将其一端的数据电压耦合至驱动模块的控制端；

在发光阶段，驱动模块产生驱动电流，驱动发光模块发光。

在第二方面一种可能的实施方式中，像素电路还包括：

隔离模块，连接在耦合模块、补偿模块与驱动模块的控制端，用于隔离耦合模块和驱动模块的控制端；

像素电路的驱动方法还包括：

在补偿阶段和数据写入阶段，隔离模块导通，在发光阶段，隔离模块截止。

基于相同的发明构思，第三方面，本申请实施例还提供一种显示面板，包括如第一方面任一项实施例所述的像素电路。

基于相同的发明构思，第四方面，本申请实施例还提供一种显示装置，包括根据第三方面实施例所述的显示面板。

根据本申请实施例提供的像素电路及其驱动方法、显示面板及显示装置，由于数据写入模块将数据电压写入耦合模块的一端，耦合模块将数据电压耦合至驱动模块的控制端，这样数据电压可不再通过补偿模块即可传输至驱动模块的控制端，这样可有利于分离数据电压的写入过程和阈值电压的补偿过程，有利于灵活调整补偿时间，从而有利于更好的补偿效果，从而可有利于改善残影及亮度均一性，且有利于兼顾高分辨率、高刷新频率的应用，从而有利于提升显示产品的使用性能。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出本申请一种实施例提供的像素电路的结构示意图；

图2示出本申请另一种实施例提供的像素电路的结构示意图；

图3示出本申请又一种实施例提供的像素电路的结构示意图；

图4示出本申请又一种实施例提供的像素电路的结构示意图；

图5示出本申请又一种实施例提供的像素电路的结构示意图；

图6示出图4的一种时序示意图；

图7示出图4的另一种时序示意图；

图8示出本申请一种实施例提供的像素电路的驱动方法的流程示意图；

图9示出本申请一种实施例提供的显示面板的结构示意图；

图10示出本申请一种实施例提供的显示装置的结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

需要说明的是，当一个元件被表述“连接”或“电连接”另一个元件，它可以是直接连接到另一个元件、或者其间可以存在一个或多个居中的元件。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

显示产品中设置有像素电路来驱动发光元件发光，然而相关技术中像素电路的写入数据电压与阈值补偿是同一个过程，对各灰阶的补偿程度存在差异，存在当行时间短的情况下，显示产品显示亮度均一性欠佳，残影严重，分辨率及刷新频率受限的问题。

为解决上述问题，本申请实施例提供了一种像素电路及其驱动方法、显示面板及显示装置，以下将结合附图对像素电路及其驱动方法、显示面板及显示装置的各实施例进行说明。

首先介绍本申请实施例提供的像素电路。

如图1所示，像素电路可包括驱动模块11、数据写入模块12、补偿模块13、耦合模块15和发光模块17。

作为一些示例，各个模块的连接关系如下：

数据写入模块12与数据线data、第一节点N1、第一扫描线S1、第四扫描线S4、初始化电源线VINI连接，数据写入模块12用于在第一扫描线S1的控制下将数据线data上的数据电压传Vdata输至第一节点N1，在第一四扫描线S4的控制下将初始化电源线VINI上的初始化电压Vini输至第一节点N1。

耦合模块15的一端与第一节点N1连接，耦合模块的另一端与第二节点N2连接，耦合模块15用于将第一节点N1的电压耦合至第二节点N2。第三节点N3与第二节点N2连接。

驱动模块11的控制端与第三节点N3连接，驱动模块11的第一端与第一电源线VDD连接，驱动模块11的第二端与第四节点N4连接，驱动模块11用于在第三节点N3的控制下生成驱动电流，驱动电流传输至驱动模块17，使驱动模块17发光。

可理解的是，由于第三节点N3与第二节点N2连接，在第三节点N3与第二节点N2之间的路径连通的情况下，第二节点N2的电压可传输至第三节点N3，第三节点N3的电压等于第二节点N2的电压。

补偿模块13远离耦合模块15的一端与第四节点N4连接，补偿模块13靠近耦合模块15的一端与第二节点N2连接，补偿模块13的控制端与第二扫描线S2连接，补偿模块13用于在第二扫描线S2的控制下，对驱动模块11的阈值电压Vth进行补偿。

根据本申请实施例提供的像素电路，由于数据写入模块12将数据线data上的数据电压Vdata传输至第一节点N1，第一节点N1的电压通过耦合模块15传输至第二节点N2，这样数据线data上的数据电压Vdata可不再通过补偿模块13即可传输至第二节点N2，而第二节点N2和第三节点N3连接，也就是说，数据线data上的数据电压Vdata可不再通过补偿模块13即可传输至第三节点N3，这样可有利于分离数据电压Vdata的写入过程和阈值电压Vth的补偿过程，有利于灵活调整补偿时间，从而有利于更好的补偿效果，从而可有利于改善残影及亮度均一性，且有利于兼顾高分辨率、高刷新频率的应用，从而有利于提升显示产品的使用性能。

示例性的，如图1所示，像素电路还包括存储模块16和发光控制模块14。

存储模块16与第三节点N3、第一电源线VDD连接，存储模块16用于存储数据电压Vdata和驱动模块11的阈值电压Vth。

发光控制模块14与第四节点N4、发光模块17、发光控制信号线EM连接，发光控制模块14用于在发光控制信号的控制下，将驱动模块11产生的驱动电流传输至发光模块17。

存储模块16连接第一电源线VDD和第三节点N3，传输至第三节点N3的数据电压和阈值电压可被同一个存储模块16同时存储，可有利于存储的电压稳定性，且节约显示产品的版图面积。

为了更好的理解存储模块16同时存储数据电压和阈值电压的有益效果，作为一个对比，数据电压和阈值电压分别存储于串联的两个存储模块中，且两个存储模块串联，每个存储模块包括一个电容，由于串联总电容值是小于其中任意一个电容模块的电容值，即便设计面积很大的两个电容，但总电容值却仍然很小，电容值不够的话存储的电压就会不稳定，显示效果就会差，而如果为了增大电容值而增大电容面积的话，就会浪费显示产品的宝贵的版图面积。而本申请实施例中，存储模块16同时存储数据电压和阈值电压，仅利用一个存储模块16，则可有利于存储的电压稳定性，且节约显示产品的版图面积。

在一些实施例中，如图2所示，像素电路还可包括隔离模块18，第三节点N3通过隔离模块18与第二节点N2连接，隔离模块18用于在第三扫描线S3的控制下隔离耦合模块15和存储模块16。

可理解的是，在隔离模块18导通的情况下，第三节点N3和第二节点N2之间连通，在隔离模块18截止的情况下，第三节点N3和第二节点N2之间被隔断。

耦合模块15和存储模块16可均包括电容，而在显示产品的版图设计中，电容占据的面积相对较大，如果没有隔离模块18的话，则容易在第二节点N2的电压变化时，耦合模块15的电容和存储模块16的电容相互耦合，不利于第三节点N3的电压稳定性，从而容易导致串扰(crosstalk)问题。而第三节点N3的电压大小影响驱动模块11产生的驱动电流大小，因此，如果没有隔离模块18的话，则容易导致显示效果差。

而本申请实施例中，设置有隔离模块18来隔离耦合模块15和存储模块16，有利于减小crosstalk，从而有利于提升显示产品的显示效果。

在一些实施例中，如图3所示，数据写入模块包括第一子模块121和第二子模块122，第一子模块121与数据线data、耦合模块15的一端连接，第一子模块121用于向耦合模块15的一端传输数据电压，第二子模块122与初始化电源线VINI、耦合模块15的一端连接，第二子模块122用于初始化耦合模块的一端的电位。

示例性的，第一子模块121连接第一扫描线S1，第二子模块122连接第四扫描线S4。第二子模块122用于在第四扫描线S4的控制下，将初始化电源线VINI上的初始化电压Vini传输至第一节点N1。

像素电路还可以包括第一复位模块19，第一复位模块19与第一复位线VREF1、第二节点N2、第五扫描线S5连接，第一复位模块19用于在第五扫描线S5的控制下，将第一复位线VREF1上的第一复位电压Vref1传输至第二节点N2。

本申请实施例中，第一复位模块19可用于复位第一节点N1的电位，第一复位模块19可用于复位第二节点N2的电位，从而有利于数据电压和阈值电压的有效写入。

示例性的，初始化电源线VINI上的第一初始化电压Vini可为正极性电压。例如初始化电压Vini可在0.1V至6V之间，比如初始化电压Vini为3V。

示例性的，第一电源线VDD上的电压为正电压。第一电源线VDD上的电压与初始化电源线VINI上的电压可相同，这种情况下，第一电源线VDD可复用为初始化电源线VINI。当然第一电源线VDD上的电压与初始化电源线VINI上的电压也可不相同，这种情况下，第一电源线VDD和初始化电源线VINI相互独立。

第一复位线VREF1上的第一复位电压Vref1可为负电压。

在一些实施例中，请继续参考图3，像素电路还可包括第二复位模块20，第二复位模块20与第二复位线VREF2、发光模块17、第六扫描线S6连接，第二复位模块20用于在第六扫描线S6的控制下，将第二复位线VREF上的第二复位电压Vref2传输至发光模块17。例如，第二复位电压Vref2可传输至发光模块17的阳极。

本申请实施例中，第二复位模块20可用于复位发光模块17的阳极电位，有利于改善残影问题。

第二复位线VREF2上的第二复位电压Vref2为负电压。

在一些实施例中，如图4所示，驱动模块11包括第一晶体管T1，数据写入模块12包括第二晶体管T2，补偿模块13包括第三晶体管T3，发光控制模块14包括第四晶体管T4，隔离模块18包括第五晶体管T5，第二子模块122包括第六晶体管T6，第一复位模块19包括第七晶体管T7，第二复位模块20包括第八晶体管T8。

存储模块16包括第一电容C1，耦合模块15包括第二电容C2。

发光模块17包括发光元件，发光元件可为有机发光二极管(Organic LightEmitting Diode，OLED)。

其中，第一晶体管T1的控制极连接第三节点N3，第一晶体管T1的第一极连接第一电源线VDD，第一晶体管T1的第二极连接第四节点N4。

第二晶体管T2的控制极连接第一扫描线S1，第二晶体管T2的第一极连接数据线data，第二晶体管T2的第二极连接第一节点N1。

第三晶体管T3的控制极连接第二扫描线S2，第三晶体管T3的第一极连接第四节点N4，第三晶体管T3的第二极连接第二节点N2。

第四晶体管T4的控制极连接发光控制信号线EM，第四晶体管T4的第一极连接第四节点，第四晶体管T4的第二极连接发光元件的阳极，发光元件的阴极连接第二电源线VSS。第二电源线VSS上的电压为负电压。

第五晶体管T5的控制极连接第三扫描线S3，第五晶体管T5的第一极连接第二节点N2，第五晶体管T5的第二极连接第三节点N3。

第六晶体管T6的控制极连接第四扫描线S4，第六晶体管T6的第一极连接初始化电源线VINI，第六晶体管T6的第二极连接第一节点N1。

第七晶体管T7的控制极连接第五扫描线S5，第七晶体管T7的第一极连接第一复位线VREF1，第七晶体管T7的第二极连接第二节点N2。

第八晶体管T8的控制极连接第六扫描线S6，第八晶体管T8的第一极连接第二复位线VREF2，第八晶体管T8的第二极连接发光元件的阳极。

示例性的，第一晶体管T1、第二晶体管T2、第三晶体管T3、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可均为P型晶体管。

作为一个示例，如图4所示，第四晶体管T4可为P型晶体管。

作为另一个示例，如图5所示，第四晶体管T4可为N型晶体管。

在像素电路的各个晶体管均为P型晶体管的情况下，可减小像素电路的工艺复杂度。在像素电路既包括P型晶体管，又包括N型晶体管的情况下，可支持较低的刷新频率，有利于节约功耗。

需要说明的是，对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的控制极电位为低电平时，其第一极和第二极之间导通，P型晶体管的控制极电位为高电平时，其第一极和第二极之间关断。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的控制极电位为高电平时，其第一极和第二极之间导通，N型晶体管的控制极电位为低电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的控制极作为其控制极，并且，根据各晶体管的控制极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本申请实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。

在一些实施例中，补偿模块13的导通时段与第一子模块121的导通时段无交叠。如此一来，把数据电压的写入过程和阈值电压的补偿过程可完全分开。

在一些实施例中，第一子模块121的导通时段在补偿模块13的导通时段之后。

在一些实施例中，像素电路的工作过程包括非发光阶段和发光阶段，第一复位模块19在发光阶段可均截止。

在另一些实施例中，第一复位模块19在发光阶段的至少部分时段内导通。

在一些实施例中，像素电路用于显示面板，显示面板包括扫描驱动电路和发光驱动电路，扫描驱动电路包括多个级联的第一移位寄存器，发光驱动电路，包括多个级联的第二移位寄存器。

作为一个示例，第五扫描线S5与第一移位寄存器的输出端连接，以控制第一复位模块19在整个发光阶段均保持截止状态。

作为另一个示例，第五扫描线S5与第二移位寄存器的输出端连接，且第五扫描线S5和发光控制信号线EM连接不同的第二移位寄存器，以控制第一复位模块19在发光阶段的至少部分时段保持导通状态。更进一步可以在发光阶段的后期保持导通状态，用于在切断下一显示帧时，像素电路更快进入补偿阶段，减小补偿时间。

示例性的，补偿模块13的导通时段和第二子模块122的导通时段交叠。也就是说，第二扫描线S2和第四扫描线S4上的扫描信号可相同。

示例性的，第二复位模块20的导通时段与第一子模块121的导通时段可无交叠，也就是说，第一扫描线S1和第六扫描线S6上的扫描信号可不相同。

或者，第二复位模块20的导通时段与第一子模块121的导通时段重叠，也就是说，第一扫描线S1和第六扫描线S6上的扫描信号可相同。

示例性的，第二复位模块20的导通时段与补偿模块13的导通时段无交叠，也就是说，第二扫描线S2和第六扫描线S6上的扫描信号可不相同。

或者，第二复位模块20的导通时段与补偿模块13的导通时段重叠，也就是说，第二扫描线S2和第六扫描线S6上的扫描信号可相同。

图6示出图4的一种时序示意图，图7示出图4的另一种时序示意图。图7与图6的相同之处不再赘述，不同之处包括：第五扫描线S5上的信号不同，第六扫描线S6上的信号不同。

需要说明的是，图7中未示意出第六扫描线S6上的信号，在图7中，第六扫描线S6上的信号可与第一扫描线S1上的信号相同，或者，第六扫描线S6上的信号可与第二扫描线S2上的信号相同。

还需要说明的是，将图6中第三扫描线S2上的高电平、低电平取反，即可得到图5所示电路的一种时序示意图；将图7中第三扫描线S2上的高电平、低电平取反，即可得到图5所示电路的另一种时序示意图。

以下以图4和图6为例，介绍像素电路的工作过程。图6中各信号线上的电平为低电平时，信号线控制的晶体管导通，各信号线上的电平为高电平时，信号线控制的晶体管截止，即，导通电平为低电平，截止电平为高电平。

如图6所示，像素电路可包括发光阶段和非发光阶段。可理解的是，在发光阶段，发光模块17发光，在非发光阶段，发光模块17不发光。

非发光阶段可包括第一阶段t1、第二阶段t2和第三阶段t3，发光阶段可包括第四阶段t4。第一阶段t1之前的阶段称为阶段t0。

在阶段t0，第一晶体管T1和第四晶体管T4导通，其它晶体管截止。

在第一阶段t1，第二扫描线S2、第三扫描线S3、第五扫描线S5均传输低电平脉冲，第三晶体管T3、第五晶体管T5、第七晶体管T7导通，第一电容C1和第二电容C2被放电复位。

在第二阶段t2，第五扫描线S5上为高电平，第七晶体管T7截止，第一晶体管T1的第二极(比如漏极)与其控制极电位逐渐上升至Vdd+Vth；其中，第一晶体管T1的阈值电压为Vth。另外，第六扫描线S6上为低电平，第八晶体管T8导通，发光元件的阳极被复位。

在第三阶段t3，第二扫描线S2、第四扫描线S4上为高电平，第三晶体管T3和第六晶体管T6截止；第一扫描线S1上为低电平，第二晶体管T2导通，第一节点N1的电压从第一初始化电压Vini跳变到数据电压Vdata。另外，在第三阶段t3，第四晶体管T4仍旧保持截止状态，考虑到第一晶体管T1的控制极与第一极(源极)之间存在寄生电容，该寄生电容与第一电容C1并联，然后与第二电容C2串联。

为便于说明，第一晶体管T1的控制极与第一极(源极)之间的寄生电容与第一电容C1并联后的电容记为C1'，第一晶体管T1的控制极与第一极(源极)之间的寄生电容的电容值记为Cgs，第一电容C1的电容值记为Cst1，第二电容C2的电容值记为Cst2

在第三阶段t3的初始时刻，第一节点N1的电位等于Vini，第二节点N2和第三节点N3的电位等于Vdd+Vth，C1'中的电荷量为Q1，第二电容C2中的电荷量为Q2，Q1、Q2符合下述关系式(1.1)、(1.2)。

Q1＝[(Vdd+Vth)-Vdd]×(Cst1+Cgs)

即，Q1＝Vth×(Cst1+Cgs) (1.1)

Q2＝[Vini-(Vdd+Vth)]×Cst2 (1.2)

在第三阶段的结束时刻，第一节点N1的电位等于Vdata，第二节点N2和第三节点N3的电位等于V_x，C1'中的电荷量为Q1'，第二电容C2中的电荷量为Q2'，Q1'、Q2'符合下述关系式(1.3)、(1.4)。

Q1'＝[V_x-Vdd]×(Cst1+Cgs) (1.3)

Q2'＝[Vdata-V_x]×Cst2 (1.4)

由于C1'和第二电容C2串联，则Q1'-Q1＝Q2'-Q2 (1.5)。

根据关系式(1.1)、(1.2)、(1.3)、(1.4)和(1.5)，可得到如关系式(1)所示的第一电容C1的两端的电压差ΔV1：

其中，ΔV1表示第三阶段t3的结束时刻第三节点N3的电压与电压Vdd的差值。

在第四阶段t4，发光控制信号线EM上为低电平，第四晶体管T4导通，第一晶体管T1控制驱动电流点亮发光元件。其他晶体管均关闭。驱动电流是Vgs-Vth的函数，即Vdata-Vini的函数。驱动电流为：

I∝k×(Vgs-Vth)²

即，

即：

其中，k表示固定系数，k与第一晶体管T1的沟道宽长比等相关。

不同阶段第一节点N1、第二节点N2、第三节点N3的电压如下表所示。其中，第一电源线VDD提供第一电源电压Vdd，第一复位线VREF1提供第一复位电压Vref1。

基于相同的发明构思，本申请实施例还提供一种像素电路的驱动方法，可应用于如上述任一项实施例所述的像素电路。如图8所示，像素电路的驱动方法可包括步骤81、步骤82和步骤83。

步骤81，在补偿阶段，补偿模块导通，以补偿所动模块的阈值电压。参考图1，这个阶段，第一电源线提供的第一电压和驱动模块的阈值电压传输至第二节点，第二节点的电压传输至第三节点。

步骤82，在数据写入阶段，数据写入模块导通，将数据电压写入耦合模块的一端，且耦合模块将其一端的数据电压耦合至驱动模块的控制端。参考图1，这个阶段，数据线上的数据电压写入第一节点，且耦合模块将第一节点的数据电压耦合至第二节点，第二节点的电压传输至第三节点。

步骤83，在发光阶段，驱动模块产生驱动电流，驱动发光模块发光。

根据本申请实施例提供的像素电路的驱动方法，由于数据写入模块将数据线上的数据电压传输至第一节点，第一节点的电压通过耦合模块传输至第二节点，这样数据线上的数据电压可不再通过补偿模块即可传输至第二节点，而第二节点和第三节点连接，也就是说，数据线上的数据电压可不再通过补偿模块即可传输至第三节点，这样可有利于分离数据电压的写入过程和阈值电压的补偿过程，有利于灵活调整补偿时间，从而有利于更好的补偿效果，从而可有利于改善残影及亮度均一性，且有利于兼顾高分辨率、高刷新频率的应用，从而有利于提升显示产品的使用性能。

示例性的，补偿阶段可包括图6和图7所示的第二阶段t2，数据写入阶段可包括图6和图7所示的第三阶段t3，发光阶段包括如图6和图7所示的第四阶段t4。

在一些实施例中，如图2所示，像素电路还可包括隔离模块18，第三节点N3通过隔离模块18与第二节点连接，隔离模块18用于在第三扫描线S3的控制下隔离耦合模块15和存储模块16。

本申请实施例提供的像素电路的驱动方法还包括：在补偿阶段和数据写入阶段，隔离模块导通，在发光阶段，隔离模块截止。本申请实施例中，设置有隔离模块来隔离耦合模块和存储模块，有利于减小crosstalk，从而有利于提升显示产品的显示效果。

本申请还提供一种显示面板。图9示出根据本申请一种实施例提供的显示面板的结构示意图。如图9所示，本申请实施例提供的显示面板100可以包括上述任一实施例所述的像素驱动电路。图9所示的显示面板可以为有机发光二极管(Organic Light-EmittingDiode，OLED)显示面板。

本申请实施例提供的显示面板，具有本申请实施例提供的像素电路的有益效果，具体可以参考上述各实施例对于像素电路的具体说明，本实施例在此不再赘述。

本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图10，图10是本申请实施例提供的一种显示装置的结构示意图。图10提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图10实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种像素电路，其特征在于，包括：

数据写入模块、耦合模块、驱动模块、补偿模块和发光模块；

所述数据写入模块连接耦合模块的一端，所述耦合模块的另一端与所述补偿模块和所述驱动模块的控制端连接，所述数据写入模块用于在数据写入阶段将数据电压写入所述耦合模块的一端，所述耦合模块用于将所述数据电压耦合至所述驱动模块的控制端；

所述补偿模块远离所述耦合模块的一端与所述驱动模块的第二端连接，用于在所述补偿阶段对所述驱动模块进行阈值电压补偿；

所述驱动模块的第一端连接有第一电源线，所述驱动模块的第二端还连接有所述发光模块，用于在发光阶段根据所述第一电源线的第一电压和所述数据电压驱动所述发光模块发光。

2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：

存储模块，与所述第一电源线和所述驱动模块的控制端连接，用于存储所述数据电压和所述驱动模块的阈值电压；

隔离模块，所述隔离模块的一端与所述耦合模块和所述补偿模块连接，所述隔离模块的另一端与所述驱动模块的控制端之间，所述隔离模块用于隔离所述耦合模块和所述驱动模块的控制端；

发光控制模块，连接在所述驱动模块的第二端和所述发光模块之间，用于将所述驱动模块产生的驱动电流传输至所述发光模块。

3.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括：

第一复位模块，与第一复位线、所述连接耦合模块的远离所述数据写入模块的一端连接，用于将所述第一复位线上的第一复位电压传输至所述连接耦合模块远离所述数据写入模块的一端；

优选地，所述像素电路还包括：

第二复位模块，与第二复位线和所述发光模块连接，用于将所述第二复位线上的第二复位电压传输至所述发光模块。

4.根据权利要求3所述的像素电路，其特征在于，

所述数据写入模块包括第一子模块和第二子模块，所述第一子模块与数据线和所述耦合模块连接，所述第一子模块用于向所述耦合模块传输所述数据电压，所述第二子模块与初始化电源线和所述耦合模块连接，所述第二子模块用于初始化所述耦合模块的电位；

优选地，所述补偿模块的导通时段与所述第一子模块的导通时段无交叠；

优选地，所述第一子模块的导通时段在所述补偿模块的导通时段之后。

5.根据权利要求4所述的像素电路，其特征在于，所述像素电路的工作过程包括非发光阶段和发光阶段，所述第一复位模块在所述发光阶段均截止，或者，所述第一复位模块在所述发光阶段的至少部分时段导通；

优选地，所述补偿模块的导通时段和所述第二子模块的导通时段交叠；

优选地，所述第二复位模块的导通时段与所述第一子模块的导通时段无交叠，或者，所述第二复位模块的导通时段与所述第一子模块的导通时段重叠；

优选地，所述第二复位模块的导通时段与所述补偿模块的导通时段无交叠，或者，所述第二复位模块的导通时段与所述补偿模块的导通时段重叠；

优选地，所述第一子模块连接第一扫描线，所述补偿模块连接第二扫描线，所述隔离模块连接第三扫描线，所述第二子模块连接第四扫描线，所述第一复位模块连接第五扫描线，所述第二复位模块连接第六扫描线；

优选地，所述第二扫描线与所述第四扫描线传输相同的扫描信号；

优选地，所述第一扫描线与所述第六扫描线传输相同的扫描信号；

优选地，所述第二扫描线与所述第六扫描线传输相同的扫描信号。

6.根据权利要求4所述的像素电路，其特征在于，

所述驱动模块包括第一晶体管，所述第一晶体管的第一极连接所述第一电源线，所述第一晶体管的第二极连接第四节点，所述第一晶体管的控制极连接第三节点；所述第一子模块包括第二晶体管，所述第二晶体管的第一极连接所述数据线，所述第二晶体管的第二极连接第一节点，所述第二晶体管的控制极连接第一扫描线；所述第二子模块包括第六晶体管，所述第六晶体管的第一极连接所述初始化电源线，所述第六晶体管的第二极连接所述第一节点，所述第六晶体管的控制极连接第四扫描线；

所述补偿模块包括第三晶体管，所述第三晶体管的第一极连接第二节点，所述第三晶体管的第二极连接所述第四节点，所述第三晶体管的控制极连接第二扫描线；优选地，所述发光控制模块包括第四晶体管，所述第四晶体管的第一极连接所述第四节点，所述第四晶体管的第二极连接所述发光模块，所述第四晶体管的控制极连接发光控制信号线；所述隔离模块包括第五晶体管，所述第五晶体管的第一极连接所述第三节点，所述第五晶体管的第二极连接所述第二节点，所述第五晶体管的控制极连接第三扫描线；所述第一复位模块包括第七晶体管，所述第七晶体管的第一极连接第一复位线，所述第七晶体管的第二极连接所述第二节点，所述第七晶体管的控制极连接第五扫描线；所述第二复位模块包括第八晶体管，所述第八晶体管的第一极连接第二复位线，所述第八晶体管的第二极连接所述发光模块，所述第八晶体管的控制极连接第六扫描线；

优选地，所述存储模块包括第一电容，所述耦合模块包括第二电容；

优选地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管为P型晶体管；

优选地，所述第五晶体管为P型晶体管或N型晶体管。

7.一种像素电路的驱动方法，其特征在于，应用于如权利要求1至6任一项所述的像素电路，所述方法包括：

在补偿阶段，所述补偿模块导通，以补偿所述驱动模块的阈值电压；

在数据写入阶段，所述数据写入模块导通，将数据电压写入所述耦合模块的一端，且所述耦合模块将其一端的数据电压耦合至所述驱动模块的控制端；

在发光阶段，所述驱动模块产生驱动电流，驱动所述发光模块发光。

8.根据权利要求7所述的方法，其特征在于，所述像素电路还包括：

隔离模块，连接在所述耦合模块、所述补偿模块与所述驱动模块的控制端，用于隔离所述耦合模块和所述驱动模块的控制端；

所述方法还包括：

在所述补偿阶段和所述数据写入阶段，所述隔离模块导通，在所述发光阶段，所述隔离模块截止。

9.一种显示面板，其特征在于，包括如权利要求1至6任一项所述的像素电路。

10.一种显示装置，其特征在于，包括根据权利要求9所述的显示面板。