CN117931126A - 一种基于dram的伊辛架构计算系统的随机电路 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 12
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 230000008569 process Effects 0.000 claims abstract description 8
- -1 isooctyl Chemical group 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 3
- 230000006872 improvement Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000005283 ground state Effects 0.000 description 4
- NHTMVDHEPJAVLT-UHFFFAOYSA-N Isooctane Chemical compound CC(C)CC(C)(C)C NHTMVDHEPJAVLT-UHFFFAOYSA-N 0.000 description 3
- JVSWJIKNEAIKJW-UHFFFAOYSA-N dimethyl-hexane Natural products CCCCCC(C)C JVSWJIKNEAIKJW-UHFFFAOYSA-N 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本发明公开了一种基于DRAM的伊辛架构计算系统的随机电路，其包括控制晶体管R‑control、随机脉冲源、传输门及R_SEL信号单元；所述随机脉冲源包括行随机脉冲发生器RH和列随机脉冲发生器RC；在所述控制晶体管R‑control的控制下，所述R_SEL信号单元用来选择当前随机单元的值是由行随机数生成器产生的随机脉冲决定还是由列随机数生成器产生的随机脉冲决定；每个自旋节点在计算过程中分时由若干位列随机脉冲以及若干位行随机脉冲一起构成一个多位的随机数参与自旋的概率翻转计算。本发明具有结构简单、适用性强、能够很大程度节省电路面积等优点。
Description
技术领域
本发明主要涉及到计算机系统设计技术领域，特指一种基于DRAM的伊辛架构计算系统的随机电路。
背景技术
随着摩尔定律接近其不可避免的终结，传统冯诺依曼微处理器的性能改进变得越来越具有挑战性。为了进一步提高数据处理性能，有从业者提出了一些特定领域的专用计算体系结构，以满足日益增长的计算需求。在特殊的计算领域，比如组合优化问题，冯诺依曼微处理器的性能很难满足计算需求。近年来，伊辛模型作为解决组合优化问题的一种有前途的方法，引起了人们的新兴趣。基于伊辛模型也诞生了伊辛芯片和伊辛架构计算系统，其中所述是基于伊辛模型的已经设计好版图的芯片；所述伊辛架构计算系统是基于伊辛模型的一个求解组合优化问题的计算系统。
现有的伊辛架构计算系统大部分是基于SRAM的，而SRAM的存储单元面积较DRAM较大，因此随机电路不适合直接使用，需要重新设计。
但是，DRAM存储单元由于面积较小，在基于DRAM构建伊辛架构计算系统时，需要缩小随机电路面积，用以减小随机电路面积的比重。因此目前的随机电路几乎没有完全适用DRAM的。
因此，现有传统的电路只适用基于SRAM的电路，但是面积相对DRAM存储单元来说占比过大，不适合在DRAM中应用。
在构建基于DRAM的伊辛架构时，为了避免在基态搜索过程中陷入局部最优解，局部搜索得到的自旋状态需要以一定概率进行翻转。在采用双随机源方法引用生成概率翻转时，为使随机脉冲能够参与自旋状态更新过程中的位线计算，因此需要设计随机电路。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、适用性强、能够很大程度节省电路面积的基于DRAM的伊辛架构计算系统的随机电路。
为解决上述技术问题，本发明采用以下技术方案：
一种基于DRAM的伊辛架构计算系统的随机电路，其包括控制晶体管R-control、随机脉冲源、传输门及R_ SEL 信号单元；所述随机脉冲源包括行随机脉冲发生器RH和列随机脉冲发生器RC；在所述控制晶体管R-control的控制下，所述R_ SEL 信号单元用来选择当前随机单元的值是由行随机数生成器产生的随机脉冲决定还是由列随机数生成器产生的随机脉冲决定；每个自旋节点在计算过程中分时由若干位列随机脉冲以及若干位行随机脉冲一起构成一个多位的随机数参与自旋的概率翻转计算。
作为本发明电路的进一步改进：所述列随机脉冲构成随机数的高ru位，所述行随机脉冲构成随机数的低rd位。
作为本发明电路的进一步改进：当所述R_ SEL 信号单元中的R_SEL为1时，通过传输门选择行随机脉冲发生器RH作为随机脉冲源；反之，选择列随机脉冲发生器RC作为随机脉冲源。
作为本发明电路的进一步改进：将选择后的随机脉冲存储到一个SRAM的六管单元的结构中，为后续与局部搜索项相加作准备。
作为本发明电路的进一步改进：所述传输门采用或非门。
作为本发明电路的进一步改进：当控制晶体管R-control打开时，随机脉冲数值“0”或“1”会给随机存储单元电容充电或放电；当电容两端电压稳定后，控制晶体管R-control关闭，最终随机存储单元存储随机数。
作为本发明电路的进一步改进：所述随机存储单元通过随机存储单元字线WL进行存储操作；打开所述随机存储单元字线WL，通过控制随机存储单元的字线WL，将随机数与局部搜索项相加。
作为本发明电路的进一步改进：当一位随机数相加结束后，关闭随机存储单元字线WL；然后循环操作，直到随机数的所有位相加完毕。
与现有技术相比，本发明的优点就在于：本发明的基于DRAM的伊辛架构计算系统的随机电路结构简单、适用性强、能够很大程度节省电路面积的，本发明能够与DRAM本身的存储单元紧密结合，且仅增加了一个或非门与一个控制晶体管，因此相对SRAM的随机电路，能够很大程度节省电路面积，使之能够与DRAM存储单元面积相匹配适应。
附图说明
图1是本发明电路的结构原理示意图。
图2是本发明在具体应用实例中基于DRAM概率翻转的电路原理示意图。
图3是本发明在具体应用实例中的工作流程示意图。
图4是本发明在具体应用实例中工作时序的示意图。
图5是本发明在具体应用实例中采用6个晶体管的SRAM基本存储单元的结构原理示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
伊辛模型的能量过程由自旋之间的自旋相互作用产生的能量和每个自旋从外部磁场获得的能量组成。
其中，能量公式表示如下:
为了搜索基态，一系列的状态搜索程序在每次自旋时并行运行。
基态是系统能量最低时的自旋态。 通过获得最终自旋状态可以找到问题的解决方案。
状态搜索操作包括局部搜索和可能翻转。
局部搜索词的公式表示如下:
采用 Metropolis 方法更新自旋引用的状态，下一个局部搜索的自旋状态定义为:
为了避免在基态搜索过程中陷入局部最优解，概率翻转接受带概率的局部搜索的状态更新。
双随机源方法是一种低硬件开销的概率翻转方法。
概率翻转项 R (i)定义如下:
当时，/>为1，否则为0。 另外，/>和/>是随机数，它们的取值范围是，/>，/>是最大能量差，/>是常数，/>和/>是可选更新的步数和迭代更新的总步数。
下一个自旋状态定义为:
因此，自旋的下一个状态可以由局部搜索项和概率翻转项/>之和来确定。当和为正时，自旋的下一个状态为“+1”，否则为“-1”。
综上所述，本发明的电路就是为使随机脉冲能够参与自旋状态更新过程中的位线计算、在存储阵列的存储单元下方增加的随机电路。
如图1所示，本发明的一种基于DRAM的伊辛架构计算系统的随机电路，包括随机脉冲源、传输门及R_ SEL 信号单元；所述随机脉冲源包括行随机脉冲发生器RH和列随机脉冲发生器RC；所述R_ SEL 信号单元用来选择当前随机单元的值是由行随机数生成器产生的随机脉冲决定还是由列随机数生成器产生的随机脉冲决定；每个自旋节点在计算过程中分时由若干位列随机脉冲以及若干位行随机脉冲一起构成一个多位的随机数参与自旋的概率翻转计算。其中，所述列随机脉冲构成该随机数的高ru位，所述行随机脉冲构成该随机数的低rd位。
在具体应用实例中，当R_ SEL 信号单元中的R_SEL为1时，通过传输门选择RH作为随机脉冲；反之，选择RC作为随即脉冲源。
在具体应用实例中，本发明将选择后的随机脉冲存储到一个类似SRAM的六管单元的结构中，为后续与局部搜索项相加作准备。
在具体应用实例中，所述传输门可以根据实际需要采用或非门。
为了得到下一个自旋状态，需要计算L(i)和R(i)。其中， L(i)+R(i)是通过在动态随机存取存储器的位线中按位相加来实现的。 R(i)由随机源产生，随机源包括行随机脉冲发生器RH和列随机脉冲发生器RC。 随机逻辑电路如图2所示。其中，R(i)包含8位，高4位由列随机脉冲RC确定，低4位由行随机脉冲RH确定。在执行n位逐位相加(n是交互作用系数的位宽)后，本发明得到L(i)+R(i)的和。
一个DRAM存储单元仅为一个晶体管和一个电容，但是一个SRAM存储单元为一个六管单元，因此一个DRAM存储单元面积相比SRAM存储单元面积小很多，参见图5。如果加一个面积比较大的随机单元，则很有可能随机单元的面积比整个DRAM存储阵列都要大。所以对于基于DRAM的随机电路来说，应该在面积尽可能小的情况下实现与SRAM随机电路同样的功能。
为此，在本发明中，列随机脉冲发生器RC构成该随机数的高ru 位，而行随机脉冲发生器RH构成随机数的低rd位。本发明的电路中行随机脉冲发生器RH和列随机脉冲发生器RC连接传输门（或非门）的输入端，当RC为0时，随机脉冲由行随机脉冲发生器RH决定。当RH为0时，随机脉冲由列随机脉冲发生器RC决定。
参见图3，为本发明在具体应用时的工作流程示意图。本发明的工作流程包括：
当R-control打开时，随机脉冲数值“0”或“1”会给随机存储单元电容充电或放电。即，随机脉冲给随机存储单元电容充电或放电直到电容两端电压差稳定。
当电容两端电压稳定后，R-control关闭，最终随机存储单元存储随机数。
打开随机存储单元字线WL，通过控制随机存储单元的字线WL，将随机数与局部搜索项相加。
一位随机数相加结束后，关闭随机存储单元字线WL；
以上述过程循环，即循环以上步骤，直到随机数的所有位相加完毕。
当产生一个8位随机数时，R-control、RC、RH、WL的时序具体如图4所示。在产生前4位随机数时，列随机脉冲发生器RC恒为0，此时随机脉冲由行随机脉冲发生器RH完全决定；产生后4位随机数时，RH恒为0，此时随机脉冲由列随机脉冲发生器RC完全决定。产生随机数时，R-Control电位与WL电位相反，即随机存储单元电容存储完毕后才开始打开字线WL参与计算。
由上可知，本发明的电路能够与DRAM本身的存储单元紧密结合，且仅增加了一个或非门与一个控制晶体管，因此相对SRAM的随机电路，能够很大程度节省电路面积，使之能够与DRAM存储单元面积相匹配适应。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (8)
1. 一种基于DRAM的伊辛架构计算系统的随机电路，其特征在于，包括控制晶体管R-control、随机脉冲源、传输门及R_ SEL 信号单元；所述随机脉冲源包括行随机脉冲发生器RH和列随机脉冲发生器RC；在所述控制晶体管R-control的控制下，所述R_ SEL 信号单元用来选择当前随机单元的值是由行随机数生成器产生的随机脉冲决定还是由列随机数生成器产生的随机脉冲决定；每个自旋节点在计算过程中分时由若干位列随机脉冲以及若干位行随机脉冲一起构成一个多位的随机数参与自旋的概率翻转计算。
2.根据权利要求1所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，所述列随机脉冲构成随机数的高ru位，所述行随机脉冲构成随机数的低rd位。
3. 根据权利要求1或2所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，当所述R_ SEL 信号单元中的R_SEL为1时，通过传输门选择行随机脉冲发生器RH作为随机脉冲源；反之，选择列随机脉冲发生器RC作为随机脉冲源。
4.根据权利要求1或2所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，将选择后的随机脉冲存储到一个SRAM的六管单元的结构中，为后续与局部搜索项相加作准备。
5.根据权利要求1或2所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，所述传输门采用或非门。
6.根据权利要求1或2所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，当控制晶体管R-control打开时，随机脉冲数值“0”或“1”会给随机存储单元电容充电或放电；当电容两端电压稳定后，控制晶体管R-control关闭，最终随机存储单元存储随机数。
7.根据权利要求6所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，所述随机存储单元通过随机存储单元字线WL进行存储操作；打开所述随机存储单元字线WL，通过控制随机存储单元的字线WL，将随机数与局部搜索项相加。
8.根据权利要求7所述的基于DRAM的伊辛架构计算系统的随机电路，其特征在于，当一位随机数相加结束后，关闭随机存储单元字线WL；然后循环操作，直到随机数的所有位相加完毕。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311272968.5A CN117931126A (zh) | 2023-09-28 | 2023-09-28 | 一种基于dram的伊辛架构计算系统的随机电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311272968.5A CN117931126A (zh) | 2023-09-28 | 2023-09-28 | 一种基于dram的伊辛架构计算系统的随机电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117931126A true CN117931126A (zh) | 2024-04-26 |
Family
ID=90751297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311272968.5A Pending CN117931126A (zh) | 2023-09-28 | 2023-09-28 | 一种基于dram的伊辛架构计算系统的随机电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117931126A (zh) |
-
2023
- 2023-09-28 CN CN202311272968.5A patent/CN117931126A/zh active Pending
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