CN117917766A - 芯片、控制芯片、开关电源以及电源适配器 - Google Patents

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Abstract

芯片、控制芯片、开关电源以及电源适配器，涉及电子技术领域，能够确保电流的检测精度。芯片，包括：衬底；制作于衬底上的第一开关管；制作于衬底上的第二开关管和第三开关管，第二开关管设置于衬底上的第一区域、第三开关管设置于衬底上的第二区域。

Description

芯片、控制芯片、开关电源以及电源适配器
技术领域
本申请实施例涉及电子技术领域，尤其涉及一种芯片、控制芯片、开关电源以及电源适配器。
背景技术
开关电源广泛应用于手机、手表、平板电脑等电子设备的电源适配器(或充电器)中,400W以下的开关电源大约占了市场的70-80％,而其中反激式开关电源又以其电路结构简单、成本低廉占大部分,几乎常见的消费类电源产品比如手机充电器以及笔记本充电器均采用反激式开关电源。
为保护开关电源正常工作、防止过流等现象造成电路组件性能退化甚至烧毁，需对电路进行过流保护；因此，如何进一步提高开关电源流过原边的电流的检测精度具有重大意义。
发明内容
本申请的实施例提供一种芯片、控制芯片、开关电源以及电源适配器，能够提高电流的检测精度。
第一方面，提供一种芯片。该芯片包括：衬底；制作于衬底上的第一开关管；制作于衬底上的第二开关管和第三开关管，第二开关管设置于衬底上的第一区域、第三开关管设置于衬底上的第二区域。其中，第一开关管的漏极连接于第一焊盘、第一开关管的源极连接于第二焊盘，第一开关管的栅极连接于第三焊盘；第一焊盘用于连接高电位端，第二焊盘用于连接低电位端，第三焊盘用于连接控制集成电路；第二开关管与第三开关管的漏极连接于第四焊盘，第二开关管与第三开关管的源极连接于第五焊盘；或者，第二开关管的漏极连接于第四焊盘，第三开关管的漏极连接第二开关管的源极，第三开关管的源极连接于第五焊盘；第二开关管与第三开关管的栅极连接第六焊盘；第四焊盘用于连接高电位端，第五焊盘用于连接采样电阻；第六焊盘用于连接控制集成电路。
在上述芯片上，由于第一开关管的漏极连接于第一焊盘、第一开关管的源极连接于第二焊盘，第一开关管的栅极连接于第三焊盘；第一焊盘用于连接高电位端，第二焊盘用于连接低电位端，第三焊盘用于连接控制集成电路；这样，通过控制集成电路控制第一开关管的导通状态在高电位端与低电位端之间形成功率电流回路；由于将第二开关管和第三开关管分别制作与第一开关管所在衬底上的不同区域，并且将第二开关管与第三开关管串联或并联后通过第四焊盘连接高电位端，通过第五焊盘连接采样电路，则由于第二开关管与第三开关管的栅极连接第六焊盘连接至控制集成电路，因此通过控制集成电路控制第三开关管与第二开关管的导通状态，可以形成电流采样链路；这样将第二开关管与第三开关管作为电流采样链路上的等效开关管，可以避免不同位置的材料缺陷差异，对芯片良率影响，进而降低开关管的导通电阻(或动态导通电阻)波动对采样电流精度的影响；具体的，在第二开关管与第三开关管采用并联关系时，如果第一区域的第二开关管受材料缺陷导通电阻变大，第二区域的第三开关管受材料缺陷导通电阻变小，则两者的并联的等效电阻可以降低导通电阻(或动态导通电阻)的波动，进而降低对采样电流精度的影响；又例如，第二开关管与第三开关管采用串联关系时，在等效电阻一致时，串联的单个器件的阻值需进一步降低，因此可以尽量将第二开关管与第三开关管的栅宽做宽，以降低等效电阻，而栅宽增加后开关管在衬底上占用了更大的芯片面积，因此能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，进而降低对采样电流精度的影响。
在一种可能的实现方式中，衬底包括第一等分区域和第二等分区域，第一区域为第一等分区域，第二区域为第二等分区域。由于第二开关管以及第三开关管制作于衬底上的外延层；因此，第二开关管以及第三开关管的导通阻抗取决于外延层的材料特性参数，而衬底上不同位置的外延层的材料特性参数是呈随机分布的，因此为了使得第二开关管以及第三开关管或者更多的开关管串联或并联后的等效阻抗能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，因此可以将衬底等分位多个等分区域，将用于电流采样链路的开关管均匀分布于各个等分区域。
在一种可能的实现方式中，第二开关管以及第三开关管制作于所述衬底上的外延层；第一区域的外延层的材料特性参数与第二区域的外延层的材料特性参数均属于预定范围。由于第二开关管以及第三开关管制作于衬底上的外延层；因此，第二开关管以及第三开关管的导通阻抗取决于外延层的材料特性参数，而衬底上不同位置的外延层的材料特性参数是呈随机分布的，因此为了使得第二开关管以及第三开关管或者更多的开关管串联或并联后的等效阻抗能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，因此可以尽量在材料特性参数接近的区域分别制作第二开关管以及第三开关管。示例性的，材料特性参数可以以单位面积缺陷密度来衡量，其中缺陷可以是外延层材料本身的缺陷或者制作工艺在器件上造成的缺陷。
在一种可能的实现方式中，第二开关管和第三开关管的平均阻抗与第一开关管的阻抗比值位于10:1～1000:1。在不影响芯片的面积的情况下，保证电流采样的量程。此外，阻抗比值不能太大，确保第二开关管和第三开关管在衬底上的占用面积不会太小，以保证采样电流精度的精度。
在一种可能的实现方式中，第一开关管、第二开关管和第三开关管的元胞结构一致，且第二开关管、第三开关管在所述衬底上占用相同的面积。其中，第二开关管和第三开关管的元胞结构且占用的面积相同时，阻抗均匀性较高，进一步提升采样电流精度。
在一种可能的实现方式中，还包括：第四开关管；第四开关管分布于衬底的第三区域；第四开关管的漏极连接于第七焊盘，第四开关管的源极连接于第八焊盘；第四开关管的栅极连接于第九焊盘；第七焊盘用于连接高电位端；第八焊盘用于连接采样电路或者第八焊盘用于连接低电位端；第九焊盘用于连接控制集成电路。此外，在本申请的实施例中，也不限定连接于电流采样链路上的开关管的数量，例如，为了适应不同控制集成电路对于电流采样精度的需求，可以在电流采样链路上设置更多的开关管，通过开关管的数量的选择，可以调整电流采样链路的开关管的等效导通电阻的大小进而调整流经采样电路的采样电流的大小，以兼容不同精度和量程的控制集成电路，当然在该示例中在将第四开关管设置于电流采样链路上时可以是并联于上述第二开关管以及第三开关管连接形成的结构。当然，在不必将第四开关管连接于电流采样链路时，为了避免第四开关管的浪费，也可以将第四开关管并联至第一开关管作为功率电流链路的一部分。
在一种可能的实现方式中，还包括：第四开关管；第四开关管分布于衬底的第三区域；第四开关管的漏极连接于第七焊盘，第四开关管的源极连接于第八焊盘；第四开关管的栅极连接于第九焊盘；第五焊盘用于连接第七焊盘；第八焊盘用于连接采样电路；第九焊盘用于连接控制集成电路。此外，在该示例中也可以将第四开关管串联于上述第二开关管以及第三开关管连接形成的结构。
在一种可能的实现方式中，衬底还包括第三等分区域，第三区域为第三等分区域。例如，在该可能的实现方式中，连接于电流采样链路上的开关管包括第二开关管、第三开关管以及第四开关管，三个开关管；则可以将衬底等分为三个等分区域，第一等分区域、第二等分区域以及第三等分区域，并分别将第二开关管设置于第一等分区域，将第三开关管设置于第二等分区域，将第三开关管设置于第三等分区域。
在一种可能的实现方式中，为了减少通过焊盘与外围电路的打线数量，第四焊盘与第一焊盘共用同一焊盘。
在一种可能的实现方式中，为了减少通过焊盘与外围电路的打线数量，第三焊盘与第六焊盘共用同一焊盘。
在一种可能的实现方式中，为了减少通过焊盘与外围电路的打线数量，第七焊盘与第一焊盘共用同一焊盘。
在一种可能的实现方式中，为了减少通过焊盘与外围电路的打线数量，第三焊盘与第九焊盘共用同一焊盘。
在一种可能的实现方式中，为例提高芯片的集成度，也可以将用于控制集成电路高压启动的开关管制作于该芯片，则该芯片还包括：第五开关管；第五开关管的漏极连接第十焊盘，第五开关管的源极连接第十一焊盘，第五开关管的栅极连接第十二焊盘；第十焊盘用于连接高电位端；第十一焊盘用于连接控制集成电路；第十二焊盘用于连接控制集成电路。通常，高电位端用于通过第五开关管向控制集成电路供电，控制集成电路还用于控制第五开关管截止。
在一种可能的实现方式中，还包括第六开关管；第六开关管的漏极连接第十焊盘，第六开关管的源极连接第十一焊盘，第六开关管的栅极连接第十二焊盘；高电位端用于通过第六开关管向控制集成电路供电，控制集成电路还用于控制第六开关管截止。在该示例中，高压启动功能可以由多个开关管并联实现。
在一种可能的实现方式中，第二开关管的源极连接第十三焊盘，第十三焊盘用于连接电压钳位电路。在一些示例中，由于在电流采样链路上，存在多个串联的开关管；则当串联的多个开关管处于截止状态时会存在分压，则多个开关管的栅极g与源极s之间的电压并不固定，这样，当部分开关管的栅-源之间存在过高的负向电压时，可能会造成栅极击穿。例如当第二开关管和第三开关管串联时，第二开关管和第三开关管截止时由于第三开关管的分压，则第二开关管的源极存在较高的电压，因此，第二开关管的栅-源之间可能会存在过高的负向电压，在该实现方式中提供的方案中还通过合理的在第二开关管的源极设置电压钳位电路，使得第二开关管的栅极g与源极s之间的电压钳位电路钳位在合理的电压范围内，避免第二开关管的栅-源之间的过高的负向电压带来的栅极击穿问题，当然，在该示例中电压钳位电路可以设置于芯片之外，通过连接在第二开关管的源极的焊盘与该第二开关管的源极连接。
在一种可能的实现方式中，还包括电压钳位电路，电压钳位电路制作于衬底上电压钳位电路连接于第二开关管的源极；或者，电压钳位电路连接于第二开关管的源极和栅极之间。该示例中，为了避免部分开关管的栅-源之间存在过高的负向电压时，可能会造成栅极击穿，也可以将电压钳位电路设置于该芯片上，并且设置于第二开关管的源极或者在第二开关管的栅极与源极之间。
在一种可能的实现方式中，电压钳位电路包括电容或二极管，其中，二极管的阳极连接第二开关管的源极。
在一种可能的实现方式中，第一开关管的栅极宽度与第二开关管的栅极宽度的比例位于10:1～10000:1，第一开关管的栅极宽度与第三开关管的栅极宽度的比例位于10:1～10000:1。在该可能的实现方式中，由于第一开关管连接于功率电流回路具有更大的通流能力及更低的导通阻抗，因此第一开关管的栅极宽度远大于第二开关管或第三开关管的栅极宽度，例如，第一开关管的栅极宽度与第二开关管的栅极宽度的比例位于10:1～10000:1，第一开关管的栅极宽度与第三开关管的栅极宽度的比例位于10:1～10000:1。
在一种可能的实现方式中，第一开关管的栅极宽度与第五开关管的栅极宽度的比例位于10:1～10000:1。在该可能的实现方式中，由于第一开关管连接于功率电流回路具有更大的通流能力及更低的导通阻抗，因此第一开关管的栅极宽度远大于第五开关管的栅极宽度，例如，第一开关管的栅极宽度与第五开关管的栅极宽度的比例位于10:1～10000:1。
在一种可能的实现方式中，二极管包括第八开关管，第八开关管的源极和栅极连接于二极管的阳极；第八开关管的漏极连接于二极管的阴极；第一开关管的栅极宽度与第八开关管的栅极宽度的比例位于10:1～10000:1。在该可能的实现方式中，由于第一开关管连接于功率电流回路具有更大的通流能力及更低的导通阻抗，第八开关管用于电压钳位电路具有更高的阻抗，因此第一开关管的栅极宽度远大于第八开关管的栅极宽度，例如，第一开关管的栅极宽度与第八开关管的栅极宽度的比例位于10:1～10000:1。
在一种可能的实现方式中，各个开关管均采用高电子迁移率晶体管。
第二方面，提供一种控制芯片。该控制芯片用于开关电源，包括封装结构，以及封装于封装结构中的如第一方面及其可能的实现方式中所述的芯片以及控制集成电路。
在一种可能的实现方式中，封装结构中还包括采样电路。
第三方面，提供一种开关电源。该开关电源，包括：变压器、以及如第二方面及其可能的实现方式中所述的控制芯片；变压器包括原边线圈以及副边线圈；所述控制芯片连接于所述原边线圈。
第四方面，提供一种电源适配器。该电源适配器包括外壳，以及安装于所述外壳内的如第一方面及其可能的实现方式中所述的开关电源，或者，如第二方面及其可能的实现方式中所述的控制芯片。
第五方面，提供一种充电系统。该充电系统包括电源适配器以及终端设备，所述电源适配器连接所述终端设备，所述电源适配器包括如第四方面所述的电源适配器。
第六方面，提供一种晶圆。该晶圆包括阵列分布的多个如第一方面及其可能的实现方式中所述的芯片。
其中，第二方面至第六方面及其可能的实现方式提供的方案所解决的技术问题以及实现的技术效果可以参考第一方面及其可能的实现方式中的描述，不在赘述。
第七方面，提供一种芯片，包括：衬底；制作于衬底上的第一开关管；第一开关管的漏极连接于第一焊盘、第一开关管的源极连接于第二焊盘，第一开关管的栅极连接于第三焊盘；第一焊盘用于连接高电位端，第二焊盘用于连接低电位端，第三焊盘用于连接控制集成电路；制作于衬底上的第二开关管和第三开关管；第三开关管为耗尽型；第一开关管与第二开关管的漏极连接于第一焊盘，第一开关管与第二开关管的栅极连接于第三焊盘。其中，第二开关管的源极连接于第五焊盘，其中第五焊盘用于连接采样电路。第三开关管的漏极连接于第十焊盘，第三开关管的源极连接第十一焊盘，第五开关管的栅极连接第十二焊盘；第十焊盘用于连接高电位端；第十一焊盘用于连接控制集成电路；第十二焊盘用于连接控制集成电路；高电位端用于通过第三开关管向控制集成电路供电，控制集成电路还用于控制第三开关管截止。其中，第一焊盘用于连接高电位端，第二焊盘用于连接低电位端，第三焊盘用于连接控制集成电路；通过控制集成电路控制第一开关管的导通状态在高电位端与低电位端之间形成功率电流回路；由于第二开关管的栅极连接第三焊盘连接至控制集成电路，因此通过控制集成电路控制第二开关管的导通状态，可以形成电流采样链路；第三开关管形成对控制集成电路的供电电路，这样将用于功率电流回路的第一开关管、用于电流采样链路的第二开关管以及用于控制集成电路的供电的第三开关管做到一颗芯片上，使得合封器件的成本降低，提升器件的可靠性。
附图说明
图1为本申请的实施例提供的一种充电系统的结构示意图；
图2为本申请的实施例提供的一种电子设备的结构示意图；
图3为本申请的实施例提供的一种Type-C接口的结构示意图；
图4为本申请的实施例提供的一种开关电源的结构示意图；
图5为本申请的另一实施例提供的一种开关电源的结构示意图；
图6为本申请的又一实施例提供的一种开关电源的结构示意图；
图7为本申请的再一实施例提供的一种开关电源的结构示意图；
图8为本申请的实施例提供的一种HEMT器件与Si MOSFET在不同的截止电压下的FOM的拟合曲线图；
图9为本申请的实施例提供的一种GaN HEMT器件的导通阻抗随工艺或材料缺陷的波动曲线图；
图10A-图11B为本申请的实施例中示例一提供的芯片的示意图；
图12A-图12B为本申请的实施例提供的HEMT的元胞结构图；
图13A-图13B为本申请的实施例中示例一提供的芯片的剖面结构示意图；
图14A-图15B为本申请的实施例中示例一提供的芯片的俯视结构示意图；
图16为本申请的实施例中示例一提供的一种芯片的制备方法流程图；
图17A-图18为本申请的实施例中示例二提供的芯片的示意图；
图19A-图19D为本申请的实施例中示例二提供的芯片的剖面结构示意图；
图20A-图20B为本申请的实施例中示例二提供的芯片的俯视结构示意图；
图21A-图21D为本申请的实施例中示例二提供的芯片的电流采样仿真示意图；
图22A-图22B为本申请的实施例中示例二提供的芯片的等效导通阻抗分布示意图；
图23A-图23D为本申请的实施例中示例三提供的芯片的示意图；
图24为本申请的实施例中示例三提供的芯片的剖面结构示意图；
图25为本申请的实施例中示例三提供的芯片的俯视结构示意图；
图26为本申请的实施例中示例三提供的一种芯片的制备方法流程图；
图27A-图27D为本申请的实施例中示例三提供的芯片的仿真示意图；
图28A-图28B为本申请的实施例中示例四提供的芯片的示意图；
图29为本申请的实施例中示例四提供的芯片的剖面结构示意图；
图30为本申请的实施例中示例四提供的芯片的俯视结构示意图；
图31为本申请的实施例中示例四提供的一种芯片的制备方法流程图；
图32为本申请的实施例中示例四提供的HEMT的结构示意图；
图33A-图33B为本申请的实施例中示例四提供的HEMT的器件特性曲线示意图；
图34为本申请的实施例中示例五提供的一种控制芯片的结构示意图；
图35为本申请的实施例中示例六提供的一种晶圆的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例中，除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。
本文参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
在对本申请涉及的实施例进行介绍之前，首先对接下来会出现的名词进行定义。
2DEG(二维电子气)：半导体异质结结构中不连续的能带结构会在界面处构成势阱，电子将束缚在该势阱中，使得电子基本沿平行界面方向运动、沿界面垂直方向电子运动方向受限。
阈值电压：通常将传输特性曲线中输出电流随输入电压改变而急剧变化转折区的中点对应的栅极电压称为阈值电压。
成核层：衬底上用以形成GaN子晶的薄层结构。
缓冲层：具有高阻，用来提高器件击穿特性，例如：故意掺杂的GaN或AlGaN层形成高阻态。
沟道层：用以进行载流子传递，例如可以是非故意掺杂的GaN层。
势垒层：用以束缚沟道层中的载流子。
钝化层：一种绝缘介质层，用于覆盖半导体表面、或进行电气隔离作用。
场板：通过改变表面电势分布使曲面结的曲率半径增大，抑制表面电场集中。
元胞：半导体中周期排布的最小特征结构。
栅宽：平行于栅极半导体层、并垂直于源极-漏极之间连线的栅极宽度。
增强型：当栅极不加电压时，开关管的源极至漏极之间不存在导通电流的状态。
耗尽型：当栅极不加电压时，开关管的源极至漏极之间存在导通电流的状态。
导通阻抗：或导通电阻，即器件(如MOS管)栅极给入开启信号时，源极至漏极的阻抗。
裸片：裸片(Die)是在加工厂(foundry)生产出来的芯片，是晶圆(wafer)经过切割测试后没有经过封装的芯片；裸片可以通过绑定(bond ing)将芯片内部电路用打线与封装管脚pin连接。绑定后用黑色封装料将裸片封装，并漏出封装管脚，在本申请的实施例中，也将裸片称作一种芯片。
下面将结合附图，对本申请的实施例中的技术方案进行描述。
本申请的实施例提供的开关电源以及控制芯片可应用于手机、平板电脑、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer，UMPC)、手持计算机、上网本、个人数字助理(personal digital assistant，PDA)、可穿戴电子设备、虚拟现实设备等电子设备的电源适配器中。
结合图1所示，本申请的实施例可应用于由电源适配器20以及电子设备10组成的充电系统。通常，电源适配器20包括外壳，安装于外壳内的开关电源；其中，开关电源的输入侧通常通过设置在外壳上的插销连接市电，开关电源的输出侧通过插头200连接电子设备。此外，开关电源可以焊接于外壳内的印刷电路板PCB上。
示例性的，图2示出了电子设备10的结构示意图。
如图2所示，电子设备10可以包括处理器110，外部存储器接口120，内部存储器121，通用串行总线(univer salserial bus，USB)接口130，充电电路140，电源管理模块141，电池142，天线1，天线2，移动通信模块150，无线通信模块160，音频模块170，扬声器170A，受话器170B，麦克风170C，耳机接口170D，传感器180，按键190，马达191，指示器192，摄像头193，显示屏194，以及用户标识模块(subscriber identification module，SIM)卡接口195等。
本实施例示意的结构并不构成对电子设备10的具体限定。在本申请另一些实施例中，电子设备10可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。图示的部件可以以硬件，软件，或软件和硬件的组合实现。另外，本发明实施例示意的各模块间的接口连接关系，只是示意性说明，并不构成对电子设备10的结构限定。
其中，USB接口130是符合USB标准规范的接口，具体可以是Mini USB接口，MicroUSB接口，USB Type C接口等。USB接口130可以用于连接电源适配器20为电子设备10充电，也可以用于电子设备10与外围设备之间传输数据，还可以用于连接耳机，通过耳机播放音频。
充电电路140用于从充电器接收充电输入。其中，充电器可以是无线充电器，也可以是有线充电器。充电电路140为电池142充电的同时，还可以通过电源管理模块141为电子设备10供电。在一些有线充电的实施例中，充电电路140可以通过USB接口130接收有线充电器的充电输入。在一些无线充电的实施例中，充电电路140可以通过电子设备10的无线充电线圈接收无线充电输入。那么在本申请的一些示例中，无线充电器可以包括上述的电源适配器20以及与电源适配器20通过USB接口130连接的无线充电底座或无线充电板；其中，无线充电底座或无线充电板上设置有用于为电子设备10进行无线充电的发射线圈。
此外，结合图1所示，为了使得上述电子设备10能够与电源适配器20(充电器)相耦接，电源适配器20可以包括与电子设备(或者无线充电底座)的USB接口130插接的插头200。参照图3所示，上述插头可以为Type-C接口。该Type-C接口可以包括如图3所示的CC引脚。通过CC引脚可以对与该Type-C接口相耦接的外接设备的类型进行识别。此外，如图3所示，该Type-C接口的A面以及B面均包括对称设置的两个VBUS引脚(应用于提供USB电压，引脚4和引脚9，在本申请的实施例中作为电压输出端)、CC引脚(引脚5)、D+引脚(A面为引脚6、B面为引脚7)、D-引脚(A面为引脚7、B面为引脚6))以及SBU引脚(引脚8为备用引脚，其中A面标记为SBU1、B面标记为SBU2)。此外，插头上还可以有用于接地、闲置等等的其他引脚，其中电源适配器20的插头200插入电子设备10的USB接口130时，可以实现对电子设备10的充电。
结合图4所示，提供了一种开关电源，以反激式开关电源为例：包括：变压器Tr、原边控制电路21、同步控制集成电路(integrated circuit，IC)22、协议集成电路(协议IC)23。
变压器Tr，包括：原边线圈Np以及副边线圈Ns。其中，原边线圈Np和副边线圈Ns均具有两端，在详述示例中，将原边线圈Np和副边线圈Ns的一端称作同名端，另一端称作异名端。当然，在其他示例中也可以将一端称作异名端，另一端称作同名端。原边线圈Np的同名端p1连接供电端，例如：该供电端可以由市电通过EMC整流滤波电路25后提供；原边线圈Np的异名端p2连接原边控制电路21；副边线圈Ns的异名端s2连接电压输出端Vo，例如该电压输出端Vo可以是插头24中的VBUS引脚，副边线圈Ns的同名端s1通过第三开关管Q3连接地GND，副边线圈Ns的异名端s1与地GND之间还设置有输出电容C0。
原边控制电路21，包括：控制集成电路(例如：可以是脉冲宽度调制集成电路(pulse-width modulation IC，PWM_IC)，以下方案中均以PWM_IC为例进行说明)、第一开关管Q1、第二开关管Q2以及采样电路，例如采样电路可以是采样电阻Rsen，当然以下方案中将采样电路以采样电阻Rsen为例进行说明，并不限于采样电阻Rsen。具体的，原边线圈Np的异名端p2作为高电位端通过Q1以及采样电阻Rsen连接至地GND，例如，Q1的漏极(drain，d)连接原边线圈Np的异名端p2，采样电阻Rsen串联于Q1的源极(source，s)与地GND之间，Q1的栅极(gate，g)连接于PWM_IC的VG1引脚；Q2的漏极d通过电阻R1连接原边线圈Np的同名端p1(作为高电位端在一些示例中，Q2的漏极d也可以连接于原边线圈Np的异名端p2)，Q2的栅极g连接于PWM_IC的VG2引脚，Q2的源极s连接于PWM_IC的供电VCC引脚。
此外，如图4所示，提供市电的供电端与原边线圈Np的同名端p1之间还设置有EMC整流滤波电路25。原边线圈Np的同名端p1和异名端p2之间还连接有续流回路，该续流回路包括串联于同名端p1和异名端p2的电容C1和二极管D1，其中二极管D1的阳极连接原边线圈Np的异名端p2；续流回路还包括与电容C1并联的电阻R2。
这样，交流的市电经过EMC整流滤波电路25(将交流电流滤波为直流电)后变为直流电。PWM_IC的VG1引脚输出的控制信号(例如可以是脉冲宽度调制(pulse widthmodulation，PWM)信号)控制Q1的导通或截止；同步整流控制IC22输出的控制信号(例如可以是PWM信号)控制Q2的导通或截止。其中，该开关电源的反激工作原理是：在Q1导通期间，能量通过原边绕组Np存储在变压器Tr里，此时Q3截止，插头24的输出供电由电容C0维持；Q1关断期间，Q3导通，存储在变压器Tr里面的能量通过副边绕组Ns释放，其中在Q1关断器件原边线圈通过续流回路形成回路保持电流的不中断。PWM_IC控制Q1的导通占空比或开关频率，实现功率的稳定输出。为了实现输出电压调整，协议IC23通过与电子设备的交互驱动输出电压后，通过同步整流控制IC22控制Q3的导通占空比或开关频率实现输出电压的调整。此外，为保护电路正常工作、防止过流等现象造成电路组件性能退化甚至烧毁，需对IC进行高压启动保护、对电路进行过流保护；在该方案中，主要通过Q2高压启动管，限制通过R1的输入高压直接流向IC的VCC pin脚来进行高压启动保护，并通过Rsen进行电流检测，PWM_IC的CS引脚还连接Q1的源极s(图4中的节点CS)，PWM_IC在检测到流过Q1的电流超过保护电流时，可以主动控制将Q1关断、将市电切断或者启动其他安全控制机制以对电路进行过流保护。
以上，主要描述了图4示出的开关电源正常工作时的状态。此外，通常在初始上电时，由于PWM_IC还未供电，因此需要通过Q2对PWM_IC上电。PWM_IC的VCC引脚的供电电压为低电平、PWM_IC通过VG1输出给Q1的控制信号也为低电平，Q1截止，变压器Tr暂无电流。此时，由于Q2为耗尽型器件，即栅极为0V导通；当市电通过EMC整流滤波电路25向Np的原边提供高压的直流电后，整流后的电压信号VDD通过Q2流入VCC引脚对PWM_IC的启动电路进行充电，使得PWM_IC的VCC引脚的供电电压由低电平抬高至高电平；同时，Q2的源极s的电压抬高、直至Q2的源极s相对栅极g的电压Vgs接近Q2的阈值电压Vth，Q2呈现半导通或关断状态；此时，尽管Q2源漏两端电压Vds可以很高，但由于Q2半导通或关断状态下阻抗较高，启动电流基本忽略，即不再向启动电路充电。此时，Q2源极s的电位可以近似为Q2的阈值电压Vth+VG2，也可以通过PWM_IC的内部电路调整至所需电压(启动电路其他元件可由Si基PWM_IC形成，此处不做详细阐述)，从而使得VCC电压维持在需要的水平，使得PWM_IC开始正常工作。PWM_IC开始正常工作后，由PWM_IC控制开关电源向VCC引脚提供正常的供电电压(该部分可以参考常规的PWM_IC供电方式，本申请的实施例不在说明)。
在上述过程中，当PWM_IC工作时，VG1引脚输出的控制信号提供给Q1，控制Q1的导通占空比或开关频率，实现功率的稳定输出。由于采样电阻Rsen串联于Q1，因此流过Q1的功率电流将全部流过Rsen，通常Rsen的阻抗在100～200mohm，对链路损耗产生较大影响。此外，结合图5所示，当为了简化外围电路的布局、提高电路集成度，可将PWM_IC、Q1以及Q2通过封装结构合并封装在同一封装结构内形成合封器件(形成控制芯片)。当然，在一些示例中也可以将Rsen封装于该合封器件内，这样，Rsen上的损耗产生的热量将使得合封器件温升明显。
结合图6为了优化链路损耗、温升对开关电源工作的稳定性带来的影响，进行了如下优化：其中，将原边控制电路21内的第一开关管Q1设置于原边线圈的异名端p2与地GND之间作为功率电流链路，并设置第四开关管Q4与采样电阻Rsen形成的电流采样链路串联于原边线圈的异名端p2与地GND之间。其中，Q1的导通阻抗为RFET，Q4的导通阻抗K*RFET(K为固定系数且>>1)。这样，参照图6所示，Q1的源极s直接接地GND，Q1的漏极d与Q4的漏极d互连于原边线圈的异名端p2；Q1的栅极g与Q4的栅极g互连于PWM_IC的VG1引脚；Q4的源极s与Rsen一端相连，Rsen另一端直接接地GND。Q1和Q4的器件特征结构可以一致，但Q1的芯片面积>>Q4的芯片面积，使得当器件导通时，Q4的阻值与Q1呈现K倍关系(K>>1)。因此，在Q1和Q4导通时，原边线圈的异名端p2输出的电流ID主要通过Q1形成的功率电流链路；而电流采样链路(Q4与Rsen组成的电路)的电流ISEN<<ID，可见Rsen的电阻对电流采样链路的链路损耗大大降低，进而使得Rsen阻抗对系统效率的影响大大降低。尤其，结合图7所示，将PWM_IC、Q1、Q2以及Q4合并封装在同一单元内形成合封器件(形成控制芯片)时，Rsen上的损耗产生的热量将使得合封器件温升明显降低。
其中，上述图4-图7中的Q1、Q2、Q3、Q4通常采用场效应晶体管(field-effecttransistor，FET)。例如，业界常用硅(Si)基金属-氧化物-半导体场效应晶体管(meta l-oxide-semiconductor field-effect transistor，MOSFET)。然而，基于Si材料制备的MOSFET，导通阻抗等性能已基本达到了Si材料的物理极限，在Si MOSFET导通时，导通电阻大，导致导通损耗大、电路效率低、发热严重。尤其，在电路工作时原边线圈的主要功率都通过Q1(图7中主要功率通过Q1以及Q4)，进而Q1上的损耗更加明显。而，以GaN(氮化镓)为代表的宽禁带(wide bandgap，WBG)半导体材料，以其具有更大的禁带宽度、更高的击穿场强和更大的电子饱和速率等优势，成为新一代功率电子器件中最具潜力的候选。参照图8所示，提供了一种典型的GaN基的高电子迁移率晶体管(high electron mobility transistor，HEMT)器件，与Si MOSFET在不同的截止电压(bloking voltage，单位V)下的品质因素(figure of merit，FOM)的拟合曲线，其中FOM＝Rdson*Qg，Rdson为晶体管的导通电阻，Qg为栅极电荷。明显，在相同的截止电压下，GaN HEMT相对于Si MOSFET具有更低的FOM。因此，有必要将Q1以及Q4采用GaN HEMT，以更进一步的降低器件损耗，提高电路效率。
然而，基于上述图6示出的开关电源，可以将PWM_IC、Q1、Q2以及Q4分别制作于独立的裸片(Die)各自形成一个独立器件；当然，如上所述为了提高集成度，参照图7所示，也可以将PWM_IC、Q1、Q2以及Q4的裸片(Die)合封于同一封装基板以形成合封器件(形成控制芯片)。其中，在合封器件中，Q1以及Q4可以采用GaN HEMT；PWM_IC以及Q2可以仍然采用Si基的器件。由于Q1以及Q4均采用GaN HEMT，因此为了进一步的提高集成度，也可以将Q1与Q4制作与同一个裸片。然而，由于GaN HEMT为一种缺陷较多的器件，基于图7示出的开关电源，可知Q4的导通阻抗阻值较大、裸片的芯片尺寸较小，则在将Q1与Q4制作于同一裸片时，在将Q4摆放在相对Q1的不同位置时，由于裸片上不同位置的材料缺陷情况不同，因此对Q4的导通电阻(或动态导通电阻)的波动影响较大、最终影响固定系数K值的精度。如图9所示，假设了一种GaN HEMT器件的导通阻抗随工艺或材料缺陷的波动曲线(其中横轴为导通阻抗(表示为导通阻抗均值的1±50％)，纵轴为分布概率)；可见，归一化的导通阻抗Rdson在R0*(1±50％)范围内随机波动，其中，R0为导通阻抗的均值。因此，大规模量产后，Q4的导通阻抗波动大，对电流采样链路的电流采样精度会造成较大影响。
为改善上述的电流采样精度问题，本申请的实施例提供了一种芯片，用于替代上述图7中的Q1以及Q4集成的裸片，以确保对开关电源的原边电流的电流采样精度。
以下，以几个详细的示例，对本申请实施例提供的芯片进行说明。
示例一：
参照图10A、图10B、图11A和图11B所示，提供了该芯片30的电路拓扑示意图，该芯片30包括：衬底Sub；制作于衬底上的第一开关管Q1、第二开关管Q11和第三开关管Q12。
第一开关管Q1包括漏极d1、源极s1以及栅极g1；Q1的漏极d1连接于第一焊盘PAD1、Q1的源极s1连接于第二焊盘PAD2，Q1的栅极g1连接于第三焊盘PAD3。PAD2用于连接低电位端(例如地GND)，PAD1用于连接高电位端，例如可以是图7中的开关电源的原边线圈Np的异名端p2。PAD3用于连接控制集成电路，例如开关电源的PWM_IC。其中，当PWM_IC控制Q1处于导通状态时，将开关电源的原边线圈与地GND导通；其中，原边线圈的异名端p2电流ID主要通过Q1形成功率电流回路。
第二开关管Q11包括漏极d11、源极s11以及栅极g11；第三开关管Q12包括漏极d12、源极s12以及栅极g12。
在图10A中，Q11与Q12是并联关系，具体的Q11与Q12的漏极(Q11的漏极d11、Q12的漏极d12)连接于PAD4，Q11与Q12的源极(Q11的源极s11、Q12的源极s12)连接于PAD5，Q11与Q12的栅极(Q11的栅极g11、Q12的栅极g12)连接PAD6。
在图11A中，Q11与Q12是串联关系，Q11的漏极d11连接于PAD4，Q12的漏极d12连接Q11的源极s11，Q12的源极s12连接于PAD5，Q11与Q12的栅极(Q11的栅极g11、Q12的栅极g12)连接PAD6。
PAD4用于连接高电位端，例如可以是图7中的原边线圈Np的异名端p2。PAD5用于连接采样电阻Rsen，例如，可以是连接图7中的节点CS，并通过Rsen连接地。PAD6用于连接开关电源的PWM_IC。其中，PWM_IC用于控制Q11与Q12处于导通状态时，将开关电源的原边线圈Np的异名端p2与采样电阻Rsen导通，其中，原边线圈的异名端p2的部分电流通过Q11和Q12以及Rsen形成电流采样链路。在一些示例中，为了减少通过PAD与外围电路的打线数量，PAD1和PAD4也可以共用，参照图10B和图11B所示，Q11与Q12的漏极连接PAD1(PAD4)；PAD6与PAD3也可以共用，参照图10B和图11B所示，Q11与Q12的栅极连接PAD3(PAD6)。
此外，在该示例一中，Q1、Q11以及Q12均可以采用HEMT，在本申请的实施例中Q1、Q11以及Q12不限于增强型HEMT，例如p型栅HEMT；或者Q1、Q11以及Q12也可以采用耗尽型HEMT，例如肖特基栅HEMT。参照图12A所示，提供一种增强型HEMT的元胞结构，HEMT包括衬底(substrate，Sub)以及设置在衬底上的多个外延层。其中，多个外延层主要包括设置于衬底上的缓冲层(buffer layer)、沟道层(channel layer)以及势垒层(barrier layer)；外延层上设置有电极，如：栅极(Gate，g)、源极(Source，s)和漏极(Drain，d)；电极上覆盖有钝化层(passivation layer)。衬底的材料通常为导体或者半导体，因此，将衬底构成的电极称为衬底极Sub。其中，Q1的衬底极Sub1与源极s1耦接，无论在HEMT器件导通还是关断时，衬底Sub1通常与源极s1电位相等。此外，Q1、Q11以及Q12制作于同一衬底，即Q1、Q11以及Q12的衬底极(Sub1、Sub11、Sub12)为同一电极或电气互联。当然，以上示出的HEMT仅是一种示例，在一些示例中，外延层还可以有更多的层结构，例如，在缓冲层与衬底之间还可以设置有成核层。以GaN HEMT为例，沟道层通常采用GaN，势垒层通常采用铝镓氮(AlGaN)，电极通常采用金属材料。其中，对于增强型HEMT，源极和漏极分别与势垒层形成导电欧姆接触，栅极与势垒层之间通过删极半导体(p型冒层，p-Cap，例如p-GaN层)接触。沟道层中虚线代表HEMT中沟道层与势垒层形成的异质结构中产生的二维电子气(two-dimensional electron gas，2DEG)，二维电子气沿着平面方向(如图12A中，在沟道层中的虚线)的迁移率非常高，是HEMT工作的基础。在一些示例中，还包括制作于源极s金属形成的源极场板(s-field plate，s-FP)，制作于漏极d金属形成的漏极场板(d-field plate，d-FP)；其中，s-FP以及d-FP可以改善器件的边缘电场，起到提高击穿电压的作用。当然，s-FP以及d-FP是HEMT中的可选结构。参照图12B所示，提供一种耗尽型HEMT的元胞结构，与增强型HEMT的区别在于栅极正对的p-Cap被去除，工艺实现上并未增添额外工艺步骤。Q11以及Q12可采用与Q1相同的元胞结构，即Q11以及Q12与Q1同为一种增强型HEMT或同为一种耗尽型HEMT。通常，在半导体器件领域，每个开关管通常是由若干个元胞结构并联形成，元胞结构的布局、几何形状及尺寸、元胞密度及开关管的芯片面积决定了导通压降，导通压降又是影响器件输出功率的重要参数。则，如果将HEMT的栅极在源极与漏极之间延伸的方向的宽度定义为栅宽WG(元胞结构的总栅宽)，则Q1的栅宽记为WGmain；Q11以及Q12的栅宽记为WGsense；相比Q11以及Q12，由于Q1具有更大的通流能力及更低的导通阻抗，因此WGmain数值远大于WGsense的数值，优选10≤WGmain:WGsense≤10000。其中，为了实现Q1的大栅宽，通常在外延层上周期性的制作Q1的源极s1、源场板s1-FP、栅极g1、漏极d1、及漏极场板d1-FP组成Q1的结构，形成多个HEMT元胞并联实现Q1更大的通流能力及更低的导通阻抗。参照图13A、图14A所示，其中图13A提供了一种示例一的芯片的剖面结构示意图，图14A提供了一种示例一的芯片的俯视结构示意图。其中图13A主要展示了Q1、Q11、Q12的电极与各个PAD的电气连接关系，在图13A、图14A中示出的Q11与Q12为并联关系。图14A为采用图13A剖面结构的一种互连结构方案示意图，其中，通常在衬底的沟道层上通过底层金属周期性的制作Q1的源极s1、源场板s1-FP、栅极g1、漏极d1、及漏极场板d1-FP组成Q1的结构。将衬底分为两个区域，第一区域以及第二区域；Q11的源极s11、源场板s11-FP、栅极g11、漏极d11、及漏极场板d11-FP制作于第一区域的底层金属上；Q12的源极s12、源场板s12-FP、栅极g12、漏极d12、及漏极场板d12-FP制作于第二区域的底层金属；结合图14A所示，可通过互连金属及金属化的通孔(Via，也称作导孔)实现Q1、Q11、Q12的电极与各个PAD(PAD制作于顶层金属(top metal，TM))的互连。参照图13B、图14B所示，其中图13B提供了一种示例一的芯片的剖面结构示意图，图14B提供了一种示例一的芯片的俯视结构示意图，图13B、图14B中的Q11与Q12为串联关系。
另外，在示例一中，当Q11和Q12并联时，Q11和Q12的漏极以及Q1的漏极均与原边线圈的异名端p2电气连接，因此，参照图15A所示，Q11的漏极d11和Q12的漏极d12以及Q1的漏极d1可以直接在衬底上通过底层金属电气连接，将PAD1和PAD4共用，从而减少芯片与其他器件之间的打线。类似的，Q11的栅极g11和Q12的栅极g12以及Q1的栅极g1也可以直接在衬底上通过底层金属电气连接，将PAD3和PAD6共用。同理，结合图15B所示，在示例一中，当Q11和Q12串联时，Q11的漏极以及Q1的漏极均与原边线圈的异名端p2电气连接，Q11的漏极d11以及Q1的漏极d1可以直接在衬底上通过底层金属电气连接，将PAD1和PAD4共用，从而减少芯片与其他器件之间的打线。类似的，Q11的栅极g11和Q12的栅极g12以及Q1的栅极g1也可以直接在衬底上通过底层金属电气连接，将PAD3和PAD6共用。当然，可以理解的是PAD的主要作用是用于通过打线与芯片的外部器件连接，因此，可以根据芯片上的开关管形成的电路与外部器件的连接关系灵活的设置PAD，以上仅是以包含Q1、Q11以及Q12的三个开关管为例进行说明，当芯片上设置有更多的开关管，或者开关管与外部器件具有其他连接关系时，也可以设置更多的PAD，因此本申请的下述示例中只是一些PAD的设置示例，根据本申请的实施例提供的示例还可以想到的其他形式的PAD设置方式也应该属于本申请的保护范围。
在上述示例一提供的芯片上，由于将Q11和Q12分别制作与衬底上的不同区域，并且将Q11与Q12串联或并联后作为电流采样链路上的等效开关管，可以避免不同位置的材料缺陷差异，对芯片良率影响，进而降低开关管的导通电阻(或动态导通电阻)波动对采样电流精度的影响；具体的，在Q11和Q12采用并联关系时，如果第一区域的Q11受材料缺陷导通电阻变大，第二区域的Q12受材料缺陷导通电阻变小，则两者的并联的等效电阻可以降低导通电阻(或动态导通电阻)的波动，进而降低对采样电流精度的影响；又例如，Q11和Q12采用串联关系时，在等效电阻一致时，串联的单个器件的阻值需进一步降低，因此可以尽量将Q11和Q12的栅宽做宽，以降低等效电阻，而栅宽增加后开关管在衬底上占用了更大的芯片面积，因此能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，进而降低对采样电流精度的影响。当然，应当理解的是，虽然上述示例一提供的芯片主要以应用于开关电源的高电位端(原边线圈的同名端或异名端)和低电位端(地)的电流采样为例进行说明，但是并不限于局限于对开关电源的原边线圈的电流采样，应该理解的是，只要对对任一两个具有电流采样的高电位端与低电位端之间的通路均适用。只是当应用于原边线圈的电流采样时可以提高对原边线圈的电流采样精度。
在该示例一中，还提供了一种芯片30的制备方法，参照图16所示，包括：
步骤Step1：在衬底上进行外延制备形成多个外延层。
例如，该衬底可以是Si、SiC、蓝宝石等。多个外延层包括成核层(nucleationlayer)、缓冲层(buffer layer)、沟道层(channel layer)以及势垒层(barrier layer)、p-Cap材料层。
其中，形成成核层的方法，例如可以通过金属有机化合物化学气相沉淀(metal-organic chemical vapor deposition，MOCVD)生长法或分子束外延(molecular beamepitaxy，MBE)生长法等。成核层的材料，例如，可以包括GaN、AlGaN(铝镓氮)、AlN(氮化铝)中一种或多种。成核层，用于提供成核中心，促进缓冲层的外延生长。
形成缓冲层的方法，例如可以采用MOCVD工艺外延生长Al(铝)组分逐渐降低的AlGaN渐变层。示例的，通过MOCVD工艺，在成核层上依次形成Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.2Ga0.8N层、及GaN层，以形成缓冲层。
形成沟道层的方法，例如可以通过MOCVD生长法或MBE生长法等。沟道层的材料，例如，可以包括GaN、InGaN、InAlN(铟氮化铝)、ScAlN(钪氮化铝)中一种或多种。
形成势垒层的方法，例如可以通过MOCVD生长法或MBE生长法等。势垒层的材料，例如，可以包括AlGaN、InAlN、AlN、ScAlN、InAlGaN中一种或多种。其中，沟道层和势垒层的材料不相同。示例的，沟道层的材料包括GaN，势垒层的材料包括AlGaN。
形成p-Cap材料层的方法，例如可以通过MOCVD生长法或MBE生长法等。p-Cap材料层的材料，例如，可以是p-GaN、p-AlGaN等。
Step2：栅极半导体结构制备。
通过刻蚀工艺、去除Q1、Q11以及Q12的栅极区域以外的p-Cap材料层，形成栅极半导体结构，即图12A中的p-Cap。
Step 3：源漏欧姆金属制备，形成Q1、Q11以及Q12中与势垒层接触的源极s和漏极d。
例如，可以通过构图工艺(包括成膜、光刻等步骤)形成源漏欧姆金属。首先，通过金属沉积或溅射形成源漏金属层；然后通过光刻，形成Q1、Q11以及Q12中与势垒层接触的源极s和漏极d结构，并通过退火工艺形成欧姆接触。
源漏金属层的材料，例如，可以为依次层叠的钛(Ti)层、Al层、镍(Ni)层和金(Au)层，即源漏金属层为Ti/Al/Ni/Au。或者，源漏金属层的材料可以为依次层叠的Ti层、Al层、Ti层和Au层，即源漏金属层为Ti/Al/Ti/Au。或者，源漏金属层的材料可以为依次层叠的Ti层、Al层和锡(TiN)层，即源漏金属层为Ti/Al/TiN。或者，源漏金属层的材料可以为依次层叠的钽(Ta)层、Al层和TiN层，即源漏金属层为Ta/Al/TiN。或者，源漏金属层的材料可以为依次层叠的Ta层、Al层和Ta层，即源漏金属层为Ta/Al/Ta。
Step 4：第一钝化层制备。
在AlGaN势垒层和p-Cap表面通过介质沉积，形成第一钝化层，可以为氮化铝、氮化硅、氧化硅等任意绝缘介质，并在源极、漏极、栅极区域通过介质刻蚀形成源极、漏极、栅极窗口。
Step 5：栅金属制备。
在栅极窗口处，通过金属沉积或溅射、及退火工艺形成栅极金属半导体接触。
栅金属的材料，例如，可以是Ti、TiN、Ni或者钯(Pd)等。
Step 6：场板下方介质层制备，即介质沉积形成第二钝化层，并通过介质刻蚀形成源、漏区域通孔。
Step 7：场板金属制备，通过金属沉积或溅射，在指定区域制备出源、漏场板SFP、DFP，并通过步骤6的通孔与源漏欧姆金属互连。
Step 8：形成器件之间有源层的隔离区。
可以通过离子注入、或者GaN刻蚀+绝缘层沉积，形成不同区域之间的隔离区(参照图13A、图13B所示)，避免信号相互串扰；形成隔离区的方法，例如可以通过注入工艺或刻蚀工艺形成，以使不同功能器件之间具有电子阻断的功效。
Step 9：形成第二钝化层，在第二钝化层上制作用于连接底层金属与互联金属的Via。
该步骤step8形成的器件表面通过介质沉积，形成第二钝化层，可以为氮化铝、氮化硅、氧化硅等任意绝缘介质，然后通过一次构图工艺在制作互联金属的位置蚀刻出通孔，在通孔中沉积金属形成Via。
Step10：互联金属制备。
可以参考图14A，可以在第二钝化层上沉积一层互联金属层，然后通过构图工艺形成特定形状的互联金属，这些互联金属可以是将Q1的各个d1互联，或者将Q1的各个s1互联。以及将d11与d12、g11与g12以及s11与s12互联。
Step11：形成第三钝化层，在第三钝化层上制作用于连接互联金属与顶层PAD的Via。
Step12：顶层金属(top metal，TM)制备。
可以参考图14A，可以在第三钝化层上沉积一层顶层金属，然后通过构图工艺形成特定形状的顶层PAD，这些顶层PAD可以是将通过step11形成的via与互联金属层连接的PAD1-PAD6。
Step13：形成介质层，在介质层上刻蚀形成TM窗口，以漏出各个PAD。
通过以上步骤Step1-Step13形成示例一提供的芯片，当然以上步骤仅是一种示例性的制作工艺，在一些示例中还可以基于上述步骤添加或删除或改变一些工艺以作出结构上的优化或改进，例如上述步骤主要是以制作增强型HEMT实现Q1、Q11以及Q12为例进行说明，在以耗尽型HEMT实现Q1、Q11以及Q12时则需要省略p-Cap的制作工艺。
示例二：
在一些示例中，为了便于说明，可以将多个用于电流采样链路的开关管分为n个辅助单元，并且每个辅助单元包括a个开关管。例如，n可以取值1-10，a可以取值1-10；需要说明的是，n和a不同时取1。即电流采样链路上可以设置两个以上的辅助单元，每个辅助单元中至少设置1个开关管，或者也可以认为电流采样链路上仅设置了一个辅助单元时，该辅助单元中至少包括2个以及2个以上的开关管。其中，每个辅助单元中的a(a≥2)个开关管可以均匀的分布于衬底上的a个区域。其中，a个区域可以是衬底上多个面积相同的等分区域，例如等分区域可以与电流采样链路上的开关管的数量相等。例如参照图14A所示，可以将衬底等分为两个区域第一等分区域和第二等分区域，第一区域为第一等分区域，第二区域为第二等分区域。由于Q11以及Q12制作于衬底上的外延层；因此，Q11以及Q12的导通阻抗取决于外延层的材料特性参数，而衬底上不同位置的外延层的材料特性参数是呈随机分布的，因此为了使得Q11以及Q12或者更多的开关管串联或并联后的等效阻抗能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，因此可以将衬底等分位多个等分区域，将用于电流采样链路的开关管均匀分布于各个等分区域。
此外，由于Q11以及Q12制作于衬底上的外延层；第一区域的外延层的材料特性参数与第二区域的外延层的材料特性参数均属于预定范围。由于Q11以及Q12管制作于衬底上的外延层；因此，Q11以及Q12的导通阻抗取决于外延层的材料特性参数，而衬底上不同位置的外延层的材料特性参数是呈随机分布的，因此为了使得Q11以及Q12或者更多的开关管串联或并联后的等效阻抗能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，因此可以尽量在材料特性参数接近的第一区域和第二区域分别制作Q11以及Q12。示例性的，材料特性参数可以以单位面积缺陷密度来衡量，其中缺陷可以是外延层材料本身的缺陷或者制作工艺在器件上造成的缺陷。另外，为了使得Q11以及Q12或者更多的开关管串联或并联后的等效阻抗能有效避免局部材料缺陷对导通电阻(或动态导通电阻)波动的影响，因此可以尽量在材料特性参数接近的区域分别制作Q11以及Q12，例如制作形成Q11以及Q12的阻抗之差可以小于预定比例，例如小于5％。或者，Q11和Q12的平均阻抗与Q1的阻抗比值位于10:1～1000:1；这样在不影响芯片的面积的情况下，保证电流采样的量程。此外，阻抗比值不能太大，确保第二开关管和第三开关管在衬底上的占用面积不会太小，以保证采样电流精度的精度。
此外，结合上述图12A和图12B示出的元胞结构，Q11、Q12以及Q1的元胞结构一致，且Q11、Q12在衬底上占用相同的面积。其中，Q11、Q12的元胞结构且占用的面积相同时，阻抗均匀性较高，进一步提升采样电流精度。
另外，在本申请的实施例中并不限定每个辅助单元以及辅助单元中的开关管的连接关系；例如，各个辅助单元之间可以采用串联或并联的关系；以及辅助单元中的开关管也可以采用串联或并联的关系。此外，在本申请的实施例中，也不限定连接于电流采样链路上的辅助单元的数量，例如，为了适应不同PWM_IC对于电流采样精度的需求，可以在电流采样链路上设置k(0＜k≤n，且k为整数)个辅助单元，通过k值的选择，可以调整电流采样链路的开关管的等效导通电阻的大小进而调整流经Rsen的采样电流的大小，以兼容不同精度和量程的PWM_IC。
具体示例性的说明如下：
参照图17A所示，提供了一种芯片的电路拓扑示意图，该芯片包括：衬底Sub；制作于衬底Sub上的开关管Q1、以及n个辅助单元(第1辅助单元……第n辅助单元，n≥1)。
Q1作为功率级开关管，具有栅极g1、源极s1、漏极d1和衬底极Sub1，d1-s1之间用以传导功率电流链路中绝大部分电流信号；电流采样链路包括n个辅助单元(n≥1)，每个辅助单元由a个HEMT级联组成；其中，第j辅助单元(1≤j≤n，a≥2)的第i HEMT(1≤i≤a)Qji具备源极sji、漏极dji、栅极gji和衬底极Subji。此外，结合图17B所示，在以下示例的说明中，将第j辅助单元的第1HEMT Qj1的漏极dj1、栅极gj1和衬底极Subj1记为第j辅助单元的等效辅助漏极dj1、等效辅助栅极gj1和等效辅助衬底极Subj1，将第j辅助单元的第a HEMT Qja的源极sja记为第j辅助单元的等效辅助源极sja。此外，Q1和n*a个HEMT同一衬底，即衬底极Sub1、Sub11～Subna可以为同一电极或至少电气互连，单个辅助单元的a个HEMT分布在同一衬底的a个不同区域上，以尽可能降低材料缺陷差异导致的电流采样链路中开关管的等效导通电阻与Q1的导通电阻的比值波动、提高电流采样精度。电流采样链路中至少第1辅助单元的第1HEMT Q11的漏极d11与Q1的漏极d1电气互连并连接至PDA4(或与Q1的漏极d1共同连接至PAD1)，其余n*a-1个HEMT与其以串、并联、或串并联结合的任意方式级联，在一种示例中，将第1辅助单元的等效辅助源极s1a连接至PAD5，将第1辅助单元的等效辅助栅极g1a连接至PAD6(或与Q1的栅极g1共同连接至PAD3)。电流采样链路用以电流分流(ISEN)，并传导给如图7所示的电阻Rsen，输出采样信号给PWM_IC以进行电路的电流监控及检测。当然，在其他示例中，其他辅助单元也可以级联于电流采样链路，例如每个辅助单元的等效辅助漏极sia均可以连接于一个PAD，并通过PAD连接至电阻Rsen。
参照图17C示出的方案中，以电流采样链路上包含1个辅助单元(具有a个HEMT)为例。电流采样链路中的a个HEMT串联，a个HEMT的栅极(g11-g1a)之间电气相连、且衬底极Sub11-Sub1a仍和Sub1电气互连。a个HEMT中的第1HEMT Q11的漏极d11与Q1的漏极d1电气相连并连接至PAD4(或与Q1的漏极d1共同连接至PAD1)、Q11的源极s11和第2HEMT Q12的漏极d12相连，以此类推，直至第a-1HEMT Q1(a-1)的源极s1(a-1)和第a HEMT Q1a的漏极d1a电气相连，第a HEMT Q1a的源极s1a连接至PAD5引出，与图7所示的电阻Rsen连接，其中Rsen可采用图7所示的外置独立电阻、也可采用集成在HEMT同一衬底上的电阻(如采用金属互连线作为Rsen)作为Rsen。如图17D示出的方案中，电流采样链路中的a个HEMT并联，a个HEMT(Q11-Q1a)的栅极g11-g1a之间电气相连并连接至PAD6(或与Q1的栅极g1共同连接至PAD3)、且衬底极Sub11-Sub1a仍和Sub1电气互连、漏极d11-d1a之间互连后与d1电气相连并连接至PAD4(或与Q1的漏极d1共同连接至PAD1)、源极s11-s1a之间互连后连接至PAD5引出，与采用电阻Rsen一端电气相连。
图17E示出采用串联方式级联的n个辅助单元、图17F分别示出采用并联的方式级联的n个辅助单元。基于上述的描述，为了实现兼容不同精度和量程的PWM_IC，每个辅助单元的等效辅助漏极dj1(1≤j≤n)可以连接至一个PAD单独引出，等效辅助源极sja(1≤j≤n)可以连接至一个PAD单独引出，从而实现选择性的将k个辅助单元与CS节点互连，实现调整电流采样链路的开关管的等效导通电阻的大小。当然，当将k个辅助单元与CS节点互联时，可以是将k个辅助单元通过PAD之间的打线进行串联或者并联于CS节点。例如：可以将k个辅助单元的等效辅助漏极dj1的PAD全部通过打线连接至Q1的PAD1，将k个辅助单元的等效辅助源极sja的PAD全部通过打线连接至CS节点，实现将k个辅助单元并联于CS节点；或者，可以将第一辅助单元的等效辅助漏极d11的PAD通过打线连接至Q1的PAD1，第一辅助单元的等效辅助源极s1a的PAD通过打线连接第二辅助单元的等效辅助漏极d21的PAD，第二辅助单元的等效辅助源极s2a的PAD通过打线连接第三辅助单元的等效辅助漏极d31的PAD，……，将第k辅助单元的等效辅助源极sja的PAD通过打线连接至CS节点，实现将k个辅助单元串于CS节点。另外，为了避免剩余的n-k个辅助单元的浪费，结合图18所示，也可以将剩下的n-k个辅助单元的等效源极sja与Q1的源极s1互连，从而将剩下的n-k个辅助单元并联至Q1作为功率电流链路的一部分。如图18所示，提供一种示例为将剩下的n-k个辅助单元可以并联至PAD7与PAD8之间，其中，可以将PAD7与PAD1在外部打线连接，将PAD8与PAD2在外部打线连接，将PAD9与PAD3在外部打线连接，或者直接在芯片上通过互联金属将各个开关管的栅极电气连接。
其中，图19A提供了一种示例二中图17C的芯片的剖面结构示意图，单个辅助单元的多个HEMT器件采用串联方式，Q1以及Qj1-Qja均采用以p-Cap为栅极半导体的增强型HEMT结构为例，结构自下而上包含：衬底Sub；在衬底Sub上的外延层包含缓冲层、沟道层、势垒层、及局域的p-Cap作为栅极半导体层；在外延层上设有钝化绝缘层，及周期排布的源极s1、源极场板s1-FP、栅极g1、漏极d1、及漏极场板d1-FP组成的Q1，设有由源极sji、源场板sji-FP、栅极gji、漏极dji、及漏极场板dji-FP组成的第j辅助单元的第i HEMT Qji(1≤j≤n，1≤i≤a)，Qji的元胞结构与Q1的元胞结构一致。图19A中以第一辅助单元中的Q11-Q1a的串联关系为例，其中，Q11的漏极d11与Q1的漏极d1互连并连接至PAD1(或者Q11的漏极d11连接PAD4，通过外部打线连接PAD1和PAD4)，且Q1i的源极s1i与Q1(i+1)的漏极d1(i+1)互连，形成了采用串联方案的第1辅助单元。
图19B提供了一种示例二中图17D的芯片的剖面结构示意图；第1辅助单元的每个HEMT源极(s11-s1a)互连、漏极(d11-d1a)也互连，形成了采用并联方案的第1辅助单元。
图19C提供了一种示例二中图17E的芯片的剖面结构示意图；每个辅助单元的多个HEMT可采用如图17C中的第1辅助单元的结构，则第j辅助单元的等效源极sja可以与第j+1辅助单元的漏极d(j+1)1互连，Qna的源极sna连接至PAD5，形成了采用串联方案的辅助单元。
图19D提供了一种示例二中图17F的芯片的剖面结构示意图；辅助单元之间等效漏极dj1互连，等效源极sj1可以互连、也可以分别引出PAD，形成了采用并联方案的辅助单元。图19D所示，辅助单元之间等效漏极dj1互连连接至PAD4、等效源极sj1互连连接至PAD5。
图20A、图20B提供了一种芯片的俯视结构示意图，以两个辅助单元为例，其中第1辅助单元包含Q11、Q12，第2辅助单元包含Q21、Q22；将衬底分为两个区域，则Q11、Q21对应设置于第一区域，Q12和Q22对应设置于第二区域；在该图20A以及图20B示出的俯视结构图中具体示意出在衬底材料上(包含衬底以及外延层)至少设有底层金属(用以金属-半导体接触的电极(源极、漏极、栅极)或场板(源极场板、漏极场板))、Via(用于不同层金属互连)、互连金属(用以不同区域之间底层金属信号之间的传播、互连)、TM顶层金属(用以形成PAD与其他器件(例如PWM_IC、Rsen)互联)。
具体的图19A中，芯片的绝大部分区域由组成Q1的源、漏、栅极(s1\d1\g1)组成，保障器件具有较小的导通阻抗；且至少在两个及两个以上区域设有辅助单元的HEMT(虚线框内的Q11、Q12、Q21、Q22)，并通过Via和互联金属连接不同区域HEMT的栅极、漏极和源极。其中，第1辅助单元中的Q11和Q12串联形成第1辅助单元的等效栅极g11、等效源极s12，第1辅助单元的等效漏极d11与Q1的漏极d1电气互联；第2辅助单元的Q21和Q22串联形成第2辅助单元的等效栅极g21、等效源极s22，第2辅助单元的等效漏极d21与Q1的漏极d1电气互联(当然d11、d21也可以分别连接至单独的PAD通过外部打线连接至PAD1)；其中，g11和g21可以连接单独的PAD，或者全部至PAD3。一种示例是将g11连接至PAD6、将g21连接至PAD9，或者也可以将PAD6和PAD9共用，例如g11和g21都连接至PAD6(PAD9)；s12和s22可以连接单独的PAD，或者全部至PAD2(PAD5)，当然，考虑为了实现兼容不同精度和量程的PWM_IC，例如可以将s12连接至PAD5引出，与采用电阻Rsen一端电气相连；将s22连接至PAD8引出与Q1的源极s1的PAD1互连。该方案通过多区域布置HEMT，并采用串联方案互连，适当增加每个HEMT的栅宽(即相比与采用单个HEMT方案的栅宽为WGsense，导通阻抗RCS；每个辅助单元采用a个HEMT方案时，每个HEMT的栅宽为a*WGsense、导通阻抗RCS/a，这样通过增加每个HEMT的尺寸，来提高抗工艺以及材料缺陷波动能力，即多区域方案级联的方式能进一步减小工艺以及材料缺陷波动带来的HEMT导通阻抗波动较大的问题。
图19B为一种辅助单元中的HEMT采用并联方案的芯片的剖面结构示意图，与图19A最大差异在于，其中，第1辅助单元中的Q11和Q12并联形成第1辅助单元的等效栅极g11、等效源极s12；第2辅助单元的Q21和Q22并联形成第2辅助单元的等效栅极g21、和等效源极s22。其中，各个电极与PAD的连接关系仍可参考图19A中的说明，这里不在赘述。
此外，示例二的制作工艺可以参照示例一中图16提供的制作工艺，由于示例一与示例二的区别仅在于电流采样链路的开关管的数量，因此二者的制作工艺是完全相同，区别仅在于一次制程工艺中形成的开关管的数量。
为验证本申请的示例一以及示例二的技术效果以图11A所示的串联方案为例，通过不同温度下对采样电流ISEN仿真，及多区域串、并联后导通阻抗Rdson波动的数值分析，来阐述示例一以及示例二的技术效果。参照图21A所示，为以电流源对图6示出的相关技术(采用电流采样链路采用单个开关管Q4)的电流采样仿真的等效电路示意图；及参照图21B所示，为以电流源对图11A示出的方案对电流采样仿真的等效电路示意图。其中，Q1、及Q4、Q11、Q12为导通状态，如PWM_IC输出给Q1、及Q4、Q11、Q12栅极的电压均设为6V，信号源为电流源，输出电流为ID(设过流检测点为5A)，则经过Q1的电流为ID1，经过Q4(或Q11和Q12)的采样电阻Rsen的电流为ISEN(ID＝ID1+ISEN)；Q1具有栅宽WGmain，阻抗Rdson≈120mohm@25℃&Vgs＝6V，图21A中Q4具有栅宽WGmain/200，阻抗Rdson≈24ohm@25℃&Vgs＝6V，图21B中Q11、Q12均具有栅宽WGmain/100，阻抗Rdson≈12ohm@25℃&Vgs＝6V；此外，考虑采样电阻随温度变化不明显，可采用阻值较小的Rsen，此处Rsen取2ohm。
图21C为仿真所采用的HEMT，在不同温度、不同栅压变化时阻抗的变化，可以看到，在栅压Vgs从5V至7V变化时，其导通阻抗随温度退化的趋势基本重合，即栅压在5～7V内时对导通阻抗(归一化的导通阻抗(normalized Rdson))随温度退化的趋势影响基本可忽略(-50～125℃内)。因此，对于电流采样链路上的HEMT，无论是Rsen的分压造成Vgs减小、还是串联方案中其他HEMT的分压造成Vgs减小基本可忽略。图21D为电路仿真后采样电流ISEN(归一化的采样电流)随不同温度的变化，可以看到，与图21A中电流采样链路采用单个HEMT方案对比，图21B中电流采样链路采用多个HEMT方案时，其ISEN随不同温度变化的趋势也基本未变，相对25℃下情况，即使在150℃下，检测电流变化也≤5％。
此外，为进一步评估采用多区域HEMT级联方案后，对抗工艺波动的影响，进行了数值分析。其中，假设对于电流采样链路上采用单个HEMT，随工艺或材料缺陷波动，其导通阻抗在R0*(1±50％)范围内随机波动(R0为均值)，如图9所示。若电流采样链路上采用k个HEMT串联的方式，则等效导通阻抗的波动进一步减小，如图22A所示，当k＝4时，等效导通阻抗波动基本呈现R0*(1±30％)范围内的正态分布，当k＝10时，呈现R0*(1±20％)范围内的正态分布，即导通阻抗偏差较大情况可以被大幅抑制。图22B为电流采样链路上采用k个HEMT并联方式的等效阻抗分布，与串联结构类似。同时，值得一提的是，采用串联方案时，相比电流采样链路上采用单个HEMT方案(或并联方案)的栅宽，k个HEMT中每个器件的栅宽可以放大k倍，进一步减小了HEMT的芯片面积较小，导致导通阻抗与Q1导通阻抗比值偏移问题。
示例三：
在上述示例一或示例二的基础上，还可以对串联HEMT的方案进行拓展。例如，在图11A、图17C或图17E示出的方案中，由于在电流采样链路上，存在多个串联的HEMT；则当串联的多个HEMT处于截止状态时会存在分压，则多个HEMT的栅极g与源极s之间的电压并不固定，这样，当部分HEMT的栅-源之间存在过高的负向电压时，可能会造成栅极击穿。因此，本申请在示例三提供的方案中还通过合理的在部分HEMT的源极或者在HEMT的栅极与源极之间设置电压钳位电路，使得HEMT的栅极g与源极s之间的电压钳位电路钳位在合理的电压范围内，避免HEMT的栅-源之间的过高的负向电压带来的栅极击穿问题。
结合图23A所示，为集成Q1和多个HEMT Q11-Q1a的芯片30的结构示意图。该芯片30上包含Q1和Q11-Q1a，具体连接关系参照图17C的描述，与图17C的区别在于，为防止在Q11-Q1a处于高压关断时，由于串联的Q11-Q1a中每个HEMT的漏极和源漏之间存在分压，则导致第i个HEMT Q1i的栅-源电压Vg1i-s1i负向电压过大(Vs1i-GND)>>(Vg1i-GND)，进而导致HEMT栅极击穿而烧毁。在该示例三中，结合图23A所示，可以在图17C的基础上在Q11的源极s11和Q1a的源极s1a之间设置电压钳位电路31，该电压钳位电路31不限于设置于芯片上或者设置于芯片外，可以理解的是当设置于芯片外时，可以是通过源极s11连接的PAD连接该电压钳位电路31。电压钳位电路31可以为钳位二极管(具有开启电压Vth_clamp)，从而使得在Q11-Q1a处于截止状态时，Q1的漏极d1与Q1a的源极s1a之间的高压主要分布在Q1漏极d1与Q1的源极s1处，Q2～Q1a基本不分压，从而使得Vg1i-s1i处于负向较低电压(-几V～0V之间)，保障Q11-Q1a的栅极不会负向击穿。此外，辅助单元之间也可以采用如图17E的串联方案，结合图23B所示，为在图17E的芯片的基础上，在第1辅助单元的等效源极s1a和第n辅助单元的等效源极sna之间设置电压钳位电路31。此外，电压钳位电路31(31-11、……、31-1a)也可以设置于Q11-Q1a中每个HEMT的栅极g1i和源极s1i之间(如图23C所示)，或者电压钳位电路31(31-1、……、31-n)设置于辅助单元的等效栅极gi1和等效源极sia之间(如图23D所示)。此外，该电压钳位电路31包括但不限于一个或多个以并联或串联方式连接的二极管、电容、开关管。
结合图24所示，在示例三，还提供了一种如图23A示出的芯片的剖面结构示意图。其中，Q1和Q11-Q1a的元胞结构仍采用以p-Cap为栅极半导体的增强型HEMT，Q11-Q1a串联组成电流采样链路上的开关管；此外，在同一衬底的外延层上，设有电压钳位电路31。结合图24所示，以电压钳位电路31采用单级或多级串联的整流器LFER(lateral field-effectrectifier)为例，即通过将p-Cap HEMT的栅极g-源极s互连作为阳极Anode，漏极d作为阴极Cathode形成，具有类似二极管的钳位特性，单个LFER的钳位电压记Vth_clamp。则若采用单级LFER，其阳极Anode可以与Q11的源极s11互连、阴极Cathode与Q1a的源极s1a互连，使得在Q1处于关断时，Q11的源极s11和Q1a的源极s1a之间的电位压降被限制在以Vth_clamp内，则每个HEMT Q1i的栅-源之间的电压不会小于-Vth_clamp；或采用多级(计x个)LFER串联，至少串联结构的首级LFER的阳极仍与Q11的源极s11互连、末级LFER的阴极Cathode与Q1a的源极s1a互连，使得在Q1处于关断时，Q11的源极s11和Q1a的源极s1a之间的电位压降被限制在以x*Vth_clamp内，则每个HEMT Q1i的栅-源之间电压不会低于-x*Vth_clamp(保障x*Vth_clamp≤Q1i的栅极负向长期耐压即可)。除LFER外，电压钳位电路也可采用电容、二极管等任意钳位结构，可以是集成与芯片的、也可以是分立的连接于芯片上的PAD。此外，在一些示例中，Q1的栅宽和LFER的栅宽的比例优选在10:1～10000:1之间。
图25为是示例三提供的一种芯片的俯视图。在基于本发明实施方案一中串联方案的基础上，在同一衬底材料上(包含GaN外延层)设有电压钳位电路(如图25中的LFER)，通过互连金属使得LFER的栅极g-源极s互连形成阳极后、与Q11的源极s11互连，通过互连金属使得LFER的漏极d作为阴极C与Qna的源极s12互连。
在该示例三中，还提供了一种芯片30(以图25为例)的制备方法，参照图26所示，包括：
步骤Step1：在衬底上进行外延制备形成多个外延层。
Step2：栅极半导体结构制备。
Step 3：源漏欧姆金属制备，形成Q11、Q12……以及Q1以及LFER中与势垒层接触的源极s和漏极d结构。
例如可以通过构图工艺(包括成膜、光刻等步骤)形成源漏欧姆金属。首先，通过金属沉积或溅射形成源漏金属层；然后通过光刻，形成Q11、Q12……以及Q1以及LFER中与势垒层接触的源极s和漏极d结构，并通过退火工艺形成欧姆接触。
Step 4：第一钝化层制备。
在AlGaN势垒层和p-Cap表面通过介质沉积，形成第一钝化层，可以为氮化铝、氮化硅、氧化硅等任意绝缘介质，并在源极、漏极、栅极区域通过介质刻蚀形成源极、漏极、栅极窗口。
Step 5：栅金属制备，在Q11、Q12……以及Q1以及LFER的栅极窗口处形成栅极。
Step 6：场板下方介质层制备，即介质沉积形成第二钝化层，并通过介质刻蚀形成源、漏区域通孔。
Step 7：场板金属制备，通过金属沉积或溅射，在指定区域制备出源、漏场板SFP、DFP，并通过步骤6的通孔与源漏欧姆金属互连；
该步骤在Q11、Q12……以及Q1以及LFER的源、漏场板SFP、DFP；其中，对于LFER源、漏场板SFP、DFP分别作为其阳极和阴极。
Step 8：形成器件之间有源层的隔离区。
Step 9：形成第二钝化层，在第二钝化层上制作用于连接底层金属与互联金属的Via。
该步骤step8形成的器件表面通过介质沉积，形成第二钝化层，可以为氮化铝、氮化硅、氧化硅等任意绝缘介质，然后通过一次构图工艺在制作互联金属的位置蚀刻出通孔，在通孔中沉积金属形成Via。
Step10：互联金属制备。
Step11：形成第三钝化层，在第三钝化层上制作用于连接互联金属与顶层PAD的Via。
Step12：顶层金属(top metal，TM)制备。
Step13：形成介质层，在介质层上刻蚀形成TM窗口，以漏出各个PAD。
其中，上述示例三中的step1-13与示例一种的step1-13的区别主要是示出了LFER的制备过程，其他部分与示例一种的材料以及过程相同，可以参照示例一种的具体描述。
为验证示例三的技术效果，通过图27A示出的仿真电路图以电流源对图23A示出的芯片在不同温度下采样电流的进行仿真，以及通过图27B示出的仿真电路以电压源对有无电压钳位电路(LFER)时的栅-源电压仿真。参照图27A所示，以电流采样链路上串联有Q11和Q12为例，其中Q1、Q11和Q12为导通状态，即PWM_IC输出给Q1、Q11和Q12的栅极6V电压，信号源为电流源，输出电流为ID(设过流检测点Ids_on＝5A)，采用电阻Rsen仍取2ohm；Q1具有栅宽WGmain，阻抗Rdson≈120mohm@25℃&Vgs＝6V，Q11和Q12均具有栅宽WGmain/100，阻抗Rdson≈12ohm@25℃&Vgs＝6V，LFER可以具有与和Q11和Q12一样栅宽WGmain/100。参照图27B所示，Q1、Q11和Q12为截止状态，即PWM_IC输出给Q1、Q11和Q12均设为低电平0V，信号源为电压源(VDS设置为Vds_off＝600V)。
则对不同温度下采样电流的进行仿真结果如图27C所示，不同温度下，采用LFER和不采用LFER时的检测电流仿真结果：可以看到，导通时，由于LFER的阻抗>>Q11和Q12的阻抗，因此，采样电流ISEN还是基本只经过Q11和Q12，因此有LFER，对电流检测精度的影响基本忽略。图27D为当器件两端承受高压关断应力下，用LFER和不采用LFER时，随Q1的栅-源电压Vg1-s1变化下，Q11的栅-源电压Vg11-s11的变化情况：可以看到，当Q1的栅-源电压VG1-S1从高电压6V降低至低电平0V后，Q1两端承受Vds_off＝600V的高压，此时，若不存在LFER，由于电流采样链路上的多级HEMT采用串联结构，除Q1外，其余的HEMT随着器件关断时间增加、源漏电容Cds逐渐充电使得源漏两端压降也逐渐增加、即其余的HEMT存在分压作用(记为Vss)。而此时，由于Vg1-s1＝Vg11-s1＝0V，则Vg11-g11≈0V-Vss，稳定时Vg11-g11可能达到-xxx V，容易导致器件栅极负向击穿；若存在钳位管时，则高压基本由Q11承受，其余HEMT器件基本不分压，使得稳定时Vg11-s11维持在较低的负压值。因此，结合电压钳位电路和串联HEMT方案，可以在保障器件采样电流精度同时，抑制电流采样链路上的HEMT分压造成的HEMT栅-源击穿等问题。
示例四：
在该示例四中，为例提高芯片30的集成度，也可以将图4中用于高压启动的开关管Q2制作于上述示例一、示例二以及示例三提供的芯片30中。参照图28A所示，提供一种芯片30包括用于功率电流链路的Q1、用于电流采样链路的Q11和Q12，其连接关系可以参照上述的示例一～示例三的描述。在示例四中，该图28A中还包括用于高压启动的开关管Q2。其中，Q2可以采用耗尽型HEMT，Q2的栅极g2可以连接至PAD12引出，连接至PWM_IC(例如可以是PWM_IC的VG2)；Q2的漏极d2可以连接至PAD10引出，并连接至高电位端，例如开关电源的原边线圈的同名端p1；Q2的源极s2可以连接至PAD11引出，并连接至PWM_IC，例如PWM_IC的VCC。原边线圈的同名端p1用于通过Q2向PWM_IC供电，PWM_IC还用于控制Q2截止，即高压启动功能，在示例四中不在赘述。
其次，在一些示例中，为实现芯片上集成高压启动功能，还可以设置有更多与开关管Q2并联的开关管。例如，参照图28B所示的芯片，可以设置有高压启动FET组(至少还包含由b个HVSU(high-voltage startup)HEMT，b≥1)，b个HVSU HEMT的栅极(gm1-gmb)之间电气互连，衬底(Subm1-Submb)与Q1的衬底Sub1电气互联，虽然图28B中示出的高压启动FET组的HVSU HEMT是一种并联关系，可以理解的是在一些方案中也可以是类似电流采样链路上的HEMT的连接方式，采用串联或串并联结合的方式。此外，在一些示例中，Q1的栅宽和HVSUHEMT的栅宽的比例优选在10:1～10000:1之间。
图29为实施例四提供的一种芯片的剖面结构示意图。其中，Q1和第1辅助单元的元胞结构仍采用以p-Cap为栅极半导体层的增强型HEMT结构；在同一衬底外延层上，还设有由b个HVSU HEMT组成高压启动FET组，HVSU HEMT可以为一种耗尽型HEMT结构。
图30为示例四提供的一种芯片的俯视图结构。其中，电流采样链路上的HEMT示出了串联的Q11和Q12，具体结构的描述可以参考前述示例，这里不在赘述。此外，需要说明的是还可以采用高压启动FET组，包含Q2，其中Q2的源极s2和栅极g2，可以单独引出PAD(PAD11、PAD 12)与PWM_IC连接，漏极d2可以引出PAD10与原边连接。
在该示例四中，还提供了一种芯片30的制备方法，参照图31所示，包括：
步骤Step1：在衬底上进行外延制备形成多个外延层。
Step2：栅极半导体结构制备，将HVSU HEMT栅极区域处的p-Cap同步去除。
通过刻蚀工艺、去除Q1、Q11以及Q12……的栅极区域以外的p-Cap材料层，形成栅极半导体结构，即图12A中的p-Cap；并把Q2的栅极区域p-Cap去除。
Step 3：源漏欧姆金属制备，形成Q11、Q12以及Q1以及Q2中与势垒层接触的源极s和漏极d结构。
例如可以通过构图工艺(包括成膜、光刻等步骤)形成源漏欧姆金属。首先，通过金属沉积或溅射形成源漏金属层；然后通过光刻，形成Q11、Q12以及Q1以及Q2中与势垒层接触的源极s和漏极d结构，并通过退火工艺形成欧姆接触。
Step 4：第一钝化层制备。
在AlGaN势垒层和p-Cap表面通过介质沉积，形成第一钝化层，可以为氮化铝、氮化硅、氧化硅等任意绝缘介质，并在源极、漏极、栅极区域通过介质刻蚀形成源极、漏极、栅极窗口。
Step 5：栅金属制备。
该步骤在Q11、Q12以及Q1以及Q2的栅极窗口处形成栅极。
Step 6：场板下方介质层制备，即介质沉积形成第二钝化层，并通过介质刻蚀形成源、漏区域通孔。
Step 7：场板金属制备，通过金属沉积或溅射，在指定区域制备出源、漏场板SFP、DFP，并通过步骤6的通孔与源漏欧姆金属互连。
该步骤在Q11、Q12以及Q1以及Q2的源、漏场板SFP、DFP。
Step 8：形成器件之间有源层的隔离区。
Step 9：形成第二钝化层，在第二钝化层上制作用于连接底层金属与互联金属的Via。
Step10：互联金属制备。
Step11：形成第三钝化层，在第三钝化层上制作用于连接互联金属与顶层PAD的Via。
Step12：顶层金属(top metal，TM)制备。
Step13：形成介质层，在介质层上刻蚀形成TM窗口，以漏出各个PAD。
其中，上述示例四中的step1-13与示例一种的step1-13的区别主要是示出了Q2的制备过程，其他部分与示例一种的材料以及过程相同，可以参照示例一种的具体描述。
为验证示例四的技术效果，对集成增强型HEMT和耗尽型HEMT的电流、电压进行仿真，以验证p-Cap HEMT工艺下，耗尽型HEMT器件是否可以正常工作。仿真结构如图32所示，其中包括增强型(Emode)HEMT，耗尽型(Dmode)HEMT，HEMT的外延结构包括：在Si衬底上设有tbuffer＝4um厚度的缓冲层Buffer，tchennel＝100nm厚度的沟道层Channel，tbarrier＝15nm厚度及Al组分x＝18％的势垒层AlGaN Barrier，及tp-Cap＝90nm厚度的栅极半导体p-GaN层，同时设有tpassivation＝300nm厚度的钝化层Passivation；此外，Emode和Dmode结构设有相同的栅-源间距Lgs＝1.5um，栅长Lg＝1.5um，源场板S-FP长Lfp＝3um，以及栅-漏间距Lgd＝15um。
仿真结果如图33A、图33B所示。图33A为Emode和Dmode结构的转移曲线图，在保持Emode器件常规特性(阈值电压约1.5V)下，采用集成工艺制备的Dmode器件为常开特性(阈值电压约-1.5V，且可以通过栅介质从-1.5V～-xxV挑战)，且Emode器件在栅压6V下，和Dmode器件在栅压0V时的导通阻抗基本一致，说明该集成方案下，无论是增强型HEMT，还是耗尽型HEMT，均可以正常开启；图33B为Emode和Dmode结构的击穿特性图，关断时Emode的栅极设置为0V、Dmode的栅极设置为-3V，相同元胞尺寸和场板结构下，增强型HEMT和耗尽型HEMT的击穿特性也基本一致，说明该方案下，无论是增强型结构，还是耗尽型结构，均可以正常关断。
该示例四中，考虑将高压启动功能的HEMT集成至GaN工艺的芯片中；同时，由于高压启动功能的HEMT长期工作在应力作用后存在性能(Ron、Vth)退化风险高，因此也可以采用多个HEMT级联的方式组成高压启动FET组，一方面，可以改善由于工艺及材料缺陷波动导致的高压启动功能的HEMT的关键参数(如Rdson、Vth等)退化，另一方面，可以通过分流、或者分压方式，减小每个HEMT器件承受的高压、小电流应力，从而进一步抑制器件性能退化，提高整体高压启动功能的HEMT参数的一致性，从而确保高压启动电压的控制精度。另外，在本申请的示例四中，在芯片中集成电流采样链路的HEMT的同时，集成了高压启动功能的HEMT，进一步简化合封器件(控制芯片)的封装复杂度，简化封装布局、提高了封装可靠性。
示例五：
提供一种控制芯片40的结构示意图，该示例中，可以将PWM_IC与上述示例一至四提供的芯片30封装于一个合封器件形成控制芯片40，可应用于快充适配器、高压逆变器等场景。与图5或图7提供的合封器件相比，采用示例五的方案的合封器件集成度更高、封装结构更加简化，且通过结构优化(上述示例一至示例四提供的方案)以进一步改善工艺造成的HEMT(电流采样或高压启动功能的HEMT)的性能波动、获得更好的电流采样的检测精度及高压启动电压的控制精度。
一种采用上述图30所示的芯片的结构的合封器件的实现方案如图34所示，为一种方形扁平无引脚封装(quad flat no-leads package，QFN)封装结构示意图。其中，合封器件40包含PWM_IC、芯片30，还可以包含采用采样电阻Rsen(Rsen也可以外挂，或集成到芯片30当中、或集成到PWM_IC当中)，QFN合封器件的电极包含漏极D(用于连接变压器的原边的异名端p2)、HV(high voltage)电极(用于连接变压器的原边的同名端p1，其中图7中示出的电阻R1也可以集成于封装结构)、源极S、及用于PWM_IC的控制及供电信号的电极(以XX(XX1、XX2、XX3)示意)：芯片30的Q1的漏极d1连接的PAD1通过打线(Wire bonding，绑定线)与D互连、Q1的源极s1连接的PAD2通过打线与QFN封装的金属框架(lead frame)与S及GND互连，Q1的栅极g1栅极连接的PAD3通过打线与PWM_IC互连(例如连接至PWM的VG1)；芯片30的组成电流采样链路的Q12的源极s12连接的PAD5可以通过打线与采样电阻Rsen的第一端以及与PWM_IC的CS互联，采样电阻Rsen的另一端与GND或S相连；芯片30的组成电流采样链路的Q11的漏极d11连接的PAD4可以通过打线与Q1的栅极g1连接的PAD1互联；Q11和Q12的栅极g11和g12连接的PAD6可以与Q1的栅极g1互连；芯片30的高压启动功能的Q2的漏极d2连接的PAD10通过打线与HV互联(当然如图24所示，也可以把图7中的电阻R1)成于合封器件，则PAD10通过打线连接R1的一端，R1的另一端通过打线连接HV)，Q2的栅极g2连接的PAD12以及源极s2连接的PAD11通过打线与PWM_IC相连(例如PAD12连接至PWM_IC的VG2，PAD11连接至PWM_IC的VCC)。整个合封器件采用QFN封装，可极大程度权衡封装热阻、贴片简易性、及成本优化。当然，本申请的实施例并不限于QFN封装，也可以将芯片30以及PWM_IC以其他形式封装。
示例六：
提供一种晶圆50，参照图35所示，包括阵列分布的如上述示例一-示例四示出的任一芯片30。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现所公开实施例的其它变化。在权利要求中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (26)

1.一种芯片，其特征在于，包括：
衬底；
制作于所述衬底上的第一开关管；所述第一开关管的漏极连接于第一焊盘、所述第一开关管的源极连接于第二焊盘，所述第一开关管的栅极连接于第三焊盘；
所述第一焊盘用于连接高电位端，所述第二焊盘用于连接低电位端，所述第三焊盘用于连接控制集成电路；
制作于所述衬底上的第二开关管和第三开关管，所述第二开关管设置于所述衬底上的第一区域、所述第三开关管设置于所述衬底上的第二区域；
所述第二开关管与所述第三开关管的漏极连接于第四焊盘，所述第二开关管与所述第三开关管的源极连接于第五焊盘；或者，所述第二开关管的漏极连接于所述第四焊盘，所述第三开关管的漏极连接所述第二开关管的源极，所述第三开关管的源极连接于所述第五焊盘；
所述第二开关管与所述第三开关管的栅极连接第六焊盘；
所述第四焊盘用于连接所述高电位端，所述第五焊盘用于连接采样电路；所述第六焊盘用于连接所述控制集成电路。
2.根据权利要求1所述的芯片，其特征在于，所述衬底包括第一等分区域和第二等分区域，所述第一区域为所述第一等分区域，所述第二区域为所述第二等分区域。
3.根据权利要求1或2所述的芯片，其特征在于，所述第二开关管和所述第三开关管的平均阻抗与所述第一开关管的阻抗比值位于10:1～1000:1。
4.根据权利要求1-3任一项所述的芯片，其特征在于，所述第一开关管、所述第二开关管和所述第三开关管的元胞结构一致，且所述第二开关管、所述第三开关管在所述衬底上占用相同的面积。
5.根据权利要求1-4任一项所述的芯片，其特征在于，还包括：第四开关管；所述第四开关管分布于所述衬底的第三区域；所述第四开关管的漏极连接于第七焊盘，所述第四开关管的源极连接于第八焊盘；所述第四开关管的栅极连接于第九焊盘；
所述第七焊盘用于连接所述高电位端；
所述第八焊盘用于连接所述采样电路或者所述第八焊盘用于连接所述低电位端；
所述第九焊盘用于连接所述控制集成电路。
6.根据权利要求1-4任一项所述的芯片，其特征在于，还包括：第四开关管；所述第四开关管分布于所述衬底的第三区域；所述第四开关管的漏极连接于第七焊盘，所述第四开关管的源极连接于第八焊盘；所述第四开关管的栅极连接于第九焊盘；
所述第五焊盘用于连接所述第七焊盘；
所述第八焊盘用于连接所述采样电路；
所述第九焊盘用于连接所述控制集成电路。
7.根据权利要求5或6所述的芯片，其特征在于，所述衬底还包括第三等分区域，所述第三区域为所述第三等分区域。
8.根据权利要求1-7任一项所述的芯片，其特征在于，所述第四焊盘与所述第一焊盘共用同一焊盘。
9.根据权利要求1-7任一项所述的芯片，其特征在于，所述第三焊盘与所述第六焊盘共用同一焊盘。
10.根据权利要求5所述的芯片，其特征在于，所述第七焊盘与所述第一焊盘共用同一焊盘。
11.根据权利要求5或6所述的芯片，其特征在于，所述第三焊盘与所述第九焊盘共用同一焊盘。
12.根据权利要求1-11任一项所述的芯片，其特征在于，还包括：第五开关管；
所述第五开关管的漏极连接第十焊盘，所述第五开关管的源极连接第十一焊盘，所述第五开关管的栅极连接第十二焊盘；
所述第十焊盘用于连接所述高电位端；
所述第十一焊盘用于连接所述控制集成电路；
所述第十二焊盘用于连接所述控制集成电路；
所述高电位端用于通过所述第五开关管向所述控制集成电路供电，所述控制集成电路还用于控制所述第五开关管截止。
13.根据权利要求12所述的芯片，其特征在于，还包括第六开关管；
所述第六开关管的漏极连接第十焊盘，所述第六开关管的源极连接第十一焊盘，所述第六开关管的栅极连接第十二焊盘；
所述高电位端用于通过所述第六开关管向所述控制集成电路供电，所述控制集成电路还用于控制所述第六开关管截止。
14.根据权利要求1-13任一项所述的芯片，其特征在于，所述第二开关管的源极连接第十三焊盘，所述第十三焊盘用于连接电压钳位电路。
15.根据权利要求1-14任一项所述的芯片，其特征在于，还包括电压钳位电路，所述电压钳位电路制作于所述衬底上，所述电压钳位电路连接于所述第二开关管的源极；或者，所述电压钳位电路连接于所述第二开关管的源极和栅极之间。
16.根据权利要求14或15所述的芯片，其特征在于，所述电压钳位电路包括电容或二极管，其中，所述二极管的阳极连接所述第二开关管的源极。
17.根据权利要求1-16任一项所述的芯片，其特征在于，所述第一开关管的栅极宽度与所述第二开关管的栅极宽度的比例位于10:1～10000:1，所述第一开关管的栅极宽度与所述第三开关管的栅极宽度的比例位于10:1～10000:1。
18.根据权利要求12所述的芯片，其特征在于，所述第一开关管的栅极宽度与所述第五开关管的栅极宽度的比例位于10:1～10000:1。
19.根据权利要求16所述的芯片，其特征在于，所述二极管包括第八开关管，所述第八开关管的源极和栅极连接于所述二极管的阳极；所述第八开关管的漏极连接于所述二极管的阴极；
所述第一开关管的栅极宽度与所述第八开关管的栅极宽度的比例位于10:1～10000:1。
20.根据权利要求1-19任一项所述的芯片，其特征在于，各个开关管均采用高电子迁移率晶体管。
21.一种控制芯片，用于开关电源，其特征在于，包括封装结构，以及封装于所述封装结构中的如权利要求1-20任一项所述的芯片以及控制集成电路。
22.根据权利要求21所述的控制芯片，其特征在于，所述封装结构中还包括采样电路。
23.一种开关电源，其特征在于，包括：变压器、以及如权利要求21或22所述的控制芯片；
所述变压器包括原边线圈以及副边线圈；所述控制芯片连接于所述原边线圈。
24.一种电源适配器，其特征在于，包括外壳，以及安装于所述外壳内的如权利要求23所述的开关电源，或者，如权利要求21或22所述的控制芯片。
25.一种充电系统，其特征在于，包括电源适配器以及终端设备，所述电源适配器连接所述终端设备，所述电源适配器包括如权利要求24所述的电源适配器。
26.一种晶圆，其特征在于，包括阵列分布的多个如权利要求1-20任一项所述的芯片。
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