CN117855199A - 提高沟槽mim电容耐压的方法 - Google Patents
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Abstract
本发明提供一种提高沟槽MIM电容耐压的方法，提供衬底，衬底上形成有半导体结构以及覆盖半导体结构的第一层间介质层，在第一层间介质层上形成与半导体结构电接触的第一金属层，第一金属层上形成有介质阻挡层以及第二层间介质层，在介质阻挡层和第二层间介质层上形成底部与第一金属层连通的沟槽，沟槽用于定义出MIM电容的形成区域；形成覆盖沟槽的下极板金属，利用淀积、刻蚀形成位于沟槽侧壁处的侧墙，使得MIM电容的击穿电压增加；形成覆盖沟槽的电容绝缘层，在电容绝缘层上形成上极板金属；利用研磨去除MIM电容区域之外的上极板金属。本发明通过侧墙方案增加侧壁介质层厚度，改善电场集中问题，大幅度提高MIM击穿电压上限，且电容值符合预期。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种提高沟槽MIM电容耐压的方法。
背景技术
MIM电容具有电容密度高、精度高等优点，在半导体中有广泛的应用；
沟槽MIM电容，由于沟槽本身结构限制，在沟槽侧壁与底部交界处存在电场集中问题，导致耐压不足。
为解决上述问题，需要提出一种新型的提高沟槽MIM电容耐压的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高沟槽MIM电容耐压的方法，用于解决现有技术中沟槽MIM电容，由于沟槽本身结构限制，在沟槽侧壁与底部交界处存在电场集中问题，导致耐压不足的问题。
为实现上述目的及其他相关目的，本发明提供一种提高沟槽MIM电容耐压的方法，包括：
步骤一、提供衬底，所述衬底上形成有半导体结构以及覆盖所述半导体结构的第一层间介质层，在所述第一层间介质层上形成与所述半导体结构电接触的第一金属层，所述第一金属层上形成有介质阻挡层以及第二层间介质层，在所述介质阻挡层和所述第二层间介质层上形成底部与所述第一金属层连通的沟槽，所述沟槽用于定义出MIM电容的形成区域；
步骤二、形成覆盖所述沟槽的下极板金属，利用淀积、刻蚀形成位于所述沟槽侧壁处的侧墙；
步骤三、形成覆盖所述沟槽的电容绝缘层，在所述电容绝缘层上形成上极板金属；
步骤四、利用研磨去除所述MIM电容区域之外的所述上极板金属。
优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
优选地，步骤一中的所述第一层间介质层的材料为低介电常数材料或二氧化硅。
优选地，步骤一中的所述第一金属层的材料为铜。
优选地，步骤一中的所述介质阻挡层的材料为氮化硅。
优选地，步骤一中的所述第二层间介质层的材料为低介电常数材料或二氧化硅。
优选地，步骤一中所述在所述介质阻挡层和所述第二层间介质层上形成底部与所述第一金属层连通的沟槽的方法包括：在所述第二层间介质层上形成光刻胶层；光刻打开所述光刻胶层以定义出所述沟槽的形成区域；刻蚀所述第二层间介质层及其下方的所述介质阻挡层至所述第一金属层裸露；去除剩余的所述光刻胶层。
优选地，步骤二中的所述下极板金属由自下而上依次堆叠的阻挡层、第一电容金属层组成。
优选地，步骤二中的所述阻挡层的材料为氮化钽。
优选地，步骤二中的所述第一电容金属层的材料包括氮化钛和钛。
优选地，步骤二中的所述侧墙的材料为SiN或SiON。
优选地，步骤二中所述利用淀积、刻蚀形成位于所述沟槽侧壁处的侧墙的方法包括：在所述下极板金属上形成侧墙材料层；回刻蚀所述侧墙材料层形成所述侧墙。
优选地，步骤二中的所述侧墙的厚度为300至800埃。
优选地，步骤三中的所述电容绝缘层的材料为氮化硅、二氧化硅、氧化铝中的任一种。
优选地，步骤三中的所述上极板金属由第二电容金属以及形成于所述第二电容金属上的导电金属组成。
优选地，步骤三中的所述第二电容金属的材料包括氮化钛和钛。
优选地，步骤三中的所述导电金属的材料为钨或铜。
优选地，步骤四中的所述研磨的方法为化学机械平坦化研磨。
如上所述，本发明的提高沟槽MIM电容耐压的方法，具有以下有益效果：
本发明通过侧墙方案增加侧壁介质层厚度，改善电场集中问题，大幅度提高MIM击穿电压上限，且电容值符合预期。
附图说明
图1显示为本发明的工艺流程示意图；
图2显示为本发明的形成沟槽示意图；
图3显示为本发明的形成下极板金属示意图；
图4显示为本发明的形成侧墙材料层示意图；
图5显示为本发明的形成侧墙示意图；
图6显示为本发明的形成电容绝缘层示意图；
图7显示为本发明的形成上极板金属示意图；
图8显示为本发明的研磨上极板金属示意图；
图9显示为本发明的MIM击穿电压与现有技术的MIM击穿电压对比示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明提供一种提高沟槽MIM电容耐压的方法，包括：
本发明提供一种提高沟槽MIM电容耐压的方法，包括：
步骤一、提供衬底，衬底上形成有半导体结构以及覆盖半导体结构的第一层间介质层101，在第一层间介质层101上形成与半导体结构电接触的第一金属层102，第一金属层102上形成有介质阻挡层103以及第二层间介质层104，在介质阻挡层103和第二层间介质层104上形成底部与第一金属层102连通的沟槽，沟槽用于定义出MIM电容的形成区域，形成如图2所示的结构；通常可利用化学气相沉积的方法形成介质阻挡层103以及第二层间介质层104，第二层间介质层104的厚度可为1000至5000埃。
示例性地，半导体结构可包括源、漏、栅极结构，以及分别与源、漏、栅极结构电接触的接触孔、金属层结构，接触孔结构用于与第一金属层102形成电接触。
在本发明的实施例中，步骤一中的衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
在本发明的实施例中，步骤一中的第一层间介质层101的材料为低介电常数材料或二氧化硅。低介电常数材料或称low-K材料，可以降低集成电路的漏电电流，降低导线之间的电容效应，降低集成电路发热等等。低介电常数材料的研究是同高分子材料密切相关的。传统半导体使用二氧化硅作为介电材料，氧化硅的介电常数约为4。真空的介电常数为1，干燥空气的介电常数接近于1。
在本发明的实施例中，步骤一中的第一金属层102的材料为铜。
在本发明的实施例中，步骤一中的介质阻挡层103的材料为氮化硅。
在本发明的实施例中，步骤一中的第二层间介质层104的材料为低介电常数材料或二氧化硅。低介电常数材料或称low-K材料，可以降低集成电路的漏电电流，降低导线之间的电容效应，降低集成电路发热等等。低介电常数材料的研究是同高分子材料密切相关的。传统半导体使用二氧化硅作为介电材料，氧化硅的介电常数约为4。真空的介电常数为1，干燥空气的介电常数接近于1。
在本发明的实施例中，步骤一中在介质阻挡层103和第二层间介质层104上形成底部与第一金属层102连通的沟槽的方法包括：在第二层间介质层104上形成光刻胶层；光刻打开光刻胶层以定义出沟槽的形成区域；刻蚀第二层间介质层104及其下方的介质阻挡层103至第一金属层102裸露；去除剩余的光刻胶层。
步骤二、形成覆盖沟槽的下极板金属105，通常可利用物理气相沉积的方法形成下极板金属105，形成如图3所示的结构，利用淀积、刻蚀形成位于沟槽侧壁处的侧墙107，形成如图5所示的结构；
在本发明的实施例中，步骤二中的下极板金属105由自下而上依次堆叠的阻挡层、第一电容金属层组成。
在本发明的实施例中，步骤二中的阻挡层的材料为氮化钽。
在本发明的实施例中，步骤二中的第一电容金属层的材料包括氮化钛和钛。在本发明的实施例中，
在本发明的实施例中，步骤二中的侧墙107的材料为SiN或SiON。此处也可以是其他公知的能够提升击穿电压的侧墙材料，此处不作具体限定。
在本发明的实施例中，步骤二中利用淀积、刻蚀形成位于沟槽侧壁处的侧墙107的方法包括：在下极板金属105上形成侧墙材料层106，形成如图4所示的结构；回刻蚀侧墙材料层106形成侧墙107，形成如图5所示的结构。
在本发明的实施例中，步骤二中的侧墙107的厚度为300至800埃。
步骤三、形成覆盖沟槽的电容绝缘层108，形成如图6所示的结构，在电容绝缘层108上形成上极板金属109，常可利用物理气相沉积的方法形成上极板金属109，形成如图7所示的结构；
在本发明的实施例中，步骤三中的电容绝缘层108的材料为氮化硅、二氧化硅、氧化铝中的任一种。
在本发明的实施例中，步骤三中的上极板金属109由第二电容金属以及形成于第二电容金属上的导电金属组成。
在本发明的实施例中，步骤三中的第二电容金属的材料包括氮化钛和钛。
在本发明的实施例中，步骤三中的导电金属的材料为钨或铜。
步骤四、利用研磨去除MIM电容区域之外的上极板金属109，即掩膜至第二层间介质层104上，形成如图8所示的结构。
在本发明的实施例中，步骤四中的研磨的方法为化学机械平坦化研磨。
在本发明的实施例中，请参阅图9，通过侧墙方案增加侧壁介质层厚度，改善电场集中问题，大幅度提高MIM击穿电压上限(由13V提升至25V以上)，且电容值符合预期(约2fF)。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明通过侧墙方案增加侧壁介质层厚度，改善电场集中问题，大幅度提高MIM击穿电压上限，且电容值符合预期。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种提高沟槽MIM电容耐压的方法，其特征在于，至少包括：
步骤一、提供衬底，所述衬底上形成有半导体结构以及覆盖所述半导体结构的第一层间介质层，在所述第一层间介质层上形成与所述半导体结构电接触的第一金属层，所述第一金属层上形成有介质阻挡层以及第二层间介质层，在所述介质阻挡层和所述第二层间介质层上形成底部与所述第一金属层连通的沟槽，所述沟槽用于定义出MIM电容的形成区域；
步骤二、形成覆盖所述沟槽的下极板金属，利用淀积、刻蚀形成位于所述沟槽侧壁处的侧墙，使得所述MIM电容的击穿电压增加；
步骤三、形成覆盖所述沟槽的电容绝缘层，在所述电容绝缘层上形成上极板金属；
步骤四、利用研磨去除所述MIM电容区域之外的所述上极板金属。
2.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
3.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中的所述第一层间介质层的材料为低介电常数材料或二氧化硅。
4.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中的所述第一金属层的材料为铜。
5.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中的所述介质阻挡层的材料为氮化硅。
6.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中的所述第二层间介质层的材料为低介电常数材料或二氧化硅。
7.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤一中所述在所述介质阻挡层和所述第二层间介质层上形成底部与所述第一金属层连通的沟槽的方法包括：在所述第二层间介质层上形成光刻胶层；光刻打开所述光刻胶层以定义出所述沟槽的形成区域；刻蚀所述第二层间介质层及其下方的所述介质阻挡层至所述第一金属层裸露；
去除剩余的所述光刻胶层。
8.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中的所述下极板金属由自下而上依次堆叠的阻挡层、第一电容金属层组成。
9.根据权利要求8所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中的所述阻挡层的材料为氮化钽。
10.根据权利要求8所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中的所述第一电容金属层的材料包括氮化钛和钛。
11.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中的所述侧墙的材料为SiN或SiON。
12.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中的所述侧墙的厚度为300至800埃。
13.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤二中所述利用淀积、刻蚀形成位于所述沟槽侧壁处的侧墙的方法包括：在所述下极板金属上形成侧墙材料层；回刻蚀所述侧墙材料层形成所述侧墙。
14.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤三中的所述电容绝缘层的材料为氮化硅、二氧化硅、氧化铝中的任一种。
15.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤三中的所述上极板金属由第二电容金属以及形成于所述第二电容金属上的导电金属组成。
16.根据权利要求14所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤三中的所述第二电容金属的材料包括氮化钛和钛。
17.根据权利要求14所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤三中的所述导电金属的材料为钨或铜。
18.根据权利要求1所述的提高沟槽MIM电容耐压的方法，其特征在于：步骤四中的所述研磨的方法为化学机械平坦化研磨。
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