CN117854416A - 扫描驱动电路和显示面板 - Google Patents

Abstract

本发明公开了一种扫描驱动电路和显示面板，属于显示技术领域。扫描驱动电路包括：多个第一移位寄存器、多个传输控制模块和多个第二移位寄存器；第一移位寄存器用于对第一移位寄存器的输入端接入的信号进行移位并输出级传信号；其中，本级第一移位寄存器的输出端连接下一级第一移位寄存器的输入端；多个传输控制模块的输入端分别对应连接至少部分第一移位寄存器的输出端；传输控制模块用于在导通时输出级传信号；多个第二移位寄存器的输入端分别对应连接多个传输控制模块的输出端；第二移位寄存器用于根据第二移位寄存器的输入端接入的信号输出扫描信号。本发明实施例可以使显示面板支持分区多频显示功能。

Description

扫描驱动电路和显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种扫描驱动电路和显示面板。

背景技术

随着显示技术的发展，显示面板的应用场景越来越多，用户对显示面板的显示需求也越来越多样化。对于用户对终端产品多应用场景同时显示的需求，显示屏中部分界面(例如游戏界面)需要进行高频显示以保证画面流畅性，部分界面采用低频即可满足显示需求，此部分期望采用低频显示以降低产品功耗。然而现有技术中的扫描驱动电路只能提供同一频率的时序用于驱动像素电路，仅支持显示面板全屏切换频率，不能满足用户对终端产品在一个屏幕内显示多种场景的需求，无法在一个屏幕内实现分区多频显示。

发明内容

本发明提供了一种扫描驱动电路和显示面板，以使显示面板支持分区多频显示功能。

第一方面，本发明实施例提供了一种扫描驱动电路，包括：

多个第一移位寄存器；第一移位寄存器用于对第一移位寄存器的输入端接入的信号进行移位并输出级传信号；其中，本级第一移位寄存器的输出端连接下一级第一移位寄存器的输入端；

多个传输控制模块，多个传输控制模块的输入端分别对应连接至少部分第一移位寄存器的输出端；传输控制模块用于在导通时输出级传信号；

多个第二移位寄存器，多个第二移位寄存器的输入端分别对应连接多个传输控制模块的输出端；第二移位寄存器用于根据第二移位寄存器的输入端接入的信号输出扫描信号。

可选地，第一移位寄存器用于根据第一移位寄存器的第一时钟端和/或第一反相时钟端，以及第二时钟端接入的信号，对第一移位寄存器的输入端接入的信号进行移位并输出级传信号；其中，第一时钟端和第一反相时钟端接入的信号互为反相信号；可选地，第一移位寄存器包括：第一输入单元，第一输入单元的输入端连接第一移位寄存器的输入端，第一输入单元的第一控制端连接第一时钟端，和/或，第一输入单元的第二控制端连接第一反相时钟端；第一输入单元用于根据第一时钟端和/或第一反相时钟端的电位控制是否将第一移位寄存器的输入端接入的信号输出；第一反相单元，连接第一输入单元的输出端，并接入第一电源信号和第二电源信号，用于将第一输入单元的输出端的电位反相后输出；第一输出单元，分别连接第一输入单元的输出端、第一反相单元的输出端、第一移位寄存器的第二时钟端和第一移位寄存器的输出端，并接入第一电源信号，用于根据第一输入单元的输出端的电位和第一反相单元的输出端的电位控制第一电源信号或第二时钟端接入的信号作为第一移位寄存器的输出信号；可选地，第一移位寄存器中还包括：第二反相单元，连接第一反相单元的输出端，并接入第一电源信号和第二电源信号，用于将第一反相单元输出的电位反相后输出；第一传输单元，连接于第一反相单元的控制端和第二反相单元的输出端之间，且第一传输单元的第一控制端连接第一反相时钟端，和/或，第一传输单元的第二控制端连接第一时钟端；第一传输单元用于根据第一时钟端和/或第一反相时钟端的电位控制第一反相单元的控制端和第二反相单元的输出端之间是否连通；可选地，同一第一移位寄存器中的第一输入单元和第一传输单元的通断状态相反。

可选地，第一移位寄存器中还包括：第一反相器，连接于第一输入单元的第一控制端与第二控制端之间，和/或，第二反相器，连接于第一传输单元的第一控制端与第二控制端之间；或者，第一移位寄存器中还包括：第三反相器，连接于第一时钟端与第一反相时钟端之间；可选地，至少两个第一移位寄存器共用同一第三反相器。

可选地，每个第一移位寄存器均对应连接一个传输控制模块；第一移位寄存器用于将第一移位寄存器的输入端接入的信号中的第一电位脉冲配置为级传信号中的第一电位脉冲，第二移位寄存器用于将第二移位寄存器的输入端接入的信号中的第一电位脉冲配置为扫描信号中的导通脉冲；可选地，导通脉冲与第一电位脉冲的电位高低相同；可选地，第二移位寄存器的电路结构与第一移位寄存器的电路结构相同；可选地，连接同一传输控制模块的第一移位寄存器和第二移位寄存器中，第一移位寄存器的第一时钟端与第二移位寄存器的第二时钟端连接同一时钟信号线，第一移位寄存器的第二时钟端与第二移位寄存器的第一时钟端连接同一时钟信号线；第一移位寄存器的第一时钟端与第一移位寄存器的第二时钟端接入的信号的脉冲宽度和脉冲频率均相同。

可选地，扫描驱动电路包括多个寄存器组，每个寄存器组包括至少两个第一移位寄存器，每个寄存器组中的第一个第一移位寄存器对应连接一个传输控制模块；第一移位寄存器用于将第一移位寄存器的输入端接入的信号中的第一电位脉冲配置为级传信号中的第一电位脉冲；第二移位寄存器用于将第二移位寄存器的输入端接入的信号中的第一电位脉冲配置为扫描信号中的导通脉冲；可选地，导通脉冲与第一电位脉冲的电位高低不同；可选地，第二移位寄存器还包括：第三时钟端和/或第三反相时钟端，以及第四时钟端和/或第四反相时钟端，第二移位寄存器用于根据第三时钟端和/或第三反相时钟端，以及第四时钟端和/或第四反相时钟端接入的信号，对第二移位寄存器的输入端接入的信号进行移位输出；第三时钟端和第三反相时钟端接入的信号互为反相信号；第四时钟端和第四反相时钟端接入的信号互为反相信号；其中，第一移位寄存器的第一时钟端和第二时钟端接入的信号的脉冲频率相同，第二移位寄存器的第三时钟端和第四时钟端接入的信号的脉冲频率相同；每个寄存器组包括j个第一移位寄存器j为大于或等于2的整数，第一移位寄存器的第一时钟端接入的信号的脉冲频率为第二移位寄存器的第三时钟端接入的信号的脉冲频率的j倍；可选地，j＝2。

可选地，第二移位寄存器包括：第二输入单元，第二输入单元的输入端连接第二移位寄存器的输入端，第二输入单元的第一控制端连接第三时钟端，和/或，第二输入单元的第二控制端连接第三反相时钟端；第二输入单元用于根据第三时钟端和/或第三反相时钟端的电位控制是否将第二移位寄存器的输入端接入的信号输出；第三反相单元，连接第二输入单元的输出端，并接入第一电源信号和第二电源信号，用于将第二输入单元的输出端的电位反相后输出；第二传输单元，第二传输单元的输入端连接第三反相单元的输出端，第二传输单元的第一控制端连接第四时钟端，和/或，第二传输单元的第二控制端连接第四反相时钟端；第二传输单元用于根据第四时钟端和/或第四反相时钟端的电位控制是否将第三反相单元的输出端的电位输出；第四反相单元，连接第二传输单元的输出端，并接入第一电源信号和第二电源信号，用于将第二传输单元输出的电位反相后输出；第二输出单元，分别连接第二传输单元的输出端、第四反相单元的输出端和第二移位寄存器的输出端，并接入第一电源信号和第二电源信号，用于根据第二传输单元的输出端的电位和第四反相单元的输出端的电位控制第一电源信号或第二电源信号作为扫描信号输出；可选地，第二移位寄存器还包括：第五反相单元，连接第三反相单元的输出端，并接入第一电源信号和第二电源信号，用于将第三反相单元输出的电位反相后输出；第三传输单元，连接于第三反相单元的控制端与第五反相单元的输出端之间，且第三传输单元的第一控制端连接第三反相时钟端，和/或，第三传输单元的第二控制端连接第三时钟端；第三传输单元用于根据第三时钟端和/或第三反相时钟端的电位控制第三反相单元的控制端和第五反相单元的输出端之间是否连通；第六反相单元，连接第四反相单元的输出端，并接入第一电源信号和第二电源信号，用于将第四反相单元输出的电位反相后输出；第四传输单元，连接于第四反相单元的控制端与第六反相单元的输出端之间，且第四传输单元的第一控制端连接第四反相时钟端，和/或，第四传输单元的第二控制端连接第四时钟端；第四传输单元用于根据第四时钟端和/或第四反相时钟端的电位控制第四反相单元的控制端和第六反相单元的输出端之间是否连通；可选地，第二移位寄存器还包括：初始化单元、第五传输单元、第六传输单元、耦合单元和开关单元；初始化单元的输入端接入第一电源信号，初始化单元的控制端连接第二输入单元的输出端，初始化单元的输出端连接耦合单元的第一端，初始化单元用于根据第二输入单元的输出端的电位导通或关断；第五传输单元连接于第二传输单元的输出端与耦合单元的第二端之间，用于根据第三时钟端的电位导通或关断；第六传输单元连接于第三时钟端和耦合单元的第一端之间，且第六传输单元的控制端连接第五传输单元的输出端，第六传输单元用于根据第六传输单元的控制端的电位导通或关断；开关单元的控制端和开关单元的第一端均连接耦合单元的第二端，开关单元的第二端连接第二输出单元，开关单元用于根据开关单元的控制端的电位导通或关断；可选地，同一第二移位寄存器中的第二输入单元和第二传输单元分时导通；可选地，同一第二移位寄存器中的第二输入单元和第三传输单元的通断状态相反；可选地，同一第二移位寄存器中的第二传输单元和第四传输单元的通断状态相反。

可选地，第二移位寄存器还包括：第四反相器，连接于第二输入单元的第一控制端和第二控制端之间，和/或，第七反相器，连接于第四传输单元的第一控制端和第二控制端之间；以及，第二移位寄存器还包括：第五反相器，连接于第二传输单元的第一控制端和第二控制端之间，和/或，第六反相器，连接于第三传输单元的第一控制端和第二控制端之间；或者，第二移位寄存器还包括；第八反相器，连接于第三时钟端和第三反相时钟端之间，和/或，第九反相器，连接于第四时钟端和第四反相时钟端之间；可选地，至少两个第二移位寄存器共用同一第八反相器，和/或，至少两个第二移位寄存器共用同一第九反相器。

可选地，传输控制模块包括第十二晶体管，第十二晶体管的第一极连接传输控制模块连接的第一移位寄存器的输出端，第十二晶体管的第二极连接传输控制模块连接的第二移位寄存器的输入端，第十二晶体管的栅极连接传输控制模块的第一控制端；可选地，传输控制模块还包括第十三晶体管，与第十二晶体管并联连接，且第十三晶体管的栅极连接传输控制模块的第二控制端；其中，第十二晶体管与第十三晶体管的沟道类型不同，传输控制模块的第一控制端和第二控制端接入的信号互为反相信号；可选地，传输控制模块还包括第十四晶体管，第十四晶体管的栅极连接传输控制模块的第一控制端或第二控制端，第十四晶体管的第一极接入截止控制信号，第十四晶体管的第二极连接传输控制模块连接的第二移位寄存器的输入端；第十四晶体管的导通状态与第十二晶体管的导通状态相反；可选地，传输控制模块还包括：第十反相器，连接于传输控制模块的第一控制端和第二控制端之间；可选地，部分或全部传输控制模块共用同一第十反相器。

第二方面，本发明实施例还提供了一种显示面板，包括：如本发明任意实施例所提供的扫描驱动电路，以及多条扫描线；每个第二移位寄存器的输出端对应连接至少一条扫描线。

可选地，显示面板，还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；第4k-3级第一移位寄存器的第一时钟端连接第一时钟信号线，第4k-3级第一移位寄存器的第二时钟端连接第二时钟信号线；第4k-2级第一移位寄存器的第一时钟端连接第二时钟信号线，第4k-2级第一移位寄存器的第二时钟端连接第三时钟信号线；第4k-1级第一移位寄存器的第一时钟端连接第三时钟信号线，第4k-1级第一移位寄存器的第二时钟端连接第四时钟信号线；第4k级第一移位寄存器的第一时钟端连接第四时钟信号线，第4k级第一移位寄存器的第二时钟端连接第一时钟信号线；其中，k为正整数；或者，显示面板还包括：第五时钟信号线和第六时钟信号线；奇数级第一移位寄存器的第一时钟端连接第五时钟信号线，奇数级第一移位寄存器的第二时钟端连接第六时钟信号线；偶数级第一移位寄存器的第一时钟端连接第六时钟信号线，偶数级第一移位寄存器的第二时钟端连接第五时钟信号线；可选地，当第二移位寄存器包括第三时钟端和第四时钟端时，显示面板还包括：第七时钟信号线和第八时钟信号线；奇数级第二移位寄存器的第三时钟端连接第七时钟信号线，奇数级第二移位寄存器的第四时钟端连接第八时钟信号线；偶数级第二移位寄存器的第三时钟端连接第八时钟信号线，偶数级第二移位寄存器的第四时钟端连接第七时钟信号线；可选地，扫描驱动电路为多个，多个扫描驱动电路包括第一扫描驱动电路和第二扫描驱动电路，第一扫描驱动电路和第二扫描驱动电路共用多个第一移位寄存器；可选地，第一扫描驱动电路和第二扫描驱动电路中的一者输出的扫描信号的导通脉冲为高电位导通脉冲，另一者输出的扫描信号的导通脉冲为低电位导通脉冲。

本发明实施例提供的扫描驱动电路中包括级联连接的多级第一移位寄存器，与至少部分第一移位寄存器对应连接的多个传输控制模块，以及与各传输控制模块对应连接的多个第二移位寄存器。通过各级第一移位寄存器的级联，可实现对第一扫描输入信号的逐级移位输出；在各显示帧中，通过调整传输控制模块的通断状态，可以允许/阻挡对应的级传信号向第二移位寄存器传输，从而控制第二移位寄存器是否输出扫描信号的导通脉冲，以实现对扫描信号脉冲频率的控制。基于此，使得该扫描驱动电路允许输出不同脉冲频率的扫描信号，从而使得应用该扫描驱动电路的显示面板支持分区多频显示功能。并且，在满足显示效果的基础上，通过控制部分显示分区进行低频显示，可有效降低产品功耗。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种扫描驱动电路的结构示意图；

图2是本发明实施例提供的一种第一移位寄存器的结构示意图；

图3是本发明实施例提供的另一种第一移位寄存器的结构示意图；

图4是本发明实施例提供的一种第一移位寄存器的驱动时序示意图；

图5是本发明实施例提供的另一种扫描驱动电路的结构示意图；

图6是本发明实施例提供的一种扫描驱动电路的驱动时序示意图；

图7是本发明实施例提供的另一种扫描驱动电路的驱动时序示意图；

图8是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图；

图9是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图10是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图11是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图12是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图13是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图14是本发明实施例提供的一种多个时钟信号的时序关系示意图；

图15是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图16是本发明实施例提供的一种第二移位寄存器的结构示意图；

图17是本发明实施例提供的另一种第二移位寄存器的结构示意图

图18是本发明实施例提供的一种第二移位寄存器的驱动时序示意图；

图19是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图20是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图；

图21是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图；

图22是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图23是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图24是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图25是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图26是本发明实施例提供的又一种扫描驱动电路的结构示意图；

图27是本发明实施例提供的一种反相器的结构示意图；

图28是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

本发明实施例提供了一种扫描驱动电路，可使得应用该扫描驱动电路的显示面板支持屏体竖向任意位置分区，且至少部分显示分区以不同刷新频率进行显示的功能。图1是本发明实施例提供的一种扫描驱动电路的结构示意图。参见图1，该扫描驱动电路100包括：多个第一移位寄存器10、多个传输控制模块20和多个第二移位寄存器30。其中，多个传输控制模块20对应至少部分第一移位寄存器10设置，多个传输控制模块20与多个第二移位寄存器30一一对应设置。图1中示例性地给出了传输控制模块20与第一移位寄存器10一一对应设置，但不作为对本发明的限定。

第一移位寄存器10用于对第一移位寄存器10的输入端接入的信号进行移位并输出级传信号。示例性的，第一移位寄存器10用于根据第一移位寄存器10的第一时钟端和第二时钟端接入的信号，对第一移位寄存器10的输入端接入的信号进行移位并输出级传信号。或者，第一移位寄存器10用于根据第一移位寄存器10的第一反相时钟端和第二时钟端接入的信号，对第一移位寄存器10的输入端接入的信号进行移位并输出级传信号。或者，第一移位寄存器10用于根据第一移位寄存器10的第一时钟端、第一反相时钟端和第二时钟端接入的信号，对第一移位寄存器10的输入端接入的信号进行移位并输出级传信号，第一时钟端和第一反相时钟端接入的信号互为反相信号；其中，本级第一移位寄存器10的输出端连接下一级第一移位寄存器10的输入端。具体而言，第一移位寄存器10用于将第一移位寄存器的输入端接入的信号(相当于输入信号)中的第一电位脉冲配置为级传信号中的第一电位脉冲，使级传信号中的第一电位脉冲晚于第一移位寄存器10的输入信号中的第一电位脉冲出现；第一电位脉冲可以是高电位脉冲或低电位脉冲。其中，第一时钟端与第二时钟端接入的信号的脉冲频率相同，并且，第一时钟端与第二时钟端所接入的信号中的第一电位脉冲交替出现，第一时钟端接入的信号中的第一电位脉冲的起始时间与第二时钟端接入的信号中的第一电位脉冲的起始时间例如间隔半个脉冲周期。相应的，级传信号中的第一电位脉冲宽度例如与第一时钟端接入的信号中的第一电位脉冲宽度相同；级传信号中的第一电位脉冲的起始时间例如与第一移位寄存器10的输入信号中的第一电位脉冲的起始时间间隔半个脉冲周期。第一移位寄存器10的结构可以根据其具体功能对应设置。如图1所示，沿自上而下的方向，第一级第一移位寄存器10对第一扫描输入信号SIN1进行移位得到第一级传信号Carry1；第二级第一移位寄存器10对第一级传信号Carry1进行移位得到第二级传信号Carry2，第三级第一移位寄存器10对第二级传信号Carry2进行移位得到第三级传信号Carry3，以此类推，基于级联的各第一移位寄存器10，可实现对第一扫描输入信号SIN1中第一电位脉冲的逐级移位输出。

多个传输控制模块20的输入端分别对应连接至少部分第一移位寄存器10的输出端；传输控制模块20用于在导通时输出其输入端接入的级传信号，在关断时阻止级传信号向该传输控制模块20连接的第二移位寄存器30传输。

多个第二移位寄存器30的输入端分别对应连接多个传输控制模块20的输出端；第二移位寄存器30用于根据第二移位寄存器30的输入端接入的信号输出扫描信号。具体而言，第二移位寄存器30用于将第二移位寄存器30的输入信号中的第一电位脉冲配置为扫描信号中的导通脉冲，使扫描信号中的导通脉冲晚于第二移位寄存器30的输入信号中的第一电位脉冲出现；以及，第二移位寄存器30用于将其接入的无第一电位脉冲的输入信号配置为无导通脉冲的扫描信号(即保持截止电位的扫描信号)。其中，导通脉冲为用于控制接入扫描信号的晶体管导通的电位的持续阶段，例如，当被控晶体管为P型晶体管时，扫描信号的导通电位为低电位，截止电位为高电位；当被控晶体管为N型晶体管时，扫描信号的导通电位为高电位，截止电位为低电位。导通脉冲与第一电位脉冲的电位高低可以相同或不同，第二移位寄存器30的结构可以根据其具体功能对应设置。如图1所示，沿自上而下的方向，第一级第二移位寄存器30对其输入信号进行转换得到第一扫描信号GOUT1；第二级第二移位寄存器30对其输入信号进行转换得到第二扫描信号GOUT2，以此类推。

示例性地，对于该扫描驱动电路100，在任一显示帧中，对于任一级第二移位寄存器30，在该第二移位寄存器30连接的传输控制模块20所连接的第一移位寄存器10输出级传信号中的第一电位脉冲的阶段中：

若第二移位寄存器30所连接的传输控制模块20导通，即该传输控制模块20的输入端与输出端之间连通，则级传信号的第一电位脉冲可以传输至第二移位寄存器30的输入端，第二移位寄存器30可以将具有第一电位脉冲的级传信号转换为具有导通脉冲的扫描信号。

若第二移位寄存器30所连接的传输控制模块20关断，即该传输控制模块20的输入端与输出端之间断开，则级传信号的第一电位脉冲不能传输至第二移位寄存器30的输入端，那么，第二移位寄存器30输出的扫描信号在该显示帧中不具备导通脉冲，维持截止电位。

综上所述，在各个显示帧中，在级传信号的第一电位脉冲阶段中，通过控制传输控制模块20的通断状态，可以控制对应的扫描信号中是否具有导通脉冲，从而实现对扫描信号的脉冲频率的控制。若在各显示帧中，传输控制模块20均保持导通，则可得到与级传信号脉冲频率相同的扫描信号。若在至少部分显示帧中，传输控制模块20关断，则可得到脉冲频率低于级传信号的脉冲频率的扫描信号。示例性地，每级第二移位寄存器30的输出端对应连接至少一条扫描线，一条扫描线连接至少一行子像素。那么，通过控制至少两级扫描信号的脉冲频率不同，可以实现显示面板在列方向(即屏体竖向)上的至少两个分区不同频率显示。

示例性地，扫描信号通过扫描线传输至子像素中与数据写入过程相关的晶体管的栅极。在任一显示帧中，当扫描信号中包含导通脉冲时，可控制对应行的子像素进行数据刷新；而当扫描信号维持截止电位时，对应行的子像素无法进行数据刷新。因此，扫描信号的脉冲频率决定着子像素的数据刷新频率，进而决定子像素所在显示分区的刷新频率，基于此可实现显示面板在列方向上的分区不同频率的显示。现有技术中的扫描驱动电路只能提供同一频率的扫描信号，扫描信号的频率只能全屏统一切换，因此为保证需要高频显示的显示分区的显示效果，只能控制整屏进行高频显示。相比于现有技术，基于本发明实施例提供的扫描驱动电路100，可以按需控制无需高频显示的显示分区进行较低频率的刷新显示，通过分区多频显示的驱动方案来降低产品功耗。

其中，由于各级第二移位寄存器30之间无级联关系，每级第二移位寄存器30是否能输出扫描信号中的导通脉冲受其连接的传输控制模块20独立控制，这样可使得各级扫描信号的脉冲频率都可独立控制，使得显示分区的位置可以根据需求任意调节。以及，由于通过各级第一移位寄存器10可实现对第一扫描输入信号SIN1的第一电位脉冲的逐级移位输出，各级级传信号均为与第一扫描输入信号SIN1的脉冲频率相同的高频信号，这样可以为各级第二移位寄存器30基于传输控制模块20的控制自由选择是否输出扫描信号的导通脉冲提供条件，使得各级扫描信号的脉冲频率大小调节范围不受限定，可以根据需求任意调节。

本发明实施例提供的扫描驱动电路100中包括级联连接的多级第一移位寄存器10，与至少部分第一移位寄存器10对应连接的多个传输控制模块20，以及与各传输控制模块20对应连接的多个第二移位寄存器30。通过各级第一移位寄存器10的级联，可实现对第一扫描输入信号SIN1的逐级移位输出；在各显示帧中，通过调整传输控制模块20的通断状态，可以允许/阻挡对应的级传信号向第二移位寄存器30传输，从而控制第二移位寄存器30是否输出扫描信号的导通脉冲，以实现对扫描信号脉冲频率的控制。基于此，使得该扫描驱动电路100允许输出不同脉冲频率的扫描信号，从而使得应用该扫描驱动电路100的显示面板支持分区多频显示功能。并且，在满足显示效果的基础上，通过控制部分显示分区进行低频显示，可有效降低产品功耗。

上述各实施方式中示例性地对扫描驱动电路的模块结构进行了说明。下面对扫描驱动电路中各功能模块可能具有的具体结构进行示例性说明。

图2是本发明实施例提供的一种第一移位寄存器的结构示意图。参见图2，在一种实施方式中，可选地，第一移位寄存器10包括：第一输入单元41、第一反相单元42和第一输出单元45。

第一输入单元41的输入端连接第一移位寄存器10的输入端IN1，第一输入单元41的第一控制端连接第一时钟端PCK1，和/或，第一输入单元41的第二控制端连接第一反相时钟端PCK1B。

第一反相单元42连接第一输入单元41的输出端，并接入第一电源信号和第二电源信号。示例性的，第一反相单元42的控制端连接第一输入单元41的输出端，第一反相单元42的第一输入端连接第一移位寄存器10的第一电源端PVGH1，第一反相单元42的第二输入端连接第一移位寄存器10的第二电源端PVGL1。

第一输出单元45分别连接第一输入单元41的输出端、第一反相单元42的输出端、第一移位寄存器10的第二时钟端PCK和第一移位寄存器10的输出端OUT1，并接入第一电源信号。示例性的，第一输出单元45的第一控制端连接第一输入单元41的输出端，第一输出单元45的第二控制端连接第一反相单元42的输出端，第一输出单元45的第一输入端连接第一电源端PVGH1，第一输出端单元的第二输入端连接第一移位寄存器10的第二时钟端PCK2，第一输出单元45的输出端连接第一移位寄存器10的输出端OUT1。

其中，第一移位寄存器10的第一电源端PVGH1接入第一电源信号，第二电源端PVGL1接入第二电源信号，第一电源信号与第二电源信号的电位高低不同，例如第一电源信号为高电位，第二电源信号为低电位。

其中，第一输入单元41用于根据第一时钟端PCK1和/或第一反相时钟端PCK1B的电位控制是否将第一移位寄存器10的输入端IN1接入的信号输出，相当于控制第一移位寄存器10的输入端IN1接入的信号是否传输至第一输入单元41的输出端。第一反相单元42用于根据其控制端的电位控制第一电源信号或第二电源信号输出，以将第一输入单元41的输出端的电位反相后输出。第一输出单元45用于根据第一输入单元41的输出端的电位和第一反相单元42的输出端的电位控制第一电源信号或第二时钟端PCK2接入的信号作为第一移位寄存器10的输出信号；第一输出单元45例如根据第一反相单元42的输出端的电位控制第一输出单元45的第一输入端与输出端之间是否连通，并根据第一输入单元41的输出端的电位控制第一输出单元45的第二输入端与输出端之间是否连通。

以上“和/或”关系中，以下均示例性地给出了“和”的情况下的具体说明，“或”的情况下的电路原理类似，不再赘述。

图3是本发明实施例提供的另一种第一移位寄存器的结构示意图。参见图3，进一步地，第一移位寄存器10中还可包括：第二反相单元43和第一传输单元44。

第二反相单元43连接第一反相单元42的输出端，并接入第一电源信号和第二电源信号。示例性的，第二反相单元43的控制端连接第一反相单元42的输出端，第二反相单元43的第一输入端连接第一电源端PVGH1，第二反相单元43的第二输入端连接第二电源端PVGL1。

第一传输单元44连接于第一反相单元42的控制端与第二反相单元43的输出端之间，且第一传输单元44的第一控制端连接第一反相时钟端PCK1B，和/或，第一传输单元44的第二控制端连接第一时钟端PCK1。

其中，第二反相单元43用于根据其控制端的电位控制第一电源信号或第二电源信号输出，以将第一反相单元42的输出端的电位反相后输出。第一传输单元44用于根据第一时钟端PCK1和/或第一反相时钟端PCK1B的电位控制第一反相单元42的控制端和第二反相单元43的输出端之间是否连通。其中，同一第一移位寄存器中的第一输入单元41与第一传输单元44的通断状态相反。以下为了便于描述，将与第一输入单元41的输出端连接的节点称为节点A，并将与第一反相单元42的输出端连接的节点称为节点B。

当第一输入单元41导通时，输入端IN1的电位可以传输至节点A，再通过第一反相单元42的反相处理，使得节点B的电位能够跟随输入端IN1的电位同步变化，进而使得第一输出单元45的输出状态可以同步调整。

当第一输入单元41关断时，输入端IN1的电位无法传输至节点A。此时，第一传输单元44导通，使得第一反相单元42与第二反相单元43连接为两个交叉耦合的反相器，可实现电位存储的功能，使得节点A和节点B的电位均维持第一输入单元41关断前的电位，因此第一输出单元45的输出状态也维持第一输入单元41关断前的状态。

示例性地，控制第一输入单元41通断状态的切换时刻(例如由导通变为关断的时刻)晚于输入端IN1的输入信号的电位跳变时刻，可以将第一移位寄存器10的输入信号的电位跳变(或者说脉冲)延时传输至节点A，从而控制第一输出单元45输出状态的切换时刻晚于第一移位寄存器10的输入信号的电位跳变时刻，实现第一移位寄存器10的移位输出功能。

下面结合第一移位寄存器10的具体结构，对第一移位寄存器10的工作过程进行说明。

继续参见图3，具体地，第一输入单元41中可包括第一晶体管T1，连接于第一输入单元41的输入端和输出端之间，且第一晶体管T1的栅极连接第一输入单元41的第一控制端。和/或，第一输入单元41可以包括第九晶体管T9，连接于第一输入单元41的输入端和输出端之间，且第九晶体管T9的栅极连接第一输入单元41的第二控制端。其中，第九晶体管T9与第一晶体管T1的沟道类型不同；例如第九晶体管T9为N型晶体管，第一晶体管T1为P型晶体管。这样设置，使得第九晶体管T9与第一晶体管T1构成传输门结构，可以有效提高第一移位寄存器10的可靠性。具体而言，P型晶体管可以使高电位无损通过，N型晶体管可以使低电位无损通过；通过将第一输入单元41设置为传输门结构，且两个控制端分别接入互为反相的两个信号，可以保证两个晶体管的开关状态一致，且使得低电位和高电位均能无损通过，有效保证第一输入单元41的电位传输能力，避免因阈值电压损失造成的输出异常。

需要说明的是，本文中提及的N型晶体管均可以是金属氧化物(例如铟镓锌氧化物，IGZO)晶体管，P型晶体管均可以是多晶硅(LTPS)晶体管，后续不再赘述。

第一反相单元42包括第二晶体管T2和第三晶体管T3，第二晶体管T2的栅极和第三晶体管T3的栅极均连接第一反相单元42的控制端；第二晶体管T2的第一极连接第一电源端PVGH1；第三晶体管T3的第一极连接第二电源端PVGL1；第二晶体管T2的第二极和第三晶体管T3的第二极均连接第一反相单元42的输出端。其中，第二晶体管T2与第三晶体管T3的沟道类型不同，例如第二晶体管T2为P型晶体管，第三晶体管T3为N型晶体管。

第二反相单元43包括第四晶体管T4和第五晶体管T5，第四晶体管T4的栅极和第五晶体管T5的栅极均连接第二反相单元43的控制端，第四晶体管T4的第一极连接第一电源端PVGH1，第五晶体管T5的第一极连接第二电源端PVGL1，第四晶体管T4的第二极和第五晶体管T5的第二极均连接第二反相单元43的输出端。其中，第四晶体管T4与第五晶体管T5的沟道类型不同，例如第四晶体管T4为P型晶体管，第五晶体管T5为N型晶体管。

第一传输单元44中可包括第六晶体管T6，连接于第一反相单元42的控制端和第二反相单元43的输出端之间，且第六晶体管T6的栅极连接第一传输单元44的第一控制端。和/或，第一传输单元44可以包括第十晶体管T10，连接于第一反相单元42的控制端和第二反相单元43的输出端之间，且第十晶体管T10的栅极连接第一传输单元44的第二控制端。其中，第十晶体管T10与第六晶体管T6的沟道类型不同；例如第十晶体管T10为N型晶体管，第六晶体管T6为P型晶体管。这样设置，使得第十晶体管T10与第六晶体管T6构成传输门结构，可以有效提高第一移位寄存器10的可靠性。第一晶体管T1和第六晶体管T6的沟道类型可相同。第一晶体管T1和第十晶体管T10的沟道类型可不同。第九晶体管T9和第六晶体管T6的沟道类型可不同。第九晶体管T9和第十晶体管T10的沟道类型可相同。

第一输出单元45包括第七晶体管T7、第八晶体管T8和第一电容C1；第七晶体管T7的栅极连接第一反相单元42的输出端；第七晶体管T7的第一极连接第一输出单元45的第一输入端；第七晶体管T7的第二极连接第一输出单元45的输出端，第八晶体管T8的栅极连接第一反相单元42的控制端(或第一输入单元41的输出端)；第八晶体管T8的第一极连接第一输出单元45的第二输入端；第八晶体管T8的第二极连接第一输出单元45的输出端，第一电容C1连接于第八晶体管T8的栅极和第二极之间。其中，第七晶体管T7与第八晶体管T8例如均为P型晶体管。进一步地，第一输出单元45中还可以包括第十一晶体管T11，连接于第一反相单元42的控制端(或第一输入单元41的输出端)与第八晶体管T8的栅极之间；且第十一晶体管T11的栅极连接第二电源端PVGL1。通过设置第十一晶体管T11，可以避免第八晶体管T8的栅极因第一电容C1的耦合作用而获取的较低的电位向第一反相单元42的控制端，以避免第一反相单元42的控制端所连接的各晶体管因承受过大的电压应力而损坏。

图4是本发明实施例提供的一种第一移位寄存器的驱动时序示意图。结合图3和图4，将第一移位寄存器的输入端IN1接入的信号记为扫描输入信号SIN，将第一时钟端PCK1接入的信号记为第一时钟信号SCK1，将第一反相时钟端PCK1B接入的信号记为第一反相时钟信号SCK1B，将第二时钟端PCK2接入的信号记为第二时钟信号SCK2，以第一电位脉冲为低电位脉冲为例，该第一移位寄存器10的驱动过程包括：

第一阶段TT1，扫描输入信号SIN与第一时钟信号SCK1均为低电位，第一反相时钟信号SCK1B与第二时钟信号SCK2均为高电位。第六晶体管T6与第十晶体管T10关断。第一晶体管T1与第九晶体管T9导通，将扫描输入信号SIN的低电位传输至节点A，该低电位继续通过第十一晶体管T11传输至第八晶体管T8的栅极，控制第八晶体管T8导通，第二时钟信号SCK2的高电位通过第八晶体管T8输出至第一移位寄存器的输出端。同时，第二晶体管T2导通，将第一电源信号的高电位传输至节点B，控制第七晶体管T7关断。因此，该阶段中，级传信号Carry为高电位。扫描输入信号SIN的第一电位脉冲(此处示例性地为低电位脉冲)与第一时钟信号SCK1的有效电位脉冲交叠。

第二阶段TT2，该阶段开始时，扫描输入信号SIN仍为低电位，第一时钟信号SCK1跳变为高电位，第一反相时钟信号SCK1B跳变为低电位。第一晶体管T1与第九晶体管T9关断，扫描输入信号SIN无法传输至节点A，节点A仍维持低电位，第二晶体管T2导通，使节点B维持高电位，第五晶体管T5导通，第二电源信号VGL的低电位通过第五晶体管T5传输至第二反相单元43的输出端。同时，第六晶体管T6与第十晶体管T10导通，使第一反相单元42的控制端与第二反相单元43的输出端连通，保证节点A维持低电位。该阶段中，第一时钟信号SCK1维持高电位，第一反相时钟信号SCK1B维持低电位，节点A的电位不受扫描输入信号SIN电位跳变的影响。第七晶体管T7关断；第八晶体管T8导通，将第二时钟信号SCK2输出至第一移位寄存器的输出端，该阶段中，级传信号Carry具有与第二时钟信号SCK2相同的低电位脉冲。

第三阶段TT3，第一时钟信号SCK1为低电位，扫描输入信号SIN、第一反相时钟信号SCK1B与第二时钟信号SCK2均为高电位。第六晶体管T6与第十晶体管T10关断。第一晶体管T1与第九晶体管T9导通，将扫描输入信号SIN的高电位传输至节点A，该高电位继续通过第十一晶体管T11传输至第八晶体管T8的栅极，控制第八晶体管T8关断。同时，第三晶体管T3导通，将第二电源信号的低电位传输至节点B，控制第七晶体管T7导通，第一电源信号的高电位通过第七晶体管T7输出至第一移位寄存器的输出端。因此，该阶段中，级传信号Carry为高电位。

第四阶段TT4，第一时钟信号SCK1为高电位，第一反相时钟信号SCK1B为低电位。第一输入单元41关断，扫描输入信号SIN的电位不能通过第一输入单元41传输。第一传输单元44导通，第一反相单元42的控制端与第二反相单元43的输出端连通。节点A维持高电位，节点B维持低电位。第八晶体管T8关断，第七晶体管T7导通，第一电源信号的高电位通过第七晶体管T7输出至第一移位寄存器的输出端。因此，该阶段中，级传信号Carry维持高电位。

后续各阶段重复第三阶段TT3和第四阶段TT4的驱动过程，直至扫描输入信号SIN再次跳变为低电位。其中，若扫描输入信号SIN始终维持高电位，不具有低电位阶段，则该第一移位寄存器10的驱动过程不具有第一阶段TT1和第二阶段TT2，而是连续重复第三阶段TT3和第四阶段TT4。

在上述各实施方式的基础上，可选地，扫描信号的导通脉冲与扫描输入信号SIN中的第一电位脉冲的电位高低可以相同或不同，下面分别对不同情况下扫描驱动电路100可能具有的具体结构进行示例性说明。

在一种实施方式中，可选地，如图1所示，扫描信号的导通脉冲与级传信号Carry的第一电位脉冲的电位高低相同，例如均为低电位脉冲。以及，每个第一移位寄存器10均对应连接一个传输控制模块20；即，扫描驱动电路100中第一移位寄存器10的数量、传输控制模块20的数量和第二移位寄存器20的数量均相同。

在此基础上，第二移位寄存器30可选用与第一移位寄存器10具有相同功能的移位寄存电路。进一步地，可设置第二移位寄存器30的电路结构与第一移位寄存器10的电路结构相同(部分相同或全部相同)或类似，使得扫描驱动电路100在显示面板中的布局易于设计与实现。

图5是本发明实施例提供的另一种扫描驱动电路的结构示意图，图5中示例性的给出了一级传输控制模块20及其连接的第一移位寄存器10和第二移位寄存器20。参见图5，示例性地，第一移位寄存器10和第二移位寄存器30均可采用如图3中的结构，不同之处在于相关信号的具体提供方式。

具体地，参见图5，第一移位寄存器10接入扫描输入信号SIN，第一移位寄存器10中的输出端连接传输控制模块20的输入端；第一移位寄存器10中：第一时钟端PCK1接入第一时钟信号SCK1，第一反相时钟端PCK1B接入第一反相时钟信号SCK1B，第二时钟端接PCK2入第二时钟信号SCK2，第一电源端PVGH1接入第一电源信号VGH，第二电源端接入第二电源信号VGL。第二移位寄存器30的输入端连接传输控制模块20的输出端，第二移位寄存器30输出扫描信号GOUT；第二移位寄存器30中：第一时钟端PCK1接入第二时钟信号SCK2，第一反相时钟端PCK1B接入第二反相时钟信号SCK2B，第二时钟端PCK2接入第一时钟信号SCK1，第一电源端PVGH1接入第一电源信号VGH，第二电源端接入第二电源信号VGL。其中，第二时钟信号SCK2与第二反相时钟信号SCK2B互为反相信号。第一时钟信号SCK1与第二时钟信号SCK2为脉冲频率和脉冲宽度均相同的时钟信号，且第一时钟信号SCK1与第二时钟信号SCK2的低电位脉冲交替出现。第一时钟信号SCK1与第二时钟信号SCK2的有效电位脉冲错开设置。第一时钟信号SCK1的有效电位脉冲可为控制第一移位寄存器10中的第一输入单元41导通的导通脉冲。第一反相时钟信号SCK1B的有效电位脉冲可为控制第一移位寄存器10中的第一传输单元44导通的导通脉冲。第二时钟信号SCK2的有效电位脉冲可为控制第二移位寄存器30中的第一输入单元41导通的导通脉冲。第二反相时钟信号SCK2B的有效电位脉冲可为控制第二移位寄存器30中的第一传输单元44导通的导通脉冲。这样，可使得传输控制模块20导通的条件下，第二移位寄存器30可成功实现对级传信号Carry的第一电位脉冲的移位输出；使得扫描输入信号SIN和级传信号Carry的第一电位脉冲之间的时间间隔，与级传信号Carry和扫描信号GOUT的第一电位脉冲之间的时间间隔相同。

基于该电路结构，连接同一传输控制模块20的第一移位寄存器10和第二移位寄存器30中，第一移位寄存器10的第一时钟端PCK1与第二移位寄存器30的第二时钟端PCK2连接同一时钟信号线，第一移位寄存器10的第二时钟端PCK2与第二移位寄存器30的第一时钟端PCK1连接同一时钟信号线。例如可设置某级第一移位寄存器10的第一时钟端PCK1与同一级第二移位寄存器30的第二时钟端PCK2连接同一时钟信号线，以及设置某级第一移位寄存器10的第二时钟端PCK2与同一级第二移位寄存器30的第一时钟端PCK1连接同一时钟信号线。

继续参见图5，在上述各实施方式的基础上，可选地，传输控制模块20包括第十二晶体管T12，第十二晶体管T12的第一极连接传输控制模块20的输入端，也即第十二晶体管T12的第一极连接传输控制模块20所连接的第一移位寄存器10的输出端，第十二晶体管T12的第二极连接传输控制模块20的输出端，也即第十二晶体管T12的第二极连接传输控制模块20所连接的第二移位寄存器30的输入端，第十二晶体管T12的栅极连接传输控制模块20的第一控制端，接入传输控制信号C3。

进一步地，传输控制模块20中还可以包括第十三晶体管T13，第十三晶体管T13的第一极连接传输控制模块20的输入端，第十三晶体管T13的第二极连接传输控制模块20的输出端，第十三晶体管T13与第十二晶体管T12并联连接；且第十三晶体管T13的栅极连接传输控制模块20的第二控制端，接入反相传输控制信号C3B。其中，传输控制信号C3与反相传输控制信号C3B互为反相信号；第十二晶体管T12与第十三晶体管T13的沟道类型不同，例如第十二晶体管T12为N型晶体管，第十三晶体管T13为P型晶体管。这样设置，使得第十二晶体管T12与第十三晶体管T13构成传输门结构，可以有效提高扫描驱动电路100的可靠性。

进一步地，传输控制模块20中还可以包括第十四晶体管T14，第十四晶体管T14的栅极连接传输控制模块20的第一控制端或第二控制端，第十四晶体管T14的第一极接入截止控制信号，第十四晶体管T14的第二极连接传输控制模块20的输出端。也即第十四晶体管T14的第二极连接该传输控制模块20所连接的第二移位寄存器30的输入端。第十四晶体管T14的导通状态与第十二晶体管T12的导通状态相反，也就是说，当第十二晶体管T12关断，阻止级传信号Carry向后传输时，第十四晶体管T14导通，向第二移位寄存器30的输入端持续提供截止控制信号，以使第二移位寄存器30可靠持续输出扫描信号GOUT的截止电位，避免因第二移位寄存器30的输入端电位浮置导致第二移位寄存器30的输出稳定性受到影响。其中，截止控制信号为与第一电位脉冲的电位高低相反的直流信号。例如，当第一电位脉冲为低电位时，可将第一电源信号VGH复用为截止控制信号(如图5)；当第一电位脉冲为高电位时，可将第二电源信号VGL复用为截止控制信号。

如图5所示，可设置第十四晶体管T14与第十二晶体管T12的沟道类型不同，第十四晶体管T14的栅极连接第十二晶体管T12的栅极。或者，可设置第十四晶体管T14与第十二晶体管T12的沟道类型相同，第十四晶体管T14的栅极连接第十三晶体管T13的栅极。

图6是本发明实施例提供的一种扫描驱动电路的驱动时序示意图，可对应图5中的电路结构中，在第一移位寄存器10输出第一电位脉冲时，传输控制模块20的输入端与输出端之间导通时的驱动时序。结合图5和图6可知，第一移位寄存器10对扫描输入信号SIN的第一电位脉冲(此处为低电位脉冲)进行移位，级传信号Carry中的第一电位脉冲与第二时钟信号SCK2中的低电位脉冲对应。在级传信号Carry的第一电位脉冲阶段，传输控制信号C3控制第十二晶体管T12导通，反相传输控制信号C3B控制第十三晶体管T13导通，使得控制传输控制模块20的输入端和输出端之间连通，第二移位寄存器30可接收级传信号Carry，并实现对级传信号Carry的第一电位脉冲的移位输出，得到具有导通脉冲的扫描信号GOUT，扫描信号GOUT的导通脉冲对应第一时钟信号SCK1中的低电位脉冲。

图7是本发明实施例提供的另一种扫描驱动电路的驱动时序示意图，可对应图5中的电路结构中，在第一移位寄存器10输出第一电位脉冲时，传输控制模块20的输入端与输出端之间断开时的驱动时序。结合图5和图7，在级传信号Carry的第一电位脉冲阶段，传输控制信号C3控制第十二晶体管T12关断，反相传输控制信号C3B控制第十三晶体管T13关断，使得传输控制模块20的输入端和输出端之间断开时，第二移位寄存器30不能接收级传信号Carry，此时传输控制信号C3控制第十四晶体管T14导通，使第二移位寄存器30稳定接收第一电源信号VGH的高电位，因此，第二移位寄存器30输出的扫描信号GOUT维持截止电位(此处为高电位)。

在上述各实施方式的基础上，可选地，扫描驱动电路100对应连接两条传输控制信号线，其中一条传输控制信号线连接各传输控制模块20的第一控制端，另一条传输控制信号线连接各传输控制模块20的第二控制端。也就是说，传输控制信号C3与反相传输控制信号C3B均为全局信号，可控制全屏的传输控制模块20同时导通或关断，这样设置，可以简化显示面板的布线和控制逻辑，有利于窄边框的实现。

图8是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图。图8中示例性地给出了6级扫描信号的输出情况，分别给出了第一级传信号Carry1至第六级传信号Carry6，以及第一扫描信号GOUT1至第六扫描信号GOUT6。参见图8，在第一类型帧F1中，传输控制信号C3维持高电位，反相传输控制信号C3B维持低电位，使得在第一类型帧F1中传输控制模块20的输入端与输出端之间保持导通，则各级扫描信号GOUT中均具有导通脉冲。在第二类型帧F2中，传输控制信号C3在部分时段为低电位，反相传输控制信号C3B在相应时段为高电位，使得在第二类型帧F2中的部分时段传输控制模块20的输入端与输出端之间断开。例如在第三级传信号Carry3与第四级传信号Carry4的第一电位脉冲阶段，传输控制信号C3为低电位，反相传输控制信号C3B为高电位，可使得第三扫描信号GOUT3与第四扫描信号GOUT4中无导通脉冲。以图8中的时序为例，第三扫描信号GOUT3与第四扫描信号GOUT4的脉冲频率低于其他扫描信号，相应的，第三扫描信号GOUT3与第四扫描信号GOUT4对应的显示分区的刷新频率也低于其他显示分区的刷新频率，即，实现了显示面板的分区多频显示。示例性地，第一扫描信号GOUT1与第二扫描信号GOUT2对应的显示分区为120Hz刷新，第三扫描信号GOUT3与第四扫描信号GOUT4对应的显示分区为60Hz刷新，第五扫描信号GOUT5与第六扫描信号GOUT6对应的显示分区为120Hz刷新。该分区分频驱动受传输控制信号C3与反相传输控制信号C3B调控，通过调整传输控制信号C3与反相传输控制信号C3B的脉宽或脉冲位置，可实现屏体竖向任意位置分区分频驱动。例如通过调整传输控制信号C3与反相传输控制信号C3B的脉宽，调整分区宽度，通过调整传输控制信号C3与反相传输控制信号C3B的脉冲位置，调整分区的分界位置。

图9是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图9，在一种实施方式中，可选地，扫描驱动电路100对应连接四条时钟信号线和两条传输控制信号线。

示例性地，两条传输控制信号线分别为第一传输控制信号线LC3和第二传输控制信号线LC3B；第一传输控制信号线LC3连接各传输控制模块20的第一控制端PC3，第二传输控制信号线LC3B连接各传输控制模块20的第二控制端P3CB。

示例性地，四条时钟信号线分别为第五时钟信号线L1、第五反相时钟信号线L1B、第六时钟信号线L2和第六反相时钟信号线L2B。第五时钟信号线L1与第五反相时钟信号线L1B传输互为反相的时钟信号，第六时钟信号线L2和第六反相时钟信号线L2B传输互为反相的时钟信号。第五时钟信号线L1与第六时钟信号线L2传输的时钟信号的脉冲频率相同，且低电位脉冲交替出现。第五时钟信号线L1与第六时钟信号线L2传输的时钟信号的有效电位脉冲错开设置。

对于第一级各功能模块，第一级第一移位寄存器10中的第一时钟端PCK1、第一反相时钟端PCK1B和第二时钟端PCK2分别对应连接第五时钟信号线L1、第五反相时钟信号线L1B和第六时钟信号线L2，第一级第二移位寄存器30中的第一时钟端PCK1、第一反相时钟端PCK1B和第二时钟端PCK2分别对应连接第六时钟信号线L2、第六反相时钟信号线L2B和第五时钟信号线L1。对于第二级各功能模块，第二级第一移位寄存器10中的第一时钟端PCK1、第一反相时钟端PCK1B和第二时钟端PCK2分别对应连接第六时钟信号线L2、第六反相时钟信号线L2B和第五时钟信号线L1，第二级第二移位寄存器30中的第一时钟端PCK1、第一反相时钟端PCK1B和第二时钟端PCK2分别对应连接第五时钟信号线L1、第五反相时钟信号线L1B和第六时钟信号线L2。后续各奇数级功能模块与时钟信号线的连接关系可参照第一级功能模块，各偶数级功能模块与时钟信号线的连接关系可参照第二级功能模块。另外，第一级第一移位寄存器10的输入端可以连接输入信号线LIN，以接入第一扫描输入信号SIN1。

在上述各实施方式的基础上，可选地，通过在扫描驱动电路100中适当的位置添加反相器，可以有效减少信号线的数量和/或减少驱动芯片的信号输出通道与信号输出端口数量，为降低产品功耗和实现显示面板的灵活布线提供有利条件，下面就其中的几种设置方式进行说明。

继续参见图9，在一种实施方式中，可选地，可将一个反相器61设置于第五时钟信号线L1和第五反相时钟信号线L1B之间，以减少驱动芯片的时钟信号输出端，降低对驱动芯片输出端口数量的要求。相当于同一扫描驱动电路中部分第一移位寄存器10共用反相器61，其他第一移位寄存器10共用反相器62，例如全部奇数级第一移位寄存器10共用反相器61，全部偶数级第一移位寄存器10共用反相器62。例如设置反相器61的控制端连接第五时钟信号线L1，输出端连接第五反相时钟信号线L1B。同理，还可以在第六时钟信号线L2和第六反相时钟信号线L2B之间设置一个反相器62，相当于同一扫描驱动电路中部分第二移位寄存器30共用反相器61，其他第二移位寄存器10共用反相器62，例如全部奇数级第二移位寄存器30共用反相器62，全部偶数级第二移位寄存器30共用反相器61。和/或，在第一传输控制信号线LC3和第二传输控制信号线LC3B之间设置一个反相器63，相当于同一扫描驱动电路中全部传输控制模块20共用同一反相器。上述反相器均可设置于显示面板的下边框处，以减少对显示面板侧边框面积的占用，有利于窄边框的实现。

图10是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图10，在另一种实施方式中，可选地，第一移位寄存器10中还可以设置一个反相器64，连接于第一时钟端PCK1与第一反相时钟端PCK1B之间，例如，设置反相器64的控制端连接第一时钟端PCK1，输出端连接第一反相时钟端PCK1B。相当于同一第一移位寄存器10中第一输入单元41和第一传输单元44共用同一反相器。

上述方案可概括为：第一移位寄存器10中还包括：第三反相器，连接于第一时钟端PCK1与第一反相时钟端PCK1B之间。可选的，至少两个第一移位寄存器10共用同一第三反相器。如图9所示，反相器61为部分后全部奇数级第一移位寄存器10所共用的第三反相器，反相器62为部分后全部偶数级第一移位寄存器10所共用的第三反相器。如图10所示，反相器64为针对每个第一移位寄存器1单独设置的第三反相器。

继续参见图10，与第一移位寄存器10同理，可在第二移位寄存器30中的相同位置设置一个反相器65。相当于同一第二移位寄存器10中第一输入单元41和第一传输单元44共用同一反相器。图10中采用第一移位寄存器10中除反相器64以外的方框表示图3中的电路，采用第二移位寄存器30中除反相器65以外的方框表示图3中的电路。通过设置反相器64和反相器65，可以省去各第一反相时钟端PCK1B所连接的时钟信号线，可通过在每个移位寄存器中添加一个反相器，可以减少一半的时钟信号线。相比于时钟信号线的线宽，在扫描驱动电路100的布局中添加晶体管所占用的面积更小，因此这样设置有利于窄边框的实现。

图11是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图11，在又一种实施方式中，可选地，每个移位寄存器中可设置至少一个反相器，下面以第一移位寄存器10的结构为例进行说明，第二移位寄存器30的调整方式同理，不再赘述。示例性地，参见图11，在图3的基础上，对于第一移位寄存器10，可以设置第一反相器46连接于第一输入单元41的第一控制端与第二控制端之间，和/或，设置第二反相器47连接于第一传输单元44的第一控制端与第二控制端之间。例如，设置第一反相器46的控制端连接第一输入单元41的第一控制端，第一反相器46的输出端连接第一输入单元41的第二控制端；第二反相器47的控制端连接第一传输单元44的第二控制端，第二反相器47的输出端连接第一传输单元44的第一控制端。这样设置，可使得移位寄存器中的第一反相时钟端作为内部端口，无需连接时钟信号线，相应的，参见图12，显示面板中也无需布设各反相时钟信号线，同样利于实现窄边框的效果。

继续参见图11，在又一种实施方式中，可选地，传输控制模块20中还包括第十反相器21，连接于传输控制模块20的第一控制端和第二控制端之间，可省去一条传输控制信号线。例如，将第十反相器21的控制端连接传输控制模块20的第一控制端PC3，第十反相器21的输出端连接传输控制模块20的第二控制端PC3B。那么，如图12所示，可以省去第二传输控制信号线LC3B，仅设置第一传输控制信号线LC3。图11中示例性地给出了每个传输控制模块20中设置一个第十反相器21的方案，但不作为对本发明的限定。在其他实施方式中，也可以设置部分或全部传输控制模块20共用同一第十反相器。例如图9所示，反相器63可作为全部传输控制模块20所共用的第十反相器。

在上述各实施方式的基础上，可选地，显示面板中还可以包括第一电源线(图中未示出)，用于提供第一电源信号VGH；以及，第二电源线(图中未示出)，用于提供第二电源信号VGL。显示面板中，输入信号线LIN、各传输控制信号线、各电源线和各时钟信号线均可连接驱动芯片，由驱动芯片向各信号线提供对应的信号。

上述各实施方式中示例性地给出了针对各级第一移位寄存器10的第一时钟端PCK1和第二时钟端PCK2，设置两条时钟信号线的方案(例如图12)，以采用较少的时钟信号线实现全屏驱动。但上述布线方式并不作为对本发明的限定。在其他实施方式中，可选地，针对各级第一移位寄存器10的第一时钟端PCK1和第二时钟端PCK2，还可以设置四条时钟信号线，下面进行示例性说明。

图13是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图13，在另一种实施方式中，可选地，显示面板中可包括：第一时钟信号线LCK1、第二时钟信号线LCK2、第三时钟信号线LCK3和第四时钟信号线LCK4。其中，参见图14，第一时钟信号线LCK1传输的第一全局时钟信号CLK1、第二时钟信号线LCK2传输的第二全局时钟信号CLK2、第三时钟信号线LCK3传输的第三全局时钟信号CLK3和第四时钟信号线LCK4传输的第四全局时钟信号CLK4的低电位脉冲互不交叠，且初始脉冲依次出现。第一全局时钟信号CLK1、第二全局时钟信号CLK2、第三全局时钟信号CLK3和第四全局时钟信号CLK4的频率相同。第一全局时钟信号CLK1的一个脉冲周期内，第一全局时钟信号CLK1、第二全局时钟信号CLK2、第三全局时钟信号CLK3和第四全局时钟信号CLK4的有效脉冲(如图14所示，例如可为低电位脉冲，脉冲宽度小于或等于第一全局时钟信号CLK1的脉冲周期的四分之一)依次出现，且相互错开，即不交叠。具体而言，第一全局时钟信号CLK1、第二全局时钟信号CLK2、第三全局时钟信号CLK3和第四全局时钟信号CLK4的初始低电位脉冲依次延时一个预设时间(例如为四分之一个脉冲周期)，且相邻两个全局时钟信号的低电位脉冲不存在交叠，全局时钟信号的低电位脉冲宽度小于或等于预设时间。四个全局时钟信号的脉冲周期相同。

如图13所示，可设置第4k-3级第一移位寄存器10的第一时钟端PCK1连接第一时钟信号线LCK1，第4k-3级第一移位寄存器10的第二时钟端PCK2连接第二时钟信号线LCK2；第4k-2级第一移位寄存器10的第一时钟端PCK1连接第二时钟信号线LCK2，第4k-2级第一移位寄存器10的第二时钟端PCK2连接第三时钟信号线LCK3；第4k-1级第一移位寄存器10的第一时钟端PCK1连接第三时钟信号线LCK3，第4k-1级第一移位寄存器10的第二时钟端PCK2连接第四时钟信号线LCK4；第4k级第一移位寄存器10的第一时钟端PCK1连接第四时钟信号线LCK4，第4k级第一移位寄存器10的第二时钟端PCK2连接第一时钟信号线LCK1。其中，k为正整数。

相应的，当第二移位寄存器30的电路结构与第一移位寄存器10相同或类似时，可设置第4k-3级第二移位寄存器30的第一时钟端PCK1连接第二时钟信号线LCK2，第4k-3级第二移位寄存器30的第二时钟端PCK2连接第一时钟信号线LCK1；第4k-2级第二移位寄存器30的第一时钟端PCK1连接第三时钟信号线LCK3，第4k-2级第二移位寄存器30的第二时钟端PCK2连接第二时钟信号线LCK2；第4k-1级第二移位寄存器30的第一时钟端PCK1连接第四时钟信号线LCK4，第4k-1级第二移位寄存器30的第二时钟端PCK2连接第三时钟信号线LCK3；第4k级第二移位寄存器30的第一时钟端PCK1连接第一时钟信号线LCK1，第4k级第二移位寄存器30的第二时钟端PCK2连接第四时钟信号线LCK4。

本实施例这样设置，相当于实现了基于四时钟信号线的扫描驱动电路100的设计，相比于仅设置两条时钟信号线，本实施例中每条时钟信号线的负载均减小，时钟信号线的等效阻抗减小，可以有效降低产品功耗。

需要说明的是，上述实施例中示例性地给出了各时钟信号线与各时钟端的连接关系，而未提及反相时钟端与反相时钟信号线。在其他实施方式中，可选地，当扫描驱动电路100采用上述各实施方式提供的其他结构，例如图9中的结构时，在还设置有各时钟端对应的反相时钟端的条件下，可以对应设置相应的反相时钟信号线。各反相时钟信号线与各反相时钟端的连接方式可参照各时钟信号线与各时钟端的连接方式，只要保证同一移位寄存器中的第一时钟端PCK1与第一反相时钟端PCK1B接入互为反相的两个时钟信号即可，此处不再赘述。

上述各实施方式中示例性的给出了扫描信号GOUT的导通脉冲与级传信号Carry的第一电位脉冲的电位高低相同，但不作为对本发明的限定。在其他实施方式中，可选地，扫描信号GOUT的导通脉冲与级传信号Carry的第一电位脉冲的电位高低不同，下面以扫描信号GOUT的导通脉冲为高电位，级传信号Carry的第一电位脉冲为低电位为例进行说明。

图15是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图15，扫描驱动电路100中包括多个寄存器组101，每j(j为大于或等于2的整数，例如j为2)个第一移位寄存器10作为一个寄存器组101，每个寄存器组101中的第一个第一移位寄存器10对应连接一个传输控制模块20。下面对该架构中可采用的第二移位寄存器30的结构及其驱动时序进行说明。

图16是本发明实施例提供的一种第二移位寄存器的结构示意图。参见图16，在一种实施方式中，可选地，第二移位寄存器30中包括：第三时钟端PCK3和/或第三反相时钟端PCK3B，以及第四时钟端PCK4和/或第四反相时钟端PCK4B，第二移位寄存器30用于根据第三时钟端PCK3和/或第三反相时钟端PCK3B，以及第四时钟端PCK4和/或第四反相时钟端PCK4B接入的信号，对第二移位寄存器20的输入端IN2接入的信号进行移位输出，并自第二移位寄存器20的输出端OUT2输出扫描信号。以上“和/或”关系中，以下均示例性地给出了“和”的情况下的具体说明，“或”的情况下的电路原理类似，不再赘述。其中，第三时钟端PCK3和第三反相时钟端PCK3B接入的信号互为反相信号；第四时钟端PCK4和第四反相时钟端PCK4B接入的信号互为反相信号。示例性地，第一移位寄存器10的第一时钟端PCK1和第二时钟端PCK2接入的信号的脉冲频率和脉冲宽度均相同，且第一电位脉冲交错出现。第二移位寄存器30的第三时钟端PCK3和第四时钟端PCK4接入的信号的脉冲频率和脉冲宽度均相同，且第一电位脉冲交错出现。第一移位寄存器10的第一时钟端PCK1接入的信号的脉冲频率为对应的第二移位寄存器30的第三时钟端PCK3接入的信号的脉冲频率的j倍，例如二倍，也即j为2。第二移位寄存器30的第三时钟端PCK3接入的信号中的各第一电位脉冲例如与对应的第一移位寄存器10的第二时钟端PCK2接入的信号中的部分第一电位脉冲相对应，且脉冲宽度相同。

参见图16，在上述各实施方式的基础上，可选地，第二移位寄存器30中包括：第二输入单元51、第三反相单元52、第二传输单元53、第四反相单元54和第二输出单元55。

第二输入单元51的输入端连接第二移位寄存器30的输入端IN2，第二输入单元51的第一控制端连接第三时钟端PCK3，和/或，第二输入单元51的第二控制端连接第三反相时钟端PCK3B。第三反相单元52的控制端连接第二输入单元51的输出端，第三反相单元52的第一输入端接入第一电源信号，例如第三反相单元52的第一输入端连接第二移位寄存器30的第一电源端PVGH2，第三反相单元52的第二输入端接入第二电源信号，例如第三反相单元52的第二输入端连接第二移位寄存器30的第二电源端PVGL2。第二传输单元53的输入端连接第三反相单元52的输出端，第二传输单元53的第一控制端连接第四时钟端PCK4，和/或，第二传输单元53的第二控制端连接第四反相时钟端PCK4B。第四反相单元54的控制端连接第二传输单元53的输出端，第四反相单元54的第一输入端接入第一电源信号，例如第四反相单元54的第一输入端连接第二移位寄存器30的第一电源端PVGH2，第四反相单元54的第二输入端接入第二电源信号，例如第四反相单元54的第二输入端连接第二移位寄存器30的第二电源端PVGL2。第二输出单元分别连接第二传输单元的输出端、第四反相单元的输出端和第二移位寄存器的输出端。第二输出单元55的第一控制端连接第四反相单元54的输出端，第二输出单元55的第二控制端连接第二传输单元53的输出端，第二输出单元55的第一输入端接入第一电源信号，例如第二输出单元55的第一输入端连接第二移位寄存器30的第一电源端PVGH2，第二输出单元55的第二输入端接入第二电源信号，例如第二输出单元55的第二输入端连接第二移位寄存器30的第二电源端PVGL2，第二输出单元55的输出端连接第二移位寄存器30的输出端OUT2。

其中，第二移位寄存器30的第一电源端PVGH2可接入第一电源信号，第二电源端PVGL2可接入第二电源信号。

其中，第二输入单元51用于根据第三时钟端PCK3和/或第三反相时钟端PCK3B的电位控制是否将第二移位寄存器30的输入端IN2接入的信号输出。第三反相单元532用于将第二输入单元51的输出端的电位反相后输出；第二传输单元53用于根据第四时钟端PCK4和/或第四反相时钟端PCK4B的电位控制是否将第三反相单元52的输出端的电位输出；第四反相单元54用于将第二传输单元53输出的电位反相后输出；第二输出单元55用于根据第二传输单元53的输出端的电位和第四反相单元54的输出端的电位控制第一电源信号或第二电源信号作为扫描信号输出；第二输出单元55例如根据第四反相单元54的输出端的电位控制第二输出单元55的第一输入端与输出端之间是否连通，并根据第二传输单元53的输出端的电位控制第二输出单元55的第二输入端与输出端之间是否连通。同一第二移位寄存器中的第二输入单元51和第二传输单元53可分时导通。

图17是本发明实施例提供的另一种第二移位寄存器的结构示意图。参见图17，进一步地，第二移位寄存器30中还可以包括：第五反相单元56和第三传输单元57。第五反相单元56连接第三反相单元52的输出端，并接入第一电源信号和第二电源信号。例如，第五反相单元56的控制端连接第三反相单元52的输出端，第五反相单元56的第一输入端接入第一电源信号，第五反相单元56的第二输入端接入第二电源信号，第五反相单元56用于将第三反相单元52输出的电位反相后输出。第三传输单元57连接于第三反相单元52的控制端(或第二输入单元51的输出端)与第五反相单元56的输出端之间，且第三传输单元57的第一控制端连接第三反相时钟端PCK3B，和/或，第三传输单元57的第二控制端连接第三时钟端PCK3，第三传输单元57用于根据第三时钟端PCK3和/或第三反相时钟端PCK3B的电位控制第三反相单元52的控制端和第五反相单元56的输出端之间是否连通。同一第二移位寄存器中的第三传输单元57和第二输入单元51的通断状态可相反。

第五反相单元56和第三传输单元57的具体作用可参考对第一移位寄存器10中的第二反相单元43和第一传输单元44的描述，此处不再赘述。

继续参见图17，在上述各实施方式的基础上，可选地，第二移位寄存器30中还可以包括：第六反相单元58和第四传输单元59。第六反相单元58连接第四反相单元54的输出端，并接入第一电源信号和第二电源信号，用于将第四反相单元54输出的电位反相后输出。第四传输单元59连接于第四反相单元54的控制端(或第二传输单元53的输出端)与第六反相单元58的输出端之间，且第四传输单元59的第一控制端连接第四反相时钟端PCK4B，和/或，第四传输单元59的第二控制端连接第四时钟端PCK4，第四传输单元59用于根据第四时钟端PCK4和/或第四反相时钟端PCK4B的电位控制第四反相单元54的控制端和第六反相单元58的输出端之间是否连通。同一第二移位寄存器中的第二传输单元53和第四传输单元59的通断状态可相反。

第六反相单元58和第四传输单元59的具体作用可参考对第一移位寄存器10中的第二反相单元43和第一传输单元44的描述，此处不再赘述。

继续参见图17，在上述各实施方式的基础上，可选地，第二移位寄存器30中还包括耦合模块，用于基于第三时钟端PCK3的电位跳变，对第二输出单元55的第二控制端的电位进行耦合控制，以提高第二移位寄存器30的输出稳定性。具体而言，耦合模块中可以包括：初始化单元71、第五传输单元75、第六传输单元73、耦合单元72和开关单元74。

初始化单元71的输入端接入第一电源信号，初始化单元71的控制端连接第二输入单元51的输出端，初始化单元71的输出端连接耦合单元72的第一端，初始化单元71用于根据第二输入单元51的输出端的电位导通或关断。第五传输单元75连接于第二传输单元53的输出端与耦合单元72的第二端之间，用于根据第三时钟端PCK3的电位导通或关断。第六传输单元73连接于第三时钟端PCK3和耦合单元72的第一端之间，且第六传输单元73的控制端连接第五传输单元75的输出端，第六传输单元73用于根据第六传输单元73的控制端的电位导通或关断。开关单元74的控制端和开关单元74的第一端均连接耦合单元72的第二端，开关单元74的第二端连接第二输出单元55的第二控制端，开关单元74用于根据开关单元74的控制端的电位导通或关断。

具体而言，第五传输单元75用于响应第三时钟端PCK3接入的信号，将第二传输单元53的输出端的电位传输至耦合单元72的第二端；第六传输单元73用于响应耦合单元72的第二端的电位将第三时钟端PCK3接入的信号传输至耦合单元72的第一端；耦合单元72用于在第三时钟端PCK3接入的信号进行电位跳变时，对耦合单元72的第二端进行电位耦合；开关单元74用于将耦合单元72的第二端耦合后的电位向第二输出单元55的第二控制端传输。

示例性的，第二输出单元55的第二控制端接入低电位时，控制第二输出单元55的第二输入端与输出端之间导通。当第三时钟端PCK3接入高电位，第二传输单元53输出端为低电位时，耦合单元72两端的压差为高电位减去低电位。当第三时钟端PCK3接入的信号由高电位跳转至低电位时，耦合单元72将低电位耦合至耦合单元72的第二端，使得耦合单元72的第二端为超低电位，开关单元74将该超低电位传输至第二输出单元55的第二控制端，从而控制第二输出单元55的第二输入端与输出端之间充分导通，使得第二输出单元55可以准确输出第二电源信号，提高扫描信号GOUT的准确性。

在此基础上，初始化单元71用于响应第二输入单元51的输出端的电位，将第一电源信号传输至耦合单元72的第一端，对耦合单元72的第一端进行复位，清除耦合单元72的第一端的残留电荷，便于耦合单元72后续进行耦合控制。

在上述各实施方式的基础上，可选地，第二移位寄存器30中还包括复位单元76，复位单元76连接于第二移位寄存器30的复位端PV1和第二输出单元55的第二控制端之间，且复位单元76的控制端连接第二移位寄存器30的复位控制端PRST。示例性地，复位控制端PRST接入复位控制信号，复位端PV1可接入第一电源信号。具体地，在显示面板刚上电时，复位控制信号控制复位单元76导通，复位单元76将第一电源信号传输至第二输出单元55的第二控制端，使第二输出单元55不输出第二电源信号。同时，第四反相单元54对第一电源信号进行反相，使得第二输出单元55的第一输入端与输出端之间导通，第二输出单元55输出第一电源信号，实现对第二移位寄存器30的复位。

下面结合第二移位寄存器30的具体结构，对第二移位寄存器30的工作过程进行说明。

继续参见图17，具体地，可选地，参考图7或图8，第二输入单元51包括第三十六晶体管T36和/或第三十七晶体管T37；第三十六晶体管T36的栅极连接第三时钟端PCK3，第三十六晶体管T36的第一极连接第二移位寄存器30的输入端IN2，第三十六晶体管T36的第二极连接第二输入单元51的输出端；第三十七晶体管T37的栅极连接第三反相时钟端PCK3B，第三十七晶体管T37的第一极连接第二移位寄存器30的输入端IN2，第三十七晶体管T37的第二极连接第二输入单元51的输出端，第三十七晶体管T37与第三十六晶体管T36并联连接。其中，第三十六晶体管T36和第三十七晶体管T37的沟道类型不同；例如第三十六晶体管T36为P型晶体管，第三十七晶体管T37为N型晶体管。

第三反相单元52包括第二十一晶体管T21和第二十二晶体管T22；第二十一晶体管T21的栅极和第二十二晶体管T22的栅极均连接第二输入单元51的输出端，第二十一晶体管T21的第一极接入第一电源信号，第二十一晶体管T21的第二极与第二十二晶体管T22的第二极均连接第三反相单元52的输出端，第二十二晶体管T22的第一极接入第二电源信号。其中，第二十一晶体管T21和第二十二晶体管T22的沟道类型不同，例如第二十一晶体管T21为P型晶体管，第二十二晶体管T22为N型晶体管。

第二传输单元53包括第二十三晶体管T23和/或第二十四晶体管T24；第二十三晶体管T23的栅极连接第四时钟端PCK4，第二十三晶体管T23的第一极连接第三反相单元52的输出端，第二十三晶体管T23的第二极连接第四反相单元54的控制端；第二十四晶体管T24的栅极连接第四反相时钟端PCK4B，第二十四晶体管T24的第一极连接第三反相单元52的输出端，第二十四晶体管T24的第二极连接第四反相单元54的控制端，第二十四晶体管T24与第二十三晶体管T23并联连接。其中，第二十三晶体管T23和第二十四晶体管T24的沟道类型不同，例如第二十三晶体管T23为P型晶体管，第二十四晶体管T24为N型晶体管。第三十六晶体管T36和第二十三晶体管T23的沟道类型可相同。第二十四晶体管T24和第三十七晶体管T37的沟道类型可相同。第三十六晶体管T36和第二十四晶体管T24的沟道类型可不同。第二十四晶体管T24和第二十三晶体管T23的沟道类型可不同。

第四反相单元54包括第二十五晶体管T25和第二十六晶体管T26；第二十五晶体管T25的栅极和第二十六晶体管T26的栅极均与第二传输单元53的输出端连接，第二十五晶体管T25的第一极接入第一电源信号，第二十六晶体管T26的第一极接入第二电源信号，第二十五晶体管T25的第二极与第二十六晶体管T26的第二极均连接第四反相单元54的输出端。其中，第二十五晶体管T25和第二十六晶体管T26的沟道类型不同，例如第二十五晶体管T25为P型晶体管，第二十六晶体管T26为N型晶体管。

第五反相单元56包括第三十二晶体管T32和第三十三晶体管T33，第三十二晶体管T32的栅极和第三十三晶体管T33的栅极为第五反相单元56的控制端，第三十二晶体管T32的第一极接入第一电源信号，第三十三晶体管T33的第一极接入第二电源信号，第三十二晶体管T32的第二极与第三十三晶体管T33的第二极连接第五反相单元56的输出端。其中，第三十二晶体管T32和第三十三晶体管T33的沟道类型不同，例如第三十二晶体管T32为P型晶体管，第三十三晶体管T33为N型晶体管。

第三传输单元57包括第三十四晶体管T34和/或第三十五晶体管T35，第三十四晶体管T34的栅极连接第三反相时钟端PCK3B，第三十四晶体管T34的第一极与第五反相单元56的输出端连接，第三十四晶体管T34的第二极与第三反相单元52的控制端连接；第三十五晶体管T35的栅极连接第三时钟端PCK3，第三十五晶体管T35的第一极与第五反相单元56的输出端连接，第三十五晶体管T35的第二极与第三反相单元52的控制端连接，第三十五晶体管T35与第三十四晶体管T34并联连接。其中，第三十四晶体管T34和第三十五晶体管T35的沟道类型不同，例如第三十四晶体管T34为P型晶体管，第三十五晶体管T35为N型晶体管。第三十四晶体管T34和第三十六晶体管T36的沟道类型可相同。第三十五晶体管T35和第三十七晶体管T37的沟道类型可相同。第三十六晶体管T36和第三十五晶体管T35的沟道类型可不同。第三十七晶体管T37和第三十四晶体管T34的沟道类型可不同。

第六反相单元58包括第三十八晶体管T38和第三十九晶体管T39，第三十八晶体管T38的栅极和第三十九晶体管T39的栅极均连接第六反相单元58的控制端，第三十八晶体管T38的第一极接入第一电源信号，第三十九晶体管T39的第一极接入第二电源信号，第三十八晶体管T38的第二极和第三十九晶体管T39的第二极均连接第六反相单元58的输出端。其中，第三十八晶体管T38和第三十九晶体管T39的沟道类型不同，例如第三十八晶体管T38为P型晶体管，第三十九晶体管T39为N型晶体管。

第四传输单元59包括第四十晶体管T40和/或第四十一晶体管T41；第四十晶体管T40的栅极连接第四反相时钟端PCK4B，第四十晶体管T40的第一极连接第六反相单元58的输出端，第四十晶体管T40的第二极连接第四反相单元54的控制端；第四十一晶体管T41的栅极连接第四时钟端PCK4，第四十一晶体管T41的第一极连接第六反相单元58的输出端，第四十一晶体管T41的第二极连接第四反相单元54的控制端，第四十一晶体管T41与第四十晶体管T40并联连接。其中，第四十晶体管T40和第四十一晶体管T41的沟道类型不同，例如第四十晶体管T40为P型晶体管，第四十一晶体管T41为N型晶体管。第四十晶体管T40和第二十三晶体管T23的沟道类型可相同。第四十晶体管T40和第二十四晶体管T24的沟道类型可不同。第四十一晶体管T41和第二十四晶体管T24的沟道类型可相同。第四十一晶体管T41和第二十三晶体管T23的沟道类型可不同。

第二输出单元55包括第四十二晶体管T42和第四十三晶体管T43，第四十二晶体管T42的栅极连接第二输出单元55的第一控制端，第四十二晶体管T42的第一极接入第一电源信号，第四十二晶体管T42的第二极连接第二移位寄存器30的输出端OUT2；第四十三晶体管T43的栅极连接第二输出单元55的第二控制端，第四十三晶体管T43的第一极接入第二电源信号，第四十三晶体管T43的第二极连接第二移位寄存器30的输出端OUT2。其中，第四十二晶体管T42和第四十三晶体管T43的沟道类型相同，例如均为P型晶体管。

进一步地，第二输出单元55还包括第四十五晶体管T45，第四十五晶体管T45的栅极接入第二电源信号，第四十五晶体管T45连接于第二传输单元53的输出端与第二输出单元55的第二控制端(或第四十三晶体管T43的栅极)之间。第四十五晶体管T45例如为P型晶体管。

第五传输单元75包括第二十七晶体管T27；第二十七晶体管T27的栅极连接第三时钟端PCK3，第二十七晶体管T27的第一极连接第四反相单元54的控制端，第二十七晶体管T27的第二极连接耦合单元72的第二端。第二十七晶体管T27例如为N型晶体管。

进一步地，第五传输单元75还包括第二十八晶体管T28；第二十八晶体管T28的栅极接入第二电源信号，第二十八晶体管T28连接于第二十七晶体管T27的第二极与耦合单元72的第二端之间。第二十八晶体管T28例如为P型晶体管。通过设置第二十八晶体管T28，可以避免耦合单元72的第二端的超低电位传输至第四传输单元59和第二传输单元53，可以避免超低电位对第二传输单元53和第四传输单元59造成损坏。

第六传输单元73包括第二十九晶体管T29；第二十九晶体管T29的栅极与第五传输单元75的输出端连接，第二十九晶体管T29的第一极连接第三时钟端PCK3，第二十九晶体管T29的第二极连接耦合单元72的第一端。第二十九晶体管T29例如为P型晶体管。

耦合单元72包括第二电容C2；第二电容C2的第一极为耦合单元72的第一端，第二电容C2的第二极为耦合单元72的第二端。

开关单元154包括第三十晶体管T30；第三十晶体管T30的栅极连接第五传输单元75的输出端，第三十晶体管T30的第一极连接耦合单元72的第二端，第三十晶体管T30的第二极连接第四十三晶体管T43的栅极。第三十晶体管T30例如为P型晶体管。

初始化单元71包括第三十一晶体管T31，第三十一晶体管T31的栅极连接第二输入单元51的输出端，第三十一晶体管T31的第一极接入第一电源信号，第三十一晶体管T31的第二极连接第二电容C2的第一端。第三十一晶体管T31例如为P型晶体管。

复位单元76包括第四十四晶体管T44，第四十四晶体管T44的栅极连接复位控制端PRST，第四十四晶体管T44的第一极连接复位端PV1，第四十四晶体管T44的第二极连接第二传输单元53的输出端。第四十四晶体管T44例如为P型晶体管。

图18是本发明实施例提供的一种第二移位寄存器的驱动时序示意图。结合图17和图18，将第二移位寄存器30的输入端IN2接入的信号记为第二输入信号EIN，将第三时钟端PCK3接入的信号记为第三时钟信号ECK1，将第三反相时钟端PCK3B接入的信号记为第三反相时钟信号ECK1B，将第四时钟端PCK4接入的信号记为第四时钟信号ECK2，将第四反相时钟端PCK4B接入的信号记为第四反相时钟信号ECK2B，以第一电位脉冲为低电位脉冲，导通脉冲为高电位脉冲为例，第二移位寄存器30的驱动过程为：

第一阶段t1’，第二输入信号EIN为低电位，第三时钟信号ECK1为低电位，第三反相时钟信号ECK1B为高电位，第四时钟信号ECK2为高电位，第四反相时钟信号ECK2B为低电位。第三十六晶体管T36和第三十七晶体管T37导通，第三十六晶体管T36和第三十七晶体管T37将第二输入信号EIN输出，则第二十一晶体管T21导通，第三反相单元52输出第一电源信号，即输出高电位。第三十四晶体管T34和第三十五晶体管T35关断。第二十三晶体管T23和第二十四晶体管T24关断，第二传输单元53的输出端的电位维持与上一阶段相同的电位，因此第二输出单元55维持上一时段的输出状态，扫描信号GOUT为低电位。

第二阶段t2’，第二输入信号EIN为高电位，第三时钟信号ECK1为高电位，第三反相时钟信号ECK1B为低电位，第四时钟信号ECK2为低电位，第四反相时钟信号ECK2B为高电位。第三十六晶体管T36和第三十七晶体管T37关断，第二输入单元51的输出端维持低电位，第三反相单元52输出高电位，则第三十三晶体管T33导通，输出低电位。第三十四晶体管T34和第三十五晶体管T35导通，使第三反相单元52的控制端维持低电位。第二十三晶体管T23和第二十四晶体管T24导通，第二传输单元53将高电位输出，则第四十三晶体管T43关断。第四反相单元54输出低电位，则第四十二晶体管T42导通，输出第一电源信号，该阶段扫描信号GOUT为高电位。

在第三反相单元52的控制端为低电位时，第三十一晶体管T31导通，将第一电源信号传输至第二电容C2的第一极，对第二电容C2的第一极进行初始化。由于第三时钟信号ECK1为高电位，第二十七晶体管T27导通，将第二十三晶体管T23和第二十四晶体管T24输出的高电位传输至第二电容C2的第二极，对第二电容C2的第二极进行初始化。且第二十九晶体管T29和第三十晶体管T30关断，不会对第二输出单元55的第二控制端进行耦合控制。

第三阶段t3’，第二输入信号EIN为高电位，第三时钟信号ECK1为低电位，第三反相时钟信号ECK1B为高电位，第四时钟信号ECK2为高电位，第四反相时钟信号ECK2B为低电位。第三十六晶体管T36和第三十七晶体管T37导通，将第二输入信号EIN输出，第二十二晶体管T22导通，第三反相单元52将第二电源信号输出。第二十三晶体管T23和第二十四晶体管T24关断，不导通，第四反相单元54的控制端维持上一时段的高电位，维持第四十二晶体管T42导通，第二输出单元55输出第一电源信号。第三十八晶体管T38导通，第六反相单元58将第一电源信号输出，第四十晶体管T40和第四十一晶体管T41导通，将高电位传输至第四反相单元54的控制端，保证第四反相单元54的控制端维持高电位。该阶段扫描信号GOUT维持高电位。

第四阶段t4’，第二输入信号EIN为高电位，第三时钟信号ECK1为高电位，第三反相时钟信号ECK1B为低电位，第四时钟信号ECK2为低电位，第四反相时钟信号ECK2B为高电位。第三十六晶体管T36和第三十七晶体管T37关断，第二输入单元51的输出端维持为高电位，第二十二晶体管T22输出第二电源信号，第三十二晶体管T32导通，第五反相单元56输出第一电源信号，第三十四晶体管T34和第三十五晶体管T35导通，保证第二输入单元51的输出端维持为高电位。第二十三晶体管T23和第二十四晶体管T24导通，将低电位传输至第四反相单元54的控制端，第四十三晶体管T43导通，第四反相单元54输出高电位，第四十二晶体管T42关断。该阶段扫描信号GOUT为低电位。

此时，第三时钟信号ECK1为高电位，第二十七晶体管T27导通，将第二十三晶体管T23和第二十四晶体管T24输出的低电位传输至第二电容C2的第二极，第二十九晶体管T29导通，将第三时钟信号ECK1的高电位传输至第二电容C2的第一极，第二电容C2两端的压差为高电位减去低电位。

第五阶段t5’，第二输入信号EIN为高电位，第三时钟信号ECK1为低电位，第三反相时钟信号ECK1B为高电位，第四时钟信号ECK2为高电位，第四反相时钟信号ECK2B为低电位。第三十六晶体管T36和第三十七晶体管T37导通，第二输入单元51将高电位输出，第二十二晶体管T22输出第二电源信号，即输出低电位，但是第二十三晶体管T23和第二十四晶体管T24关断，第四反相单元54的控制端维持上一时段中的低电位。

第二电容C2的第二极为低电位，第二十九晶体管T29和第三十晶体管T30导通，第二十九晶体管T29将第三时钟信号ECK1传输至第二电容C2的第一极，即第二电容C2的第一极由高电位变为低电位，基于电容耦合作用，第二电容C2的第二极变为超低电位，第三十晶体管T30导通，将该超低电位传输至第四十三晶体管T43的栅极，从而保持第四十三晶体管T43导通，输出第二电源信号，即扫描信号GOUT为低电位。

后续各阶段重复第四阶段t4’和第五阶段t5’的驱动过程，直至第二输入信号EIN再次跳变为低电位。其中，若第二输入信号EIN始终维持高电位，不具有低电位阶段，则该第二移位寄存器30的驱动过程不具有第二阶段t2’和第三阶段t3’，而是连续重复第四阶段t4’和第五阶段t5’，使扫描信号GOUT保持为截止电位(此处为低电位)。

图19是本发明实施例提供的又一种扫描驱动电路的结构示意图；图19中示例性的给出了一级传输控制模块20及其连接的第一移位寄存器10和第二移位寄存器30。参见图19，示例性地，第一移位寄存器10可采用如图3中的结构，第二移位寄存器30可采用如图17中的结构，传输控制模块20的结构可参见对图5的解释。

图20是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图，可对应图19中的电路结构中，在第一移位寄存器10输出第一电位脉冲时，传输控制模块20的输入端与输出端之间导通时的驱动时序。结合图19和图20可知，第一移位寄存器10对扫描输入信号SIN的第一电位脉冲(此处为低电位脉冲)进行移位，级传信号Carry中的第一电位脉冲与第二时钟信号SCK2中的低电位脉冲对应。在级传信号Carry的第一电位脉冲阶段，传输控制信号C3控制第十二晶体管T12导通，反相传输控制信号C3B控制第十三晶体管T13导通，使得控制传输控制模块20的输入端和输出端之间连通，第二移位寄存器30可接收级传信号Carry，并实现对级传信号Carry的第一电位脉冲的转换，得到具有高电位导通脉冲的扫描信号GOUT。

反之，在级传信号Carry的第一电位脉冲阶段，传输控制信号C3控制第十二晶体管T12关断，反相传输控制信号C3B控制第十三晶体管T13关断，使得传输控制模块20的输入端和输出端之间断开时，第二移位寄存器30不能接收级传信号Carry，此时传输控制信号C3控制第十四晶体管T14导通，使第二移位寄存器30稳定接收第一电源信号VGH的高电位，使第二移位寄存器30输出的扫描信号GOUT维持截止电位。

其中，在显示过程中，复位控制端PRST接收的复位控制信号RST可维持高电位，使第四十四晶体管T44维持关断状态，不影响各级第二移位寄存器30的正常工作。

图21是本发明实施例提供的又一种扫描驱动电路的驱动时序示意图。图21中示例性地给出了4级扫描信号，并对应给出了第一级传信号Carry1、第三级传信号Carry3、第五级传信号Carry5和第七级传信号Carry7。参见图21，在第一类型帧F1中，传输控制信号C3维持高电位，反相传输控制信号C3B维持低电位，使得在第一类型帧F1中传输控制模块20的输入端与输出端之间保持导通，则各级扫描信号GOUT中均具有导通脉冲。在第二类型帧F2中，传输控制信号C3在部分时段为低电位，反相传输控制信号C3B在相应时段为高电位，使得在第二类型帧F2中的部分时段传输控制模块20的输入端与输出端之间断开。例如在第三级传信号Carry3至第五级传信号Carry5的第一电位脉冲阶段，传输控制信号C3为低电位，反相传输控制信号C3B为高电位，可使得第二扫描信号GOUT2与第三扫描信号GOUT3中无导通脉冲，维持截止电位。

图22是本发明实施例提供的又一种扫描驱动电路的结构示意图；参见图22，在一种实施方式中，可选地，扫描驱动电路100对应连接八条时钟信号线和两条传输控制信号线。其中，与各第一移位寄存器10连接的时钟信号线的布设方式及其相应的各种变形，以及与各传输控制模块20连接的传输控制信号线的布设方式及其相应的各种变形均可参见上述各实施方式中的说明，此处不再赘述。以下主要对第二移位寄存器30相关的时钟信号线的布设方式进行说明。

示例性地，与第二移位寄存器30相关的四条时钟信号线分别为第七时钟信号线L7、第七反相时钟信号线L7B、第八时钟信号线L8和第八反相时钟信号线L8B。第七时钟信号线L7与第七反相时钟信号线L7B传输互为反相的时钟信号，第八时钟信号线L8和第八反相时钟信号线L8B传输互为反相的时钟信号。第七时钟信号线L7与第八时钟信号线L8传输的时钟信号的脉冲频率和脉冲宽度相同，且低电位脉冲交错出现。

第一级第二移位寄存器30中的第三时钟端PCK3、第三反相时钟端PCK3B、第四时钟端PCK4和第四反相时钟端PCK4B分别对应连接第七时钟信号线L7、第七反相时钟信号线L7B、第八时钟信号线L8和第八反相时钟信号线L8B。第二级第二移位寄存器30中的第三时钟端PCK3、第三反相时钟端PCK3B、第四时钟端PCK4和第四反相时钟端PCK4B分别对应连接第八时钟信号线L8、第八反相时钟信号线L8B、第七时钟信号线L7和第七反相时钟信号线L7B。后续各奇数级第二移位寄存器30与时钟信号线的连接关系可参照第一级第二移位寄存器30，各偶数级第二移位寄存器30与时钟信号线的连接关系可参照第二级第二移位寄存器30。

在上述各实施方式的基础上，可选地，通过在第二移位寄存器的适当位置添加反相器，可以有效减少信号线的数量和/或减少驱动芯片的信号输出通道与信号输出端口数量，为降低产品功耗和实现显示面板的灵活布线提供有利条件，下面就其中的几种设置方式进行说明。

继续参见图22，在一种实施方式中，可选地，可将一个反相器66设置于第七时钟信号线L7和第七反相时钟信号线L7B之间，和/或，将一个反相器67设置于第八时钟信号线L8和第八反相时钟信号线L8B之间。上述反相器均可设置于显示面板的下边框处，以减少对显示面板侧边框面积的占用，有利于窄边框的实现。

图23是本发明实施例提供的又一种扫描驱动电路的结构示意图；参见图10，在另一种实施方式中，可选地，第二移位寄存器30中还可以设置两个反相器；其中，第八反相器68连接于第三时钟端PCK3和第三反相时钟端PCK3B之间，相当于同一第二移位寄存器30中第二输入单元51和第三传输单元57共用同一反相器。第九反相器69连接于第四时钟端PCK4和第四反相时钟端PCK4B之间，相当于同一第二移位寄存器30中第二传输单元53和第四传输单元59共用同一反相器。图23中采用第二移位寄存器30中除反相器68和反相器69以外的方框表示图17中的电路。通过设置反相器68和反相器69，可以省去各第三反相时钟端PCK3B和各第四反相时钟端PCK4B所连接的反相时钟信号线，通过在各第二移位寄存器30中添加两个反相器，可以减少一半的时钟信号线。

上述实施方式中示例性地给出了针对每个第二移位寄存器30中分别单独设置第八反相器和第九反相器，但不作为对本发明的限定。在其他实施方式中，还可以设置至少两个第二移位寄存器30共用同一第八反相器，例如部分或全部第二移位寄存器30共用同一第八反相器，例如图22所示，反相器66可作为部分或全部奇数级第二移位寄存器30所共用的第八反相器，反相器67可作为部分或全部偶数级第二移位寄存器30所共用的第八反相器。和/或，还可以设置至少两个第二移位寄存器30共用同一第九反相器，例如部分或全部第二移位寄存器30共用同一第九反相器，例如图22所示，反相器67可作为部分或全部奇数级第二移位寄存器30所共用的第九反相器，反相器66可作为部分或全部偶数级第二移位寄存器30所共用的第九反相器。部分或全部奇数级第二移位寄存器30中的第八反相器可复用为部分或全部偶数级第二移位寄存器30中的第九反相器。部分或全部奇数级第二移位寄存器30中的第九反相器可复用为部分或全部偶数级第二移位寄存器30中的第八反相器。

图24是本发明实施例提供的又一种扫描驱动电路的结构示意图。参见图24，在又一种实施方式中，可选地，每个第二移位寄存器30中可设置：第四反相器81连接于第二输入单元51的第一控制端和第二控制端之间，和/或，第七反相器84连接于第四传输单元59的第一控制端和第二控制端之间；以及，第五反相器83连接于第二传输单元53的第一控制端和第二控制端之间，和/或，第六反相器82连接于第三传输单元57的第一控制端和第二控制端之间。如图24所示，可以将上述四个反相器均设置于第二移位寄存器30中。这样设置，可使得第二移位寄存器30中的各反相时钟端作为内部端口，无需连接反相时钟信号线，相应的，参见图25，显示面板中也无需布设各反相时钟信号线，同样利于实现窄边框的效果。

上述各实施方式中示例性地给出了针对各级第一移位寄存器10的第一时钟端PCK1和第二时钟端PCK2，设置两条时钟信号线的方案。但上述布线方式并不作为对本发明的限定。在其他实施方式中，可选地，参见图26，针对各级第一移位寄存器10的第一时钟端PCK1和第二时钟端PCK2，还可以设置四条时钟信号线，四条时钟信号线与各级第一移位寄存器10的连接关系可参见对图13的描述，此处不再赘述。

图27是本发明实施例提供的一种反相器的结构示意图。参见图27，上述提及的各反相器均可采用该结构。具体地，反相器中可包括晶体管T18和T19，晶体管T18和T19的栅极均连接反相器的控制端NC，晶体管T18的第一极接入第一电源信号VGH，晶体管T19的第一极接入第二电源信号VGL，晶体管T18和T19的第二极均连接反相器的输出端NO。其中，晶体管T18和T19的沟道类型不同，例如晶体管T18为P型晶体管，晶体管T19为N型晶体管。示例性地，该反相器可采用CMOS工艺制备。

需要说明的是，上述各实施方式中，对存在“和/或”的设置关系中，均示例性地给出了“和”的情况下的具体说明，实际应用中，任意一种“或”的情况下，扫描驱动电路也可正常运行，电路原理类似，不再赘述。

本发明实施例还提供了一种显示面板，包括本发明任意实施例所提供的一个或多个扫描驱动电路，具备相应的有益效果。图28是本发明实施例提供的一种显示面板的结构示意图。参见图28，显示面板中包括显示区AA和非显示区NAA。扫描驱动电路100可设置于非显示区NAA中，多条扫描线LS延伸至显示区AA中，用于向显示区AA中的各子像素(图中未示出)传输扫描信号。示例性地，每个第二移位寄存器3030的输出端对应连接至少一条扫描线LS，一条扫描线LS例如连接至少一行子像素，以使该显示面板支持列方向上的分区不同频率的显示。子像素可包括像素电路和发光器件。

在上述各实施方式的基础上，可选地，显示面板中还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线。第4k-3级第一移位寄存器10的第一时钟端连接第一时钟信号线，第4k-3级第一移位寄存器10的第二时钟端连接第二时钟信号线；第4k-2级第一移位寄存器10的第一时钟端连接第二时钟信号线，第4k-2级第一移位寄存器10的第二时钟端连接第三时钟信号线；第4k-1级第一移位寄存器10的第一时钟端连接第三时钟信号线，第4k-1级第一移位寄存器10的第二时钟端连接第四时钟信号线；第4k级第一移位寄存器10的第一时钟端连接第四时钟信号线，第4k级第一移位寄存器10的第二时钟端连接第一时钟信号线；其中，k为正整数。

或者，显示面板中还包括：第五时钟信号线和第六时钟信号线；奇数级第一移位寄存器10的第一时钟端连接第五时钟信号线，奇数级第一移位寄存器10的第二时钟端连接第六时钟信号线；偶数级第一移位寄存器10的第一时钟端连接第六时钟信号线，偶数级第一移位寄存器10的第二时钟端连接第五时钟信号线。

在上述各实施方式的基础上，可选地，当第二移位寄存器30包括第三时钟端和第四时钟端时，显示面板还包括：第七时钟信号线和第八时钟信号线；奇数级第二移位寄存器30的第三时钟端连接第七时钟信号线，奇数级第二移位寄存器30的第四时钟端连接第八时钟信号线；偶数级第二移位寄存器30的第三时钟端连接第八时钟信号线，偶数级第二移位寄存器30的第四时钟端连接第七时钟信号线。

可选的，显示面板中包括多个扫描驱动电路，多个扫描驱动电路包括第一扫描驱动电路和第二扫描驱动电路，第一扫描驱动电路和第二扫描驱动电路共用多个第一移位寄存器10。第一扫描驱动电路中的第二移位寄存器30可包括第一输入单元、第一反相单元、第一输出单元、第二反相单元和第一传输单元中的部分或全部，例如与图11所示的结构相同或类似。第二扫描驱动电路中的第二移位寄存器30可包括第二输入单元、第三反相单元、第二传输单元、第四反相单元、第二输出单元、第五反相单元、第三传输单元、第六反相单元、第四传输单元、初始化单元、第五传输单元、第六传输单元、耦合单元和开关单元中的部分或全部，例如与图19所示的结构相同或类似。

第一扫描驱动电路和第二扫描驱动电路中的一者输出的扫描信号的导通脉冲为高电位导通脉冲，另一者输出的扫描信号的导通脉冲为低电位导通脉冲。例如，第一扫描驱动电路可用于输出扫描信号至与像素电路中的数据写入晶体管连接的扫描线，第一扫描驱动电路输出的扫描信号的导通脉冲可控制数据写入晶体管(可为P型晶体管)导通。第二扫描驱动电路可用于输出扫描信号至与像素电路中的阈值补偿晶体管(可为N型晶体管)连接的扫描线，第二扫描驱动电路输出的扫描信号的导通脉冲可控制阈值补偿晶体管导通。

示例性的，第一扫描驱动电路中的一个第二移位寄存器30可与一行像素电路电连接，相当于一驱一。示例性的，第二扫描驱动电路中的一个第二移位寄存器30可与至少两行(例如j行，j为大于或等于2的正整数)像素电路电连接，相当于一驱二或一驱多。

需要说明的是，在扫描驱动电路的各实施例中，针对不同的显示面板布线结构进行了具体说明，这些结构可以认为是本发明实施例提供的显示面板的相关结构，重复内容此处不再赘述。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种扫描驱动电路，其特征在于，包括：

多个第一移位寄存器；所述第一移位寄存器用于对所述第一移位寄存器的输入端接入的信号进行移位并输出级传信号；其中，本级所述第一移位寄存器的输出端连接下一级所述第一移位寄存器的输入端；

多个传输控制模块，多个所述传输控制模块的输入端分别对应连接至少部分所述第一移位寄存器的输出端；所述传输控制模块用于在导通时输出所述级传信号；

多个第二移位寄存器，多个所述第二移位寄存器的输入端分别对应连接多个所述传输控制模块的输出端；所述第二移位寄存器用于根据所述第二移位寄存器的输入端接入的信号输出扫描信号。

2.根据权利要求1所述的扫描驱动电路，其特征在于，所述第一移位寄存器用于根据所述第一移位寄存器的第一时钟端和/或第一反相时钟端，以及第二时钟端接入的信号，对所述第一移位寄存器的输入端接入的信号进行移位并输出级传信号；其中，所述第一时钟端和所述第一反相时钟端接入的信号互为反相信号；

优选地，所述第一移位寄存器包括：

第一输入单元，所述第一输入单元的输入端连接所述第一移位寄存器的输入端，所述第一输入单元的第一控制端连接所述第一时钟端，和/或，所述第一输入单元的第二控制端连接所述第一反相时钟端；所述第一输入单元用于根据所述第一时钟端和/或所述第一反相时钟端的电位控制是否将所述第一移位寄存器的输入端接入的信号输出；

第一反相单元，连接所述第一输入单元的输出端，并接入第一电源信号和第二电源信号，用于将所述第一输入单元的输出端的电位反相后输出；

第一输出单元，分别连接所述第一输入单元的输出端、所述第一反相单元的输出端、所述第一移位寄存器的第二时钟端和所述第一移位寄存器的输出端，并接入所述第一电源信号，用于根据所述第一输入单元的输出端的电位和所述第一反相单元的输出端的电位控制所述第一电源信号或所述第二时钟端接入的信号作为所述第一移位寄存器的输出信号；

优选地，所述第一移位寄存器中还包括：

第二反相单元，连接所述第一反相单元的输出端，并接入所述第一电源信号和所述第二电源信号，用于将所述第一反相单元输出的电位反相后输出；

第一传输单元，连接于所述第一反相单元的控制端和所述第二反相单元的输出端之间，且所述第一传输单元的第一控制端连接所述第一反相时钟端，和/或，所述第一传输单元的第二控制端连接所述第一时钟端；所述第一传输单元用于根据所述第一时钟端和/或所述第一反相时钟端的电位控制所述第一反相单元的控制端和所述第二反相单元的输出端之间是否连通；

优选地，同一所述第一移位寄存器中的所述第一输入单元和所述第一传输单元的通断状态相反。

3.根据权利要求2所述的扫描驱动电路，其特征在于，所述第一移位寄存器中还包括：

第一反相器，连接于所述第一输入单元的第一控制端与第二控制端之间，

和/或，第二反相器，连接于所述第一传输单元的第一控制端与第二控制端之间；

或者，所述第一移位寄存器中还包括：第三反相器，连接于所述第一时钟端与所述第一反相时钟端之间；

优选地，至少两个所述第一移位寄存器共用同一所述第三反相器。

4.根据权利要求1-3中任一项所述的扫描驱动电路，其特征在于，每个所述第一移位寄存器均对应连接一个所述传输控制模块；所述第一移位寄存器用于将所述第一移位寄存器的输入端接入的信号中的第一电位脉冲配置为所述级传信号中的第一电位脉冲，所述第二移位寄存器用于将所述第二移位寄存器的输入端接入的信号中的第一电位脉冲配置为所述扫描信号中的导通脉冲；

优选地，所述导通脉冲与所述第一电位脉冲的电位高低相同；

优选地，所述第二移位寄存器的电路结构与所述第一移位寄存器的电路结构相同；

优选地，连接同一所述传输控制模块的所述第一移位寄存器和所述第二移位寄存器中，所述第一移位寄存器的第一时钟端与所述第二移位寄存器的第二时钟端连接同一时钟信号线，所述第一移位寄存器的第二时钟端与所述第二移位寄存器的第一时钟端连接同一时钟信号线；

所述第一移位寄存器的第一时钟端与所述第一移位寄存器的第二时钟端接入的信号的脉冲宽度和脉冲频率均相同。

5.根据权利要求1-3中任一项所述的扫描驱动电路，其特征在于，所述扫描驱动电路包括多个寄存器组，每个所述寄存器组包括至少两个所述第一移位寄存器，每个寄存器组中的第一个第一移位寄存器对应连接一个所述传输控制模块；所述第一移位寄存器用于将所述第一移位寄存器的输入端接入的信号中的第一电位脉冲配置为所述级传信号中的第一电位脉冲；所述第二移位寄存器用于将所述第二移位寄存器的输入端接入的信号中的第一电位脉冲配置为所述扫描信号中的导通脉冲；

优选地，所述导通脉冲与所述第一电位脉冲的电位高低不同；

优选地，所述第二移位寄存器还包括：第三时钟端和/或第三反相时钟端，以及第四时钟端和/或第四反相时钟端，所述第二移位寄存器用于根据所述第三时钟端和/或所述第三反相时钟端，以及所述第四时钟端和/或所述第四反相时钟端接入的信号，对所述第二移位寄存器的输入端接入的信号进行移位输出；所述第三时钟端和所述第三反相时钟端接入的信号互为反相信号；所述第四时钟端和所述第四反相时钟端接入的信号互为反相信号；

其中，所述第一移位寄存器的第一时钟端和第二时钟端接入的信号的脉冲频率相同，所述第二移位寄存器的第三时钟端和第四时钟端接入的信号的脉冲频率相同；

每个所述寄存器组包括j个所述第一移位寄存器，j为大于或等于2的整数，所述第一移位寄存器的第一时钟端接入的信号的脉冲频率为所述第二移位寄存器的第三时钟端接入的信号的脉冲频率的j倍；

优选地，j＝2。

6.根据权利要求5所述的扫描驱动电路，其特征在于，所述第二移位寄存器包括：

第二输入单元，所述第二输入单元的输入端连接所述第二移位寄存器的输入端，所述第二输入单元的第一控制端连接所述第三时钟端，和/或，所述第二输入单元的第二控制端连接所述第三反相时钟端；所述第二输入单元用于根据所述第三时钟端和/或所述第三反相时钟端的电位控制是否将所述第二移位寄存器的输入端接入的信号输出；

第三反相单元，连接所述第二输入单元的输出端，并接入第一电源信号和第二电源信号，用于将所述第二输入单元的输出端的电位反相后输出；

第二传输单元，所述第二传输单元的输入端连接所述第三反相单元的输出端，所述第二传输单元的第一控制端连接所述第四时钟端，和/或，所述第二传输单元的第二控制端连接所述第四反相时钟端；所述第二传输单元用于根据所述第四时钟端和/或所述第四反相时钟端的电位控制是否将所述第三反相单元的输出端的电位输出；

第四反相单元，连接所述第二传输单元的输出端，并接入所述第一电源信号和所述第二电源信号，用于将所述第二传输单元输出的电位反相后输出；

第二输出单元，分别连接所述第二传输单元的输出端、所述第四反相单元的输出端和所述第二移位寄存器的输出端，并接入所述第一电源信号和所述第二电源信号，用于根据所述第二传输单元的输出端的电位和所述第四反相单元的输出端的电位控制所述第一电源信号或所述第二电源信号作为所述扫描信号输出；

优选地，所述第二移位寄存器还包括：

第五反相单元，连接所述第三反相单元的输出端，并接入所述第一电源信号和所述第二电源信号，用于将所述第三反相单元输出的电位反相后输出；

第三传输单元，连接于所述第三反相单元的控制端与所述第五反相单元的输出端之间，且所述第三传输单元的第一控制端连接所述第三反相时钟端，和/或，所述第三传输单元的第二控制端连接所述第三时钟端；所述第三传输单元用于根据所述第三时钟端和/或所述第三反相时钟端的电位控制所述第三反相单元的控制端和所述第五反相单元的输出端之间是否连通；

第六反相单元，连接所述第四反相单元的输出端，并接入所述第一电源信号和所述第二电源信号，用于将所述第四反相单元输出的电位反相后输出；

第四传输单元，连接于所述第四反相单元的控制端与所述第六反相单元的输出端之间，且所述第四传输单元的第一控制端连接所述第四反相时钟端，和/或，所述第四传输单元的第二控制端连接所述第四时钟端；所述第四传输单元用于根据所述第四时钟端和/或所述第四反相时钟端的电位控制所述第四反相单元的控制端和所述第六反相单元的输出端之间是否连通；

优选地，所述第二移位寄存器还包括：初始化单元、第五传输单元、第六传输单元、耦合单元和开关单元；

所述初始化单元的输入端接入所述第一电源信号，所述初始化单元的控制端连接所述第二输入单元的输出端，所述初始化单元的输出端连接所述耦合单元的第一端，所述初始化单元用于根据所述第二输入单元的输出端的电位导通或关断；

所述第五传输单元连接于所述第二传输单元的输出端与所述耦合单元的第二端之间，用于根据所述第三时钟端的电位导通或关断；

所述第六传输单元连接于所述第三时钟端和所述耦合单元的第一端之间，且所述第六传输单元的控制端连接所述第五传输单元的输出端，所述第六传输单元用于根据所述第六传输单元的控制端的电位导通或关断；

所述开关单元的控制端和所述开关单元的第一端均连接所述耦合单元的第二端，所述开关单元的第二端连接所述第二输出单元，所述开关单元用于根据所述开关单元的控制端的电位导通或关断；

优选地，同一所述第二移位寄存器中的所述第二输入单元和所述第二传输单元分时导通；

优选地，同一所述第二移位寄存器中的所述第二输入单元和所述第三传输单元的通断状态相反；

优选地，同一所述第二移位寄存器中的所述第二传输单元和所述第四传输单元的通断状态相反。

7.根据权利要求6所述的扫描驱动电路，其特征在于，所述第二移位寄存器还包括：第四反相器，连接于所述第二输入单元的第一控制端和第二控制端之间，和/或，第七反相器，连接于所述第四传输单元的第一控制端和第二控制端之间；以及，所述第二移位寄存器还包括：第五反相器，连接于所述第二传输单元的第一控制端和第二控制端之间，和/或，第六反相器，连接于所述第三传输单元的第一控制端和第二控制端之间；

或者，所述第二移位寄存器还包括；第八反相器，连接于所述第三时钟端和所述第三反相时钟端之间，和/或，第九反相器，连接于所述第四时钟端和所述第四反相时钟端之间；

优选地，至少两个所述第二移位寄存器共用同一所述第八反相器，和/或，至少两个所述第二移位寄存器共用同一所述第九反相器。

8.根据权利要求1所述的扫描驱动电路，其特征在于，所述传输控制模块包括第十二晶体管，所述第十二晶体管的第一极连接所述传输控制模块连接的所述第一移位寄存器的输出端，所述第十二晶体管的第二极连接所述传输控制模块连接的所述第二移位寄存器的输入端，所述第十二晶体管的栅极连接所述传输控制模块的第一控制端；

优选地，所述传输控制模块还包括第十三晶体管，与所述第十二晶体管并联连接，且所述第十三晶体管的栅极连接所述传输控制模块的第二控制端；其中，所述第十二晶体管与所述第十三晶体管的沟道类型不同，所述传输控制模块的第一控制端和第二控制端接入的信号互为反相信号；

优选地，所述传输控制模块还包括第十四晶体管，所述第十四晶体管的栅极连接所述传输控制模块的第一控制端或第二控制端，所述第十四晶体管的第一极接入截止控制信号，所述第十四晶体管的第二极连接所述传输控制模块连接的所述第二移位寄存器的输入端；所述第十四晶体管的导通状态与所述第十二晶体管的导通状态相反；

优选地，所述传输控制模块还包括：第十反相器，连接于所述传输控制模块的第一控制端和第二控制端之间；

优选地，部分或全部所述传输控制模块共用同一所述第十反相器。

9.一种显示面板，其特征在于，包括：如权利要求1-8中任一项所述的扫描驱动电路，以及多条扫描线；每个所述第二移位寄存器的输出端对应连接至少一条所述扫描线。

10.根据权利要求9所述的显示面板，其特征在于，还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；

第4k-3级第一移位寄存器的第一时钟端连接所述第一时钟信号线，所述第4k-3级第一移位寄存器的第二时钟端连接所述第二时钟信号线；

第4k-2级第一移位寄存器的第一时钟端连接所述第二时钟信号线，所述第4k-2级第一移位寄存器的第二时钟端连接所述第三时钟信号线；

第4k-1级第一移位寄存器的第一时钟端连接所述第三时钟信号线，所述第4k-1级第一移位寄存器的第二时钟端连接所述第四时钟信号线；

第4k级第一移位寄存器的第一时钟端连接所述第四时钟信号线，所述第4k级第一移位寄存器的第二时钟端连接所述第一时钟信号线；

其中，k为正整数；

或者，

所述显示面板还包括：第五时钟信号线和第六时钟信号线；

奇数级第一移位寄存器的第一时钟端连接所述第五时钟信号线，所述奇数级第一移位寄存器的第二时钟端连接所述第六时钟信号线；

偶数级第一移位寄存器的第一时钟端连接所述第六时钟信号线，所述偶数级第一移位寄存器的第二时钟端连接所述第五时钟信号线；

优选地，当所述第二移位寄存器包括第三时钟端和第四时钟端时，所述显示面板还包括：第七时钟信号线和第八时钟信号线；

奇数级第二移位寄存器的第三时钟端连接所述第七时钟信号线，所述奇数级第二移位寄存器的第四时钟端连接所述第八时钟信号线；

偶数级第二移位寄存器的第三时钟端连接所述第八时钟信号线，所述偶数级第二移位寄存器的第四时钟端连接所述第七时钟信号线；

优选地，所述扫描驱动电路为多个，多个所述扫描驱动电路包括第一扫描驱动电路和第二扫描驱动电路，所述第一扫描驱动电路和所述第二扫描驱动电路共用所述多个第一移位寄存器；

优选地，所述第一扫描驱动电路和所述第二扫描驱动电路中的一者输出的扫描信号的导通脉冲为高电位导通脉冲，另一者输出的扫描信号的导通脉冲为低电位导通脉冲。