CN117832103A - 一种信号处理SiP模块堆叠封装方法及封装结构 - Google Patents
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Abstract
本发明公开了一种信号处理SiP模块堆叠封装方法，包括将芯片电容粘接或焊接于转接板上；将第一芯片粘接于壳体底座的电路基板上；将连接有芯片电容的转接板粘接于芯片上；将第二芯片粘接于转接板上；表面活化；对表面活化后的组合中的第一芯片和第二芯片进行键合；将导热盖板安装于转接板上，使芯片电容和第二芯片位于导热盖板和转接板围成的腔体内部；将壳体盖板安装于壳体底座上，并使壳体盖板与导热盖板接触；第一芯片的尺寸大于转接板的尺寸，第二芯片和芯片电容的尺寸均小于转接板的尺寸。本发明还公开了一种信号处理SiP模块堆叠封装结构。本发明能够实现多芯片的高密度、高速散热、高可靠性三维堆叠封装。
Description
技术领域
本发明属于集成电路封装领域，涉及一种信号处理SiP模块堆叠封装方法及封装结构。
背景技术
大尺寸芯片(如FPGA裸芯片、DSP裸芯片、MCU裸芯片等)与小尺寸芯片(如LDO裸芯片、Flash裸芯片、DC-DC裸芯片等)的SiP封装，通常采用平铺MCM(Multichip Module)形式进行封装，无法解决高密度封装技术难题，极大影响集成度。如图2，信号处理SiP模块需将FPGA芯片13、Flash芯片15、LDO芯片14、电容等芯片堆叠集成于超小空间之内，且保证产品有足够的散热通道，其中FPGA与LDO这类尺寸差距极大的芯片堆叠时，需要解决因芯片间互连距离长(最大键合距离5mm～7mm)而无法键合的问题，因为通常金属丝直径仅为18～50μm，键合长度大于2mm后，其强度无法承受而出现极易出现塌陷、断丝等现象，影响产品互连可靠性。如图3所示。
发明内容
本发明的目的在于克服上述缺陷，提供一种信号处理SiP模块堆叠封装方法及封装结构，解决了尺寸差异极大的芯片三维堆叠封装时因互连距离大而无法键合的技术难题，能够实现多芯片的高密度、高速散热、高可靠性三维堆叠封装。
为实现上述发明目的，本发明提供如下技术方案：
一种信号处理SiP模块堆叠封装方法，包括：
S1将芯片电容粘接或焊接于转接板上；
S2将第一芯片粘接于壳体底座的电路基板上；
S3将连接有芯片电容的转接板粘接于芯片上；
S4将第二芯片粘接于转接板上；
S5对步骤S4所得组合进行表面活化；
S6对表面活化后的组合中的第一芯片和第二芯片进行键合；
S7将导热盖板安装于转接板上，使芯片电容和第二芯片位于导热盖板和转接板围成的腔体内部；
S8将壳体盖板安装于壳体底座上，并使壳体盖板与导热盖板接触；
第一芯片的尺寸大于转接板的尺寸，第二芯片和芯片电容的尺寸均小于转接板的尺寸。
进一步的，步骤S2中，采用导电粘接剂将第一芯片粘接于壳体底座的电路基板上；步骤S4中，采用导电粘接剂将第二芯片粘接于转接板上；
导电粘接剂粘包括H20E、GM7000或纳米银胶。
进一步的，步骤S2和步骤S4中，胶层厚度为80μm～120μm，粘接所用固化温度为90℃～150℃，固化时间1h～3h。
进一步的，步骤S2中，第一芯片的中心与电路基板上用于粘接第一芯片的焊盘中心之间的位置偏差在3μm～10μm或-10μm～-3μm之内。
进一步的，步骤S3中，利用绝缘胶将连接有芯片电容的转接板粘接于芯片上。
进一步的，步骤S5中，采用等离子清洗方法对进行表面活化；
步骤S6中，键合包括第二芯片与转接板之间、转接板与第一芯片之间、第一芯片与电路基板之间的键合；
所用键合丝为金丝、铜丝或硅铝丝，键合丝的直径为18μm～50μm。
进一步的，步骤S7中，将导热盖板通过导电胶或导热胶粘接于转接板上；
步骤S8中，将壳体盖板安装于壳体底座上，并采用平行缝焊、激光封焊或熔封焊的方式进行气密性封装；壳体盖板与壳体底座所围成腔体的气密性≥5×10-9pa·m3/s。
一种信号处理SiP模块堆叠封装结构，采用上述封装方法得到，包括壳体底座、第一芯片、转接板、芯片电容、第二芯片、导热盖板和壳体盖板；
壳体底座包括电路基板；
第一芯片粘接于壳体底座的电路基板上，转接板粘接于芯片上，芯片电容和第二芯片连接于转接板上，导热盖板安装于转接板上，导热盖板和转接板组合后形成用于容纳芯片电容和第二芯片的腔体，壳体盖板安装于壳体底座上，壳体盖板位于导热盖板外侧，壳体盖板和壳体底座组合后形成用于容纳导热盖板、转接板、芯片电容、第二芯片和第一芯片的密封腔体；壳体盖板与导热盖板接触；
第一芯片的尺寸大于转接板的尺寸，第二芯片和芯片电容的尺寸均小于转接板的尺寸；
第二芯片与转接板之间、转接板与第一芯片之间、第一芯片与电路基板之间进行键合。
进一步的，转接板和壳体底座的电路基板为低温共烧陶瓷板LTCC、高温共烧陶瓷板HTCC、硅基多层布线转接板RDL或多层印制板。
进一步的，壳体底座和壳体盖板所用材质为陶瓷、铝合金或可伐合金；
导热盖板所用材质为碳化硅铝合金、铜合金或铝合金。
本发明与现有技术相比具有如下至少一种有益效果：
(1)本发明创造性的采用转接板解决了尺寸差异极大的芯片三维堆叠封装时因互连距离大而无法键合的技术难题，本发明能够有效简化键合工艺，缩小封装结构体积；
(2)本发明的集成方案通过选择硅基、陶瓷基等材质转接板，使其与CTE热膨胀参数热匹配的芯片进行三维集成，形成上下两条散热途径，即向上通过导热盖板将热量导出至机箱散热件；向下通过PCB电路板、陶瓷电路板或者有机基板电路板之一导出至机箱散热件；最后由机箱整体散热风扇或水冷装置带走散热件上的热量，使得整个导热通道顺畅；
(3)本发明模块采用气密性封装，提高了整体的可靠性与环境适应性。
附图说明
图1为本发明堆叠封装主要工艺流程图；
图2为信号处理SiP模块原理框图示意图；
图3为采用长引线键合的堆叠封装结构示意图；
图4为本发明实施例中步骤(1)的转接板布局版图示意图；
图5为本发明实施例中步骤(2)的流程示意图；
图6为本发明实施例中步骤(3)的流程示意图；
图7为本发明实施例中步骤(4)的流程示意图；
图8为本发明实施例中步骤(5)的流程示意图；
图9为本发明实施例中步骤(6)的流程示意图；
图10为本发明实施例中步骤(7)的流程示意图；
图11为本发明实施例中步骤(8)的流程示意图；
图中，1-壳体底座，2-电路基板，3-胶体，4-金丝，5-芯片电容，6-小尺寸芯片，7-转接板，8-大尺寸芯片，9-壳体盖板，10-导热盖板，11-电路，12-焊盘，13-FPGA芯片，14-LDO芯片，15-Flash芯片。
具体实施方式
下面通过对本发明进行详细说明，本发明的特点和优点将随着这些说明而变得更为清楚、明确。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
本发明采用转接板思路，能有效解决尺寸相差巨大的芯片三维堆叠互连技术问题。
本发明在尺寸差异极大的两种或多种芯片在极小空间三维堆叠封装时，采用转接板技术解决尺寸差异极大的芯片间互连的问题，将“U字形”导热盖板倒扣粘接于转接板，形成上下一体导热结构，充分导出热量，并最终采用气密性封装，从而实现了互连距离短、封装密度高、散热路劲通畅、高可靠性、高环境适应性的目的。转接板上可以根据任务要求，进行布局布线设计加工，工艺制程可以选择厚膜电路和薄膜RDL多层布线以实现不同布线密度的需求。继承于小空间时，芯片无法采用平铺的形式装配，只能采用堆叠的形式装配，而商用芯片的尺寸是固定的，无法定制，当堆叠的各芯片的尺寸相差过大，引线键合的距离就会变长，引线键合点间距离超过1.7mm～2.5mm，则会有塌陷的风险。本发明通过转接板的合理利用，有效地解决了本案例中因互连距离大而无法键合问题，最终实现了低插损、高速信号传输。本发明能够推广至处理控制类SiP产品中具备最小边长之差大于7.5～16mm以上的芯片三维堆叠封装互连的问题解决。
本发明一种信号处理SiP(systemin package)模块堆叠封装方法，其将尺寸差异极大的两种或多种芯片采用转接板技术堆叠封装于一体，形成高封装密度、短互连线、良好散热、高可靠性、高环境适应性的三维堆叠体。首先，根据任务要求对转接板、壳体底座电路基板及壳体结构等进行设计、生产加工，采用SMT工艺完成转接板上电阻电容焊接；然后，自下而上将大尺寸芯片、转接板、小尺寸芯片采用导电胶或绝缘胶粘接于金属或陶瓷壳体底座内电路基板上；接着，采用引线键合技术实现堆叠体内芯片、转接板、电路基板间的互连；最后，将“U字形”导热盖板倒扣粘接于转接板，形成上下一体导热结构，充分导出热量，并使用激光封焊、平行缝焊或熔封焊技术对金属盖板形成气密性封装。本发明主要工艺流程图如图1所示。本发明能解决芯片尺寸差异极大的芯片堆叠时互连、散热等问题，能够实现多芯片的高密度、高速散热、高可靠性三维堆叠封装。
本发明的一种信号处理SiP模块堆叠封装方法，包括如下步骤：
(1)根据任务要求，对转接板、壳体底座电路基板进行布局布线设计和加工，转接板和电路基板材质可以是低温共烧陶瓷(LTCC)、高温共烧陶瓷(HTCC)、硅基多层布线转接板(RDL)、多层印制板等；壳体底座和壳体盖板材质可以是陶瓷、铝合金、可伐合金等。
(2)将陶瓷电容(即芯片电容)焊接或粘接至所述步骤(1)转接板上对应焊盘上，电子装联(SMT或手动焊接)后采用气相清洗机或水清洗机对转接板残余助焊剂、多余物、油污等进行清洗。
(3)将大尺寸芯片(第一芯片)(在一种具体实施方式中，大尺寸芯片的平面尺寸8mm*8mm～20mm*20mm)使用H20E、GM7000、纳米银胶等之一导电粘接剂粘接于所述步骤(1)壳体底座电路基板上，相较于芯片粘接的焊盘中心位置偏差控制在±3μm～±10μm内，胶层厚度控制在80μm～120μm以内，并保证芯片粘接后平整度良好。粘接后固化温度90℃～150℃，固化时间1h～3h。引线键合的横向和纵向控制精度在±3μm～±10μm以内，如果芯片粘接的位置偏差(相较于芯片粘接的焊盘)超过±3μm～±10μm，则会导致横向偏差超过引线键合的阈值。控制精度才能为后续工序留足够的操作空间，若超过这个要求，后续工序将无法实现。
(4)将步骤(2)中转接板使用红胶、蓝胶等绝缘胶粘接于所述步骤(3)粘接固化后的大尺寸芯片上。粘接工艺与上述步骤(3)的相同，固化温度110℃～130℃，固化时间1h～2h。
(5)将小尺寸芯片(在一种具体实施方式中，小尺寸芯片平面尺寸0.5mm*0.5mm～4mm*4mm)使用所述步骤(3)中导电胶(任何一种)粘接于上述步骤(1)转接板上对应芯片粘接焊盘之上。粘接工艺、固化工艺与上述步骤(3)的相同。
(6)利用等离子清洗技术对上述步骤(5)所得SiP模块进行表面活化，然后采用引线(金丝、铜丝、硅铝丝)键合技术实现小尺寸芯片与转接板、转接板与大尺寸芯片、大尺寸芯片与底座电路基板的互连，引丝直径18μm～50μm。
(7)将“U字形”导热盖板(碳化硅铝合金、铜合金、铝合金等)倒扣导电胶或导热胶粘接于转接板非电路、焊盘的位置。粘接工艺、固化工艺与上述步骤(3)的相同。
(8)将上述所有步骤堆叠封装后的SiP模块采用平行缝焊、激光封焊或熔封焊进行气密性封装，气密性要求≥5×10-9pa·m3/s，且保证密封盖板与导热盖板导热通道畅通。
实施例：
(1)根据任务要求，对转接板7、壳体底座1的电路基板2进行布局布线设计和加工，设计版图示意图如图4所示，包括电路11、焊盘12，转接板7和电路基板2的材质分别是Si基RDL多层布线和HTCC，壳体底座四周金属围框材质为可伐合金，壳体盖板材质为可伐合金，壳体底座四周金属围框材质用于作为气密性封焊的载体，壳体底座还设有用于信号导通的铅锡焊料柱，也可作为散热途径之一。
(2)如图5，将芯片电容5采用SMT工艺焊接至步骤(1)转接板对应焊盘上，焊料选择低温焊膏Bi58Sn42，焊接温度为140℃，电装后采用气相清洗机对转接板残余助焊剂、多余物、油污等进行清洗，清洗液为溴丙烷。
(3)如图6，将FPGA芯片(大尺寸芯片8)(平面尺寸15mm*12mm)使用H20E导电粘接剂粘接于HTCC电路基板上，相较于焊盘中心位置偏差控制在±5μm内，FPGA芯片与HTCC电路基板之间的胶体3厚度控制在100μm以内，并保证芯片粘接后平整度良好。粘接后固化温度120℃，固化时间1.5h。
(4)如图7，将所述步骤(2)中转接板使用红胶绝缘胶粘接于步骤(3)粘接固化后的FPGA芯片上。粘接工艺与上述步骤(3)的相同，固化温度120℃，固化时间1h。
(5)如图8，将LDO芯片、Flash芯片(小尺寸芯片6)(平面尺寸分别是3.8mm*2.3mm，3.2mm*2.3mm)使用H20E导电胶粘接于上述步骤(1)转接板上对应芯片粘接焊盘之上。粘接工艺、固化工艺与步骤(3)相同。
(6)如图9，利用等离子清洗技术对步骤(5)所得SiP模块进行表面活化，然后采用金丝球焊键合技术实现LDO、Flash芯片与转接板、转接板与FPGA芯片、FPGA芯片与HTCC电路基板的互连，金丝4直径25μm。
(7)如图10，将“U字形”碳化硅铝合金导热盖板10倒扣H20E导电胶粘接于转接板非电路、焊盘的位置。粘接工艺、固化工艺与上述步骤(3)的相同。
(8)如图11，将上述所有步骤堆叠封装后的SiP模块采用熔封焊进行气密性封装，即在壳体底座1上焊接壳体盖板9，气密性要求≥5×10-9pa·m3/s，且通过接触式热传导保证密封盖板与导热盖板导热通道畅通。
以上结合具体实施方式和范例性实例对本发明进行了详细说明，不过这些说明并不能理解为对本发明的限制。本领域技术人员理解，在不偏离本发明精神和范围的情况下，可以对本发明技术方案及其实施方式进行多种等价替换、修饰或改进，这些均落入本发明的范围内。本发明的保护范围以所附权利要求为准。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
Claims (10)
1.一种信号处理SiP模块堆叠封装方法，其特征在于，包括：
S1将芯片电容(5)粘接或焊接于转接板(7)上；
S2将第一芯片粘接于壳体底座(1)的电路基板上；
S3将连接有芯片电容(5)的转接板(7)粘接于芯片上；
S4将第二芯片粘接于转接板(7)上；
S5对步骤S4所得组合进行表面活化；
S6对表面活化后的组合中的第一芯片和第二芯片进行键合；
S7将导热盖板(10)安装于转接板(7)上，使芯片电容(5)和第二芯片位于导热盖板(10)和转接板(7)围成的腔体内部；
S8将壳体盖板(9)安装于壳体底座(1)上，并使壳体盖板(9)与导热盖板(10)接触；
第一芯片的尺寸大于转接板(7)的尺寸，第二芯片和芯片电容(5)的尺寸均小于转接板(7)的尺寸。
2.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S2中，采用导电粘接剂将第一芯片粘接于壳体底座(1)的电路基板上；步骤S4中，采用导电粘接剂将第二芯片粘接于转接板(7)上；
导电粘接剂粘包括H20E、GM7000或纳米银胶。
3.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S2和步骤S4中，胶层厚度为80μm～120μm，粘接所用固化温度为90℃～150℃，固化时间1h～3h。
4.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S2中，第一芯片的中心与电路基板上用于粘接第一芯片的焊盘中心之间的位置偏差在3μm～10μm或-10μm～-3μm之内。
5.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S3中，利用绝缘胶将连接有芯片电容(5)的转接板(7)粘接于芯片上。
6.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S5中，采用等离子清洗方法对进行表面活化；
步骤S6中，键合包括第二芯片与转接板(7)之间、转接板(7)与第一芯片之间、第一芯片与电路基板之间的键合；
所用键合丝为金丝、铜丝或硅铝丝，键合丝的直径为18μm～50μm。
7.根据权利要求1所述的一种信号处理SiP模块堆叠封装方法，其特征在于，步骤S7中，将导热盖板(10)通过导电胶或导热胶粘接于转接板(7)上；
步骤S8中，将壳体盖板(9)安装于壳体底座(1)上，并采用平行缝焊、激光封焊或熔封焊的方式进行气密性封装；壳体盖板(9)与壳体底座(1)所围成腔体的气密性≥5×10-9pa·m3/s。
8.一种信号处理SiP模块堆叠封装结构，其特征在于，采用权利要求1-7任一项所述的封装方法得到，包括壳体底座(1)、第一芯片、转接板(7)、芯片电容(5)、第二芯片、导热盖板(10)和壳体盖板(9)；
壳体底座(1)包括电路基板；
第一芯片粘接于壳体底座(1)的电路基板上，转接板(7)粘接于芯片上，芯片电容(5)和第二芯片连接于转接板(7)上，导热盖板(10)安装于转接板(7)上，导热盖板(10)和转接板(7)组合后形成用于容纳芯片电容(5)和第二芯片的腔体，壳体盖板(9)安装于壳体底座(1)上，壳体盖板(9)位于导热盖板(10)外侧，壳体盖板(9)和壳体底座(1)组合后形成用于容纳导热盖板(10)、转接板(7)、芯片电容(5)、第二芯片和第一芯片的密封腔体；壳体盖板(9)与导热盖板(10)接触；
第一芯片的尺寸大于转接板(7)的尺寸，第二芯片和芯片电容(5)的尺寸均小于转接板(7)的尺寸；
第二芯片与转接板(7)之间、转接板(7)与第一芯片之间、第一芯片与电路基板之间进行键合。
9.根据权利要求8所述的一种信号处理SiP模块堆叠封装方法，其特征在于，转接板(7)和壳体底座(1)的电路基板为低温共烧陶瓷板LTCC、高温共烧陶瓷板HTCC、硅基多层布线转接板RDL或多层印制板。
10.根据权利要求8所述的一种信号处理SiP模块堆叠封装方法，其特征在于，壳体底座(1)和壳体盖板(9)所用材质为陶瓷、铝合金或可伐合金；
导热盖板(10)所用材质为碳化硅铝合金、铜合金或铝合金。
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