CN117795587A - 栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

一种栅极驱动电路及其驱动方法、显示装置。栅极驱动电路中的栅极驱动子电路(01)包括至少两个移位寄存器组(011)，至少两个第一虚设单元(012)和至少两个第二虚设单元(013)。每个移位寄存器组(011)包括输出端与输入端依次级联的多个移位寄存器单元，且至少两个移位寄存器组(011)中各个移位寄存器单元的输出端与复位端也依次级联。至少两个第一虚设单元(012)和至少两个第二虚设单元(013)均与至少两个移位寄存器组(011)耦接，并能够向至少两个移位寄存器组(011)提供输入信号和复位驱动信号，以使每个移位寄存器单元能够向级联的另一个移位寄存器单元传输输入信号和复位信号。如此，移位寄存器单元输出至像素的栅极驱动信号可以相同，进而多行像素的发光亮度均一性较好。

Description

栅极驱动电路及其驱动方法、显示装置 技术领域

本公开涉及显示技术领域，特别涉及一种栅极驱动电路及其驱动方法、显示装置。

背景技术

有机发光二极管(organic light emitting diode，OLED)显示装置因其自发光、宽视角、响应速度快和对比度高等优点，有望成为下一代主流的显示产品。

OLED显示装置一般包括显示面板和栅极驱动电路。其中，该显示面板包括多行像素，该栅极驱动电路包括多个移位寄存器单元。该多个移位寄存器单元与该多行像素一一对应耦接，该多个移位寄存器单元用于基于接收到的输入信号和复位信号，向多行像素传输栅极驱动信号，以驱动该多行像素发光。

并且，该多个移位寄存器单元依次级联，除第一级移位寄存器单元之外的每一级移位寄存器单元均能接收前一级移位寄存器单元提供的输入信号，并向该前一级移位寄存器单元提供复位信号。第一级移位寄存器单元还与输入信号端耦接，以接收输入信号端提供的输入信号。最后一级移位寄存器单元还与复位信号端耦接，以接收复位信号端提供的复位信号。如此，导致不同移位寄存器单元输出的栅极驱动信号存在差异，进而造成多行像素发光亮度均一性较差。

发明内容

本公开提供了一种栅极驱动电路及其驱动方法、显示装置，所述技术方案如下：

一方面，提供了一种栅极驱动电路，应用于显示面板，所述显示面板包括：多行像素；所述栅极驱动电路包括：至少一个栅极驱动子电路；所述栅极驱动子电路包括：

至少两个移位寄存器组，每个移位寄存器组包括多个移位寄存器单元，每个移位寄存器组中的多个移位寄存器单元的第一输出端与第一输入端依次级 联，所述至少两个移位寄存器组中的多个移位寄存器单元的第一输出端与第一复位端依次级联；

至少两个第一虚设单元，所述至少两个第一虚设单元分别与同一个输入开启端和所述至少两个移位寄存器组耦接，并被配置为基于所述输入开启端提供的输入开启信号，向所述至少两个移位寄存器组传输输入信号，以使每个移位寄存器单元通过第一输出端向级联的另一个移位寄存器单元的第一输入端传输输入信号，且向级联的另一个移位寄存器单元的第一复位端传输复位信号；

至少两个第二虚设单元，所述至少两个第二虚设单元与所述至少两个移位寄存器组耦接，并被配置为基于所述至少两个移位寄存器组中多个移位寄存器单元的第一输出端传输的输入信号，向所述至少两个移位寄存器组传输复位信号；

并且，每个移位寄存器单元的第一输出端还与至少一行像素耦接，每个移位寄存器单元被配置为基于接收到的信号驱动所述至少一行像素发光。

可选的，所述显示面板具有多个显示分区，每个显示分区包括至少两行像素；

所述栅极驱动电路包括：位于所述多个显示分区中的多个栅极驱动子电路。

可选的，所述栅极驱动电路包括：位于每个显示分区中的两个栅极驱动子电路，且所述两个栅极驱动子电路相对设置在所述多行像素在行方向上的两侧。

可选的，每行像素包括多列像素，所述多个显示分区沿列方向依次排布；

位于同一侧的各个栅极驱动子电路沿所述列方向依次排布；

并且，每个栅极驱动子电路包括的第一虚设单元、多个移位寄存器单元和第二虚设单元沿所述列方向依次排布。

可选的，所述多个栅极驱动子电路中，各个第一虚设单元共用同一个输入开启端。

可选的，每个移位寄存器组包括的多个移位寄存器单元的第一输出端与第一复位端依次级联；

所述栅极驱动子电路包括的第一虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应；

所述栅极驱动子电路包括的第二虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应。

可选的，所述栅极驱动子电路包括：两个移位寄存器组，以及与所述两个移位寄存器组一一对应的两个第一虚设单元和两个第二虚设单元；

并且，栅极驱动子电路中各单元的级联顺序如下：

每个移位寄存器组中，第一虚设单元的第二输出端与第一级移位寄存器单元的第一输入端耦接，第一虚设单元的第二输入端与所述输入开启端耦接，第一虚设单元的第二复位端与第一级移位寄存器单元的第一输出端耦接；

每个移位寄存器组中，第二虚设单元的第二输出端与最后一级移位寄存器单元的第一复位端耦接，第二虚设单元的第二输入端与最后一级移位寄存器单元的第一输出端耦接；

每个移位寄存器组中，从第一级移位寄存器单元至最后一级移位寄存器单元，前一级移位寄存器单元的第一输出端与后一级移位寄存器单元的第一输入端耦接，后一级移位寄存器单元的第一输出端与前一级移位寄存器单元的第一复位端耦接。

可选的，每个移位寄存器组包括的多个移位寄存器单元的第一输出端与另一个移位寄存器组包括的多个移位寄存器单元的第一复位端耦接；

所述栅极驱动子电路包括的第一虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应；

所述栅极驱动子电路包括的第二虚设单元的数量与所述至少两个移位寄存器组包括的多个移位寄存器单元中，第一输出端和第一复位端级联的两个移位寄存器单元的级数之差相同。

可选的，所述至少两个移位寄存器组包括的多个移位寄存器单元中，第n+3级移位寄存器单元的第一输出端与第n级移位寄存器单元的第一复位端耦接，n大于0，且小于等于所述至少两个移位寄存器组包括的多个移位寄存器单元的数量；

所述栅极驱动子电路包括：两个移位寄存器组，与所述两个移位寄存器组一一对应的两个第一虚设单元，以及三个第二虚设单元；

并且，栅极驱动子电路中各单元的级联顺序如下：

每个移位寄存器组中，第一虚设单元的第二输出端与第一级移位寄存器单元的第一输入端耦接，第一虚设单元的第二输入端与所述输入开启端耦接，第一虚设单元的第二复位端与另一个移位寄存器组中第一级移位寄存器单元的第 一输出端耦接；

两个移位寄存器组包括的三个第二虚设单元中，前两个第二虚设单元的第二输入端分别与所述两个移位寄存器组中最后一级移位寄存器单元的第一输出端耦接，最后一个第二虚设单元的第二输入端与第一个第二虚设单元的第二输出端耦接，所述三个第二虚设单元的第二输出端分别与所述至少两个移位寄存器组包括的多个移位寄存器单元中，最后三级移位寄存器单元的第一复位端依次耦接；

以及，每个移位寄存器组中，从第一级移位寄存器单元至最后一级移位寄存器单元，前一级移位寄存器单元的第一输出端与后一级移位寄存器单元的第一输入端耦接。

可选的，所述两个移位寄存器组中，一个移位寄存器组包括偶数级所述移位寄存器单元，另一个移位寄存器组包括奇数级所述移位寄存器单元。

可选的，所述第一虚设单元和所述第二虚设单元均包括：上拉子电路、下拉子电路、反相子电路和输出子电路；

所述上拉子电路分别与第二输入端、第一电源端和第一上拉节点耦接，所述上拉子电路被配置为基于所述第二输入端接收到的信号，控制所述第一电源端与所述第一上拉节点之间的通断；

所述下拉子电路分别与第二复位端、第二电源端、第一下拉节点、第一上拉节点和第二输出端耦接，所述下拉子电路被配置为基于所述第二复位端接收到的信号和所述第一下拉节点的电位，控制所述第二电源端与所述第一上拉节点之间的通断，以及基于所述第一下拉节点的电位，控制所述第二电源端与所述第二输出端之间的通断；

所述反相子电路分别与所述第一上拉节点和所述第一下拉节点耦接，所述反相子电路被配置为将所述第一上拉节点的电位反相后传输至所述第一下拉节点；

所述输出子电路分别与所述第一上拉节点、第一时钟信号端和所述第二输出端耦接，所述输出子电路被配置为基于所述第一上拉节点的电位，控制所述第一时钟信号端与所述第二输出端之间的通断。

可选的，所述上拉子电路包括：第一晶体管，所述下拉子电路包括：第二晶体管、第三晶体管和第四晶体管，所述反相子电路包括：反相器，所述输出 子电路包括：第一存储电容和第五晶体管；

所述第一晶体管的栅极与所述第二输入端耦接，所述第一晶体管的第一极与所述第一电源端耦接，所述第一晶体管的第二极与所述第一上拉节点耦接；

所述第二晶体管的栅极与所述第二复位端耦接，所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第一上拉节点耦接；

所述第三晶体管的栅极与所述第一下拉节点耦接，所述第三晶体管的第一极与所述第二电源端耦接，所述第三晶体管的第二极与所述第一上拉节点耦接；

所述反相器的输入端与所述第一上拉节点耦接，所述反相器的输出端与所述第一下拉节点耦接；

所述第四晶体管的栅极与所述第一上拉节点耦接，所述第四晶体管的第一极与所述时钟信号端耦接，所述第四晶体管的第二极与所述第二输出端耦接；

所述第五晶体管的栅极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电源端耦接，所述第五晶体管的第二极与所述第二输出端耦接；

所述第一存储电容的一端与所述第一上拉节点耦接，所述第一存储电容的另一端与所述第二输出端耦接。

可选的，每个移位寄存器组还与两个时钟端耦接，且各个移位寄存器组所耦接的时钟端不同；

每个移位寄存器组中，输入端与输出端级联的两个移位寄存器单元的时钟信号端分别与所述两个时钟端耦接，以接收所述两个时钟端提供的时钟信号；

各个第一虚设单元的时钟信号端与不同的时钟端耦接，各个第二虚设单元的时钟信号端与不同的时钟端耦接，且所述不同的时钟端为所述至少两个移位寄存器组耦接的时钟端，所述第一虚设单元和所述第二虚设单元还被配置为接收所述时钟信号。

可选的，每个所述移位寄存器单元的第一输出端包括：驱动输出端和移位输出端；

其中，所述驱动输出端与所述至少一行像素耦接，所述移位输出端与级联的移位寄存器单元的第一输入端、第一虚设单元的第二复位端或第二虚设单元的第二输入端耦接。

可选的，每个所述移位寄存器单元包括：上拉晶体管，复位晶体管，总复位晶体管，第一下拉控制晶体管，第二下拉控制晶体管，第三下拉控制晶体管， 第一下拉晶体管，第二下拉晶体管，第三下拉晶体管，第一输出晶体管，第二输出晶体管和第二存储电容；

其中，所述上拉晶体管的栅极与所述第一输入端耦接，所述上拉晶体管的第一极与第一输入驱动端耦接，所述上拉晶体管的第二极与第二上拉节点耦接；

所述复位晶体管的栅极与所述第一复位端耦接，所述复位晶体管的第一极与第二输入驱动端耦接，所述复位晶体管的第二极与所述第二上拉节点耦接；

所述总复位晶体管的栅极与总复位端耦接，所述总复位晶体管的第一极与第二电源端耦接，所述总复位晶体管的第二极与所述第二上拉节点耦接；

所述第一下拉控制晶体管的栅极和第一极均与第二时钟信号端耦接，所述第一下拉控制晶体管的第二极与第二下拉节点耦接；

所述第二下拉控制晶体管的栅极与所述第二上拉节点耦接，所述第二下拉控制晶体管的第一极与所述第二电源端耦接，所述第二下拉控制晶体管的第二极与所述第二下拉节点耦接；

所述第三下拉控制晶体管的栅极与所述移位输出端耦接，所述第三下拉控制晶体管的第一极与所述第二电源端耦接，所述第三下拉控制晶体管的第二极与所述第二下拉节点耦接；

所述第一下拉晶体管的栅极与所述第二下拉节点耦接，所述第一下拉晶体管的第一极与所述第二电源端耦接，所述第一下拉晶体管的第二极与所述第二上拉节点耦接；

所述第二下拉晶体管的栅极与所述第二下拉节点耦接，所述第二下拉晶体管的第一极与所述第二电源端耦接，所述第二下拉晶体管的第二极与所述移位输出端耦接；

所述第三下拉晶体管的栅极与所述第二下拉节点耦接，所述第三下拉晶体管的第一极与所述第二电源端耦接，所述第三下拉晶体管的第二极与所述驱动输出端耦接；

所述第一输出晶体管的栅极与所述第二上拉节点耦接，所述第一输出晶体管的第一极与第三时钟信号端耦接，所述第一输出晶体管的第二极与所述移位输出端耦接；

所述第二输出晶体管的栅极与所述第二上拉节点耦接，所述第二输出晶体管的第一极与第四时钟信号端耦接，所述第二输出晶体管的第二极与所述驱动 输出端耦接；

所述第二存储电容的一端与所述第二上拉节点耦接，所述第二存储电容的另一端与所述驱动输出端耦接。

另一方面，提供了一种栅极驱动电路的驱动方法，应用于如上述一方面所述的栅极驱动电路中，所述方法包括：

向输入开启端提供输入开启信号，至少两个第一虚设单元基于所述输入开启信号向至少两个移位寄存器组传输输入信号；

所述至少两个移位寄存器组基于所述第一虚设单元传输的输入信号，通过每个移位寄存器单元的第一输出端向级联的另一个移位寄存器单元的第一输入端传输输入信号，以及向级联的另一个移位寄存器单元的第一复位端传输复位信号；

至少两个第二虚设单元基于所述至少两个移位寄存器组中多个移位寄存器单元的第一输出端传输的输入信号，向所述至少两个移位寄存器组传输复位信号；

并且，每个移位寄存器单元还基于接收到的信号驱动耦接的至少一行像素发光。

又一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述一方面所述的栅极驱动电路；

其中，所述显示面板包括多行像素，所述栅极驱动电路与所述多行像素耦接，并被配置为驱动所述多行像素发光。

可选的，所述显示面板具有多个显示分区，每个显示分区包括至少两行像素，所述栅极驱动电路包括：位于所述多个显示分区中的多个栅极驱动子电路；每个栅极驱动子电路包括：至少两个移位寄存器组、至少两个第一虚设单元和至少两个第二虚设单元；每个移位寄存器组包括多个移位寄存器单元；

对于每个显示分区而言，所述显示分区的宽度大于等于所述显示分区中多行像素的总宽度，且大于等于所述显示分区中多行像素耦接的一个栅极驱动子电路中各个移位寄存器单元、各个第一虚设单元和各个第二虚设单元的总宽度。

可选的，对于每个显示分区而言，所述显示分区中多行像素耦接的一个栅极驱动子电路中各个移位寄存器单元、各个第一虚设单元和各个第二虚设单元的宽度，小于等于所述显示分区中多行像素中每行像素的宽度。

可选的，每个移位寄存器单元的宽度小于所耦接的一行像素的宽度；

以及，每个第一虚设单元的宽度和每个第二虚设单元的宽度均小于每个移位寄存器单元的宽度。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种包括栅极驱动电路的显示面板结构示意图；

图2是本公开实施例提供的一种栅极驱动子电路的结构示意图；

图3是本公开实施例提供的另一种栅极驱动电路的结构示意图；

图4是本公开实施例提供的又一种栅极驱动电路的结构示意图；

图5是本公开实施例提供的另一种栅极驱动子电路的结构示意图；

图6是本公开实施例提供的又一种栅极驱动子电路的结构示意图；

图7是本公开实施例提供的再一种栅极驱动子电路的结构示意图；

图8是本公开实施例提供的一种虚设单元的电路结构示意图；

图9是本公开实施例提供的另一种虚设单元的电路结构示意图；

图10是本公开实施例提供的一种移位寄存器单元的电路结构示意图；

图11是本公开实施例提供的一种栅极驱动电路的结构版图；

图12是本公开实施例提供的一种栅极驱动电路的驱动方法流程图；

图13是本公开实施例提供的一种栅极驱动电路所耦接的信号端时序图；

图14是本公开实施例提供的一种显示装置的结构示意图；

图15是本公开实施例提供的一种显示面板的结构示意图；

图16是本公开实施例提供的一种显示装置中一个显示分区的结构示意图。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。

图1是本公开实施例提供的一种栅极驱动电路的结构示意图。该栅极驱动 电路应用于显示面板10中，参考图1，该显示面板10包括多行像素P1。该栅极驱动电路包括：至少一个栅极驱动子电路01。

在图1基础上，图2示出了一种栅极驱动子电路的结构示意图。参考图2可以看出，该栅极驱动子电路01可以包括：

至少两个移位寄存器组011。每个移位寄存器组011包括：多个移位寄存器单元GOA。并且，每个移位寄存器组011包括的多个移位寄存器单元GOA的第一输出端与第一输入端IN1依次级联，至少两个移位寄存器组011包括的多个移位寄存器单元GOA的第一输出端与第一复位端STD1依次级联。

至少两个第一虚设(dummy)单元012。该至少两个第一虚设单元012分别与同一个输入开启端STU和至少两个移位寄存器组011耦接。至少两个第一虚设单元012被配置为(即，用于)基于输入开启端STU提供的输入开启信号，向至少两个移位寄存器组011传输输入信号stu，以使每个移位寄存器单元GOA通过第一输出端向级联的另一个移位寄存器单元GOA的第一输入端IN1传输输入信号stu，且向级联的另一个移位寄存器单元GOA的复位端传输复位信号std。

至少两个第二虚设单元013。该至少两个第二虚设单元013与至少两个移位寄存器组011耦接。至少两个第二虚设单元013被配置为基于至少两个移位寄存器组011中多个移位寄存器单元GOA的第一输出端传输的输入信号，向至少两个移位寄存器组011传输复位信号std。

示例的，参考图2，其示出的栅极驱动子电路01共包括n个(即，n级)移位寄存器单元GOA(1)至GOA(n)，n为大于1的整数。该n个移位寄存器单元GOA(1)至GOA(n)被划分为两个移位寄存器组011(1)和011(2)，即栅极驱动子电路01包括两个移位寄存器组011。其中，按照图中所示的级联顺序，一个移位寄存器组011(1)包括第1级移位寄存器单元GOA(1)、第3级移位寄存器单元GOA(3)……第n-3级移位寄存器单元GOA(n-3)和第n-1级移位寄存器单元GOA(n-1)；另一个移位寄存器组011(2)包括第2级移位寄存器单元GOA(2)、第4级移位寄存器单元GOA(4)……第n-2级移位寄存器单元GOA(n-2)和第n级移位寄存器单元GOA(n)。并且，级联关系满足：每个移位寄存器组011中，前一级移位寄存器单元(如，GOA(1))的第一输出端与后一级移位寄存器单元(如，GOA(3))的第一输入端IN1级联；该后一级移位寄存器单元(如，GOA(3))的第一输出端与前一级移位寄存器 单元(如，GOA(1))的第一复位端STD1级联。

在此基础上，继续参考图2，其示出的栅极驱动子电路01包括两个第一虚设单元012(1)和012(2)，且包括两个第二虚设单元013(1)和013(2)。虚设单元与移位寄存组011的级联关系满足：

两个第一虚设单元012(1)和012(2)中，一个第一虚设单元012(1)的第二输出端CR0与一个移位寄存器组011(1)中，第一级移位寄存器单元GOA(如，GOA(1))的第一输入端IN1耦接，另一个第一虚设单元012(2)的第二输出端CR0与另一个移位寄存器组011(2)中，第一级移位寄存器单元GOA(如，GOA(2))的第一输入端IN1耦接。以及，两个第一虚设单元012(1)和012(2)的第二输入端IN0还与同一个输入开启端STU耦接。

两个第二虚设单元013(1)和013(2)中，一个第二虚设单元013(1)的第二输出端CR0与一个移位寄存器组011(1)中，最后一级移位寄存器单元GOA(如，GOA(n-1))的第一复位端STD1耦接，另一个第二虚设单元013(2)的第二输出端CR0与另一个移位寄存器组011(2)中，最后一级移位寄存器单元GOA(如，GOA(n))的第一复位端STD1耦接。以及，该两个第二虚设单元013(1)和013(2)的第二输入端IN0还分别与移位寄存器单元GOA(n-1)和GOA(n)的第一输出端耦接。

在上述耦接基础上，两个第一虚设单元012(1)和012(2)可以被配置为响应于输入开启端STU提供的输入开启信号，分别向所耦接的移位寄存器单元GOA(1)和GOA(2)的第一输入端IN1传输输入信号stu。

对于其中一个移位寄存器组011(1)而言，其中的移位寄存器单元GOA(1)可以基于其第一输入端IN1接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(3)传输输入信号stu；以及移位寄存器单元GOA(3)可以基于其接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(1)的第一复位端STD1传输复位信号std，以此类推。移位寄存器单元GOA(n-3)可以基于其第一输入端IN1接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(n-1)传输输入信号stu；以及移位寄存器单元GOA(n-1)可以基于其接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(n-3)的第一复位端STD1传输复位信号std，并向级联的第二虚设单元013(1)的第二输入端IN0传输输入信号stu。然后，该级联 的第二虚设单元013(1)可以基于其第二输入端IN0接收到的第二输入信号，通过其第二输出端CR0向其级联的移位寄存器单元GOA(n-1)的第一复位端STD1传输复位信号std。

同理，对于其中另一个移位寄存器组011(2)而言，其中的移位寄存器单元GOA(2)可以基于其第一输入端IN1接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(4)传输输入信号stu；以及移位寄存器单元GOA(4)可以基于其接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(2)的第一复位端STD1传输复位信号std，以此类推。移位寄存器单元GOA(n-2)可以基于其第一输入端IN1接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(n)传输输入信号stu；以及移位寄存器单元GOA(n)可以基于其接收到的输入信号stu，通过其第一输出端向级联的移位寄存器单元GOA(n-2)的第一复位端STD1传输复位信号std，并向级联的第二虚设单元013(2)的第二输入端IN0传输输入信号stu。然后，该级联的第二虚设单元013(2)可以基于其第二输入端IN0接收到的第二输入信号，通过其第二输出端CR0向其级联的移位寄存器单元GOA(n)的第一复位端STD1传输复位信号std。

并且，结合图1，每个移位寄存器单元GOA的第一输出端还可以与至少一行像素P1耦接。如，每个移位寄存器单元GOA可以与一行像素P1耦接，相应的，多个移位寄存器单元GOA可以与多行像素P1一一对应耦接。每个移位寄存器单元GOA被配置为基于接收到的信号驱动至少一行像素P1发光。

如，结合图2，对于移位寄存器单元GOA(1)和GOA(2)而言，其可以分别基于接收到的输入信号stu和复位信号std，向所耦接的至少一行像素P1传输栅极驱动信号，以驱动至少一行像素P1发光。对于除移位寄存器单元GOA(1)和GOA(2)的其他每个移位寄存器单元而言，其可以基于接收到的输入信号stu和复位信号std，向所耦接的至少一行像素P1传输栅极驱动信号，以驱动至少一行像素P1发光。

可选的，继续参考图2还可以看出，每个移位寄存器单元GOA具有的第一输出端可以包括：驱动输出端OUT和移位输出端CR1，每个移位寄存器单元GOA可以是通过移位输出端CR1与其他单元的输入端和复位端进行级联，以及可以是通过驱动输出端OUT与至少一行像素P1耦接。如此，可以确保两个输 出端各自可靠且独立工作，提高控制各个输出端输出信号的工作灵活性，避免相互干扰。下述实施例同理，不再进行赘述。当然，在一些其他实施例中，每个移位寄存器单元GOA也可以仅具有一个第一输出端，以与像素P1耦接，且还与其他单元进行级联。

需要说明的是，与移位寄存器单元GOA不同的是，本公开实施例记载的第一虚设单元012和第二虚设单元013与像素P1不耦接，不用于驱动像素P1发光。但是，工作原理与移位寄存器单元GOA的工作原理大致相同。相应的，第一虚设单元012和第二虚设单元013也可以称为dummy GOA。以及，基于第一虚设单元012和第二虚设单元013的设置位置可知，第一虚设单元012还可以称为首行dummy GOA，第二虚设单元013还可以称为末行dummy GOA。

如此可知，本公开实施例中，耦接像素P1的各级移位寄存器单元GOA的第一输入端IN1接收到的输入信号stu均来自级联的GOA(包括耦接像素的普通GOA和dummy GOA)，以及各级移位寄存器单元GOA的第一复位端STD1接收到的复位信号也均来自级联的GOA(包括耦接像素的GOA和dummy GOA)。进而，相对于现有技术，消除了因第一级移位寄存器单元GOA和最后一级移位寄存器单元GOA需要分别与额外的输入开启端STU和复位信号端STD耦接，而导致第一级移位寄存器单元GOA，最后一级移位寄存器单元GOA，以及除第一级和最后一级外的其他级移位寄存器单元GOA输出的栅极驱动信号存在差异，进而导致首行/首端多行像素，末行/末端多行像素，以及其余中间行像素发光亮度差异的问题。即，确保了各级移位寄存器单元GOA向各行像素P1传输的栅极驱动信号不存在差异，或是差异较小。由此，可以确保各行像素的发光亮度均一性可以较好。

需要说明的是，对于包括至少两个移位寄存器组011而言，因是分别接收不同第一虚设单元012传输的输入信号stu，故可以同时工作，即同时驱动所耦接的各行像素P1发光，实现驱动时序的重叠(overlap)。如，对于图2所示的两个移位寄存器组011而言，即可以实现50％的overlap，使得两个移位寄存器组011同时扫描以点亮所耦接的各行像素P1。再例如，若包括三个移位寄存器组011，则相应的可以实现75％的overlap。当然，在一些实施例中，也可以仅设置一个移位寄存器组011，实现对显示面板10中多行像素P1的逐行扫描。

在设置至少两个移位寄存器组011的基础上，对于相关技术而言，需要设 置至少两个输入开启端STU以分别与该至少两个移位寄存器组011耦接，不利于窄边框设计，且成本较高。而本公开实施例通过新增dummy GOA，还使得仅需设置一个输入开启端STU，其中至少两个第一虚设单元012共用该同一个输入开启端STU。以及，因第二虚设单元013不用于驱动像素P1发光，故无需为提供复位信号的第二虚设单元013进行复位，进而无需设置复位信号端STD。如此，大大减少了所需设置的信号端数量，从而可以利于显示面板的窄边框设计，且还节省成，可以较好的提高显示面板的显示质量。

综上所述，本公开实施例提供了一种栅极驱动电路。该栅极驱动电路中的栅极驱动子电路包括至少两个移位寄存器组，至少两个第一虚设单元和至少两个第二虚设单元。其中，每个移位寄存器组包括输出端与输入端依次级联的多个移位寄存器单元，且至少两个移位寄存器组中各个移位寄存器单元的输出端与复位端也依次级联。至少两个第一虚设单元和至少两个第二虚设单元均与至少两个移位寄存器组耦接，并能够向至少两个移位寄存器组提供输入信号和复位驱动信号，以使每个移位寄存器单元能够向级联的另一个移位寄存器单元的输入端传输输入信号，并能够向级联的另一个移位寄存器单元的复位端传输复位信号。如此，可以使得移位寄存器单元输出至像素的栅极驱动信号相同，进而可以使得显示面板中多行像素的发光亮度均一性较好。

可选的，本公开实施例记载的显示面板10可以具有多个显示分区A1，每个显示分区A1可以包括至少两行像素P1。

如，参考图3，其示出的显示面板10具有5个显示分区A1(1)至A1(5)。每个显示分区A1中均可以包括多行像素P1，图中未示出。在一些实施例中，各个显示分区A1包括的像素P1的行数可以相同，如，假设显示面板10共包括1200行像素，则图3所示的5个显示分区A1(1)至A1(5)中，每个显示分区A1可以均包括240行(rows)像素。如此，可以确保各个显示分区A1的显示均一性较好。在另一些实施例中，各个显示分区A1包括的像素P1的行数也可以不同。

在显示面板10具有多个显示分区A1的基础上，本公开实施例记载的栅极驱动电路可以包括：位于多个显示分区A1中的多个栅极驱动子电路01。

例如，继续参考图3，栅极驱动电路可以包括：位于每个显示分区A1中的 一个栅极驱动子电路01，且该一个栅极驱动子电路01可以位于所在显示分区A1中多行像素P1在行方向X1上的任一侧(如，图3示出的左侧)中。相应的，对于图3具有5个显示分区A1(1)至A1(5)的显示面板而言，本公开实施例记载的栅极驱动电路可以包括5个栅极驱动子电路01(1)至01(5)。该5个栅极驱动子电路01(1)至01(5)可以一一对应的位于该5个显示分区A1(1)至A1(5)中，每个栅极驱动子电路01可以与其所在显示分区A1中的多行像素P1耦接，以驱动该多行像素P1发光。

或者，参考图4，栅极驱动电路可以包括：位于每个显示分区A1中的两个栅极驱动子电路01，且该两个栅极驱动子电路01可以相对设置在多行像素P1在行方向X1上的两侧(如，图4示出的左侧和右侧)中。相应的，对于图3和图4具有5个显示分区A1(1)至A1(5)的显示面板而言，本公开实施例记载的栅极驱动电路可以包括5组共10个栅极驱动子电路01(1)*2至01(5)*2。每组栅极驱动子电路可以一一对应的位于该5个显示分区A1(1)至A1(5)中。如，第一组的2个栅极驱动子电路01(1)位于显示分区A1(1)，第二组的2个栅极驱动子电路01(2)位于显示分区A1(2)，第三组的2个栅极驱动子电路01(3)位于显示分区A1(3)，第四组的2个栅极驱动子电路01(4)位于显示分区A1(4)，第五组的2个栅极驱动子电路01(5)位于显示分区A1(5)。并且，每组包括的2个栅极驱动子电路01(如，01(1))可以相对设置在所属显示分区A1(如，A1(1))中多行像素P1在行方向X1上的两侧。以及，每组包括的2个栅极驱动子电路01均可以与所在显示分区A1中的多行像素P1耦接，以驱动该多行像素P1发光。

可选的，在栅极驱动电路包括多个栅极驱动子电路01的基础上，各个第一虚设单元012可以共用同一个输入开启端STU。如此，可以进一步简化输入开启端STU的数量，节省成本。

对于图2和图3所示结构而言，在现有技术未新增第一虚设单元012和第二虚设单元013的场景下，每个显示分区A1内均需要设置2个输入开启端STU和2个复位信号端STD，以两个移位寄存器组011中第一级移位寄存器单元GOA提供输入信号，并为两个移位寄存器组011中最后一级移位寄存器单元GOA提供复位信号。如此，整个显示面板中需要设置2*M个输入开启端STU和2*M个复位信号端STD，M为显示分区A1的数量，这显然是不能被接受的。且， 结合背景技术可知，现有技术还存在因首行或首端多行移位寄存器单元GOA接收的是输入开启端STU提供的输入信号，末行或末行多行移位寄存器单元GOA接收的是复位信号端STD提供的复位信号，而其余各个移位寄存器单元GOA接收的均是其级联的另一移位寄存器单元GOA传输的输入信号和复位信号，故还存在首行/首端多行，末行/末端多行，以及中间各个移位寄存器单元GOA输出差异，该输出差异导致各行像素P1的发光亮度均一性较差。

而在本公开实施例中，结合图3所示结构和上述实施例记载可知，通过新增首行dummy GOA和末行dummy GOA，且设置至少两个首行dummy GOA共用同一个输入开启端STU，不仅可以解决显示均一性问题，而且可以大幅减少显示面板中所需设置的输入开启端STU的数量。而且因dummy GOA与像素P1不耦接，故也无需设置额外的复位信号端STD为末行dummy GOA提供复位信号进行复位。首行dummy GOA的复位端可以与其级联的移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)耦接，以接收其级联的移位寄存器单元GOA向其提供的复位信号std。如，对于图3具有5个显示分区A1(1)至A1(5)的显示面板10而言，即M＝5，现有技术需要设置10个输入开启端STU和10个复位信号端STD，而本公开实施例仅需设置1个输入开启端STU，且无需设置复位信号端STD。即，在分区显示场景下，本公开实施例新增dummy GOA的方案更为适用。

可选的，结合图1，栅极驱动子电路01可以通过多条栅线G1与多行像素P1耦接，栅线延伸方向一般为行方向X1。在此基础上，采用图3和图4所示方式布局，可以实现合理利用显示面板10的空间的效果，避免造成显示面板面积较大的问题，有利于窄边框的实现。

以及，每行像素P1通常包括多列像素P1，数量较多。相应的，每条栅线G1的长度一般较长。而，信号线的长度越长，其上的负载(loading)越大，且负载越大，经该信号线传输的信号损失越大，故存在近栅极驱动子电路01端与远栅极驱动子电路01端，每个移位寄存器单元GOA传输至一行像素P1的栅极驱动信号越来越小的问题。如此，若在各行像素P1包括的像素数量较多时，采用图3所示结构，则对于多行像素P1中的任一行像素P1而言，近栅极驱动子电路01端的各个像素P1接收到的栅极驱动信号一般小于远栅极驱动子电路01端的各个像素P1接收到的栅极驱动信号，此处是指栅极驱动信号的电位的大小 关系。进而，沿近栅极驱动子电路01端至远栅极驱动子电路01端的方向，每行像素P1的发光亮度均存在发光亮度越来越弱的渐变现象。该发光亮度渐变现象导致显示面板出现宏观显示缺陷(mura)，显示面板显示异常。

而若采用图4所示结构，则可以使得沿左侧至右侧的行方向X1，每行像素P1中各个像素P1的发光亮度均一性较好，进而，可以从视觉上消除该宏观显示mura，确保显示面板的显示效果较好。或者，对于图3所示结构而言，还可以通过设置其包括的多个移位寄存器单元GOA中，部分移位寄存器单元位于左侧，其余移位寄存器单元位于右侧，以使得多行像素P1中一部分的各行像素P1的发光亮度逐渐变弱，另一部分的各行像素P1的发光亮度逐渐变亮。进而，同样可以从视觉上消除该宏观显示mura，确保显示面板的显示效果较好。

当然，在一些其他实施例中，显示面板10可以仅具有一个显示分区A1，在此基础上，结合图3，栅极驱动电路可以仅包括位于该一个显示分区A1的一个栅极驱动子电路01。或者，结合图4，栅极驱动电路可以包括位于该一个显示分区A1的两个栅极驱动子电路01，且该两个栅极驱动子电路01可以相对设置。在另一些其他实施例中，在显示面板10具有多个显示分区A1的基础上，也可以是部分显示分区A1包括图3所示的一个栅极驱动子电路01，部分显示分区A1包括图4所示的两个栅极驱动子电路01。或者，每个显示分区A1可以包括更多数量的栅极驱动子电路01。

可选的，如上述实施例记载，每行像素P1可以包括多列像素P1，即显示面板10可以包括阵列排布的多个像素。在此基础上，结合图3和图4还可以看出，显示面板10具有的多个显示分区A1可以沿列方向Y1依次排布。

以及，位于同一侧的各个栅极驱动子电路01可以沿列方向Y1依次排布。并且，每个栅极驱动子电路01包括的第一虚设单元012、多个移位寄存器单元GOA和第二虚设单元013可以沿列方向Y1依次排布。以上排布方式，可以进一步便于布局，利于显示面板的窄边框设计。

可选的，作为一种可选的实现方式：结合图2可知，本公开实施例记载的每个移位寄存器组011包括的多个移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)可以与第一复位端STD1依次级联。

在此基础上，栅极驱动子电路01包括的第一虚设单元012的数量与栅极驱动子电路01包括的移位寄存器组011的数量相同，且一一对应。以及，栅极驱 动子电路01包括的第二虚设单元013的数量与栅极驱动子电路01包括的移位寄存器组011的数量相同，且一一对应。

示例的，参考图2和图5，其示出的栅极驱动子电路01均包括：两个移位寄存器组011，仅图2标识011。以及与两个移位寄存器组011一一对应的两个第一虚设单元012和两个第二虚设单元013，图中将其标识为第一虚设单元012(1)和012(2)，第二虚设单元013(1)和013(2)。以及，其中一个移位寄存器组011(1)可以包括第1级移位寄存器单元GOA(1)、第3级移位寄存器单元GOA(3)……第n-3级移位寄存器单元GOA(n-3)和第n-1级移位寄存器单元GOA(n-1)；另一个移位寄存器组011(2)可以包括第2级移位寄存器单元GOA(2)、第4级移位寄存器单元GOA(4)……第n-2级移位寄存器单元GOA(n-2)和第n级移位寄存器单元GOA(n)。并且，栅极驱动子电路01中各单元的级联顺序可以如下：

每个移位寄存器组011中，第一虚设单元012的第二输出端CR0可以与第一级移位寄存器单元GOA的第一输入端IN1耦接，第一虚设单元012的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012的第二复位端STD0可以与第一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)耦接。

例如，移位寄存器组011(1)中，第一虚设单元012(1)的第二输出端CR0可以与移位寄存器单元GOA(1)的第一输入端IN1耦接，第一虚设单元012(1)的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012(1)的第二复位端STD0可以与移位寄存器单元GOA(1)的移位输出端CR1耦接。在此基础上，第一虚设单元012(1)可以基于输入开启端STU提供的输入开启信号，向移位寄存器单元GOA(1)的第一输入端IN1传输输入信号stu。移位寄存器单元GOA(1)可以基于其第一输入端IN1接收到的输入信号stu，向第一虚设单元012(1)的第二复位端STD0传输复位信号std。

同理，移位寄存器组011(2)中，第一虚设单元012(2)的第二输出端CR0可以与移位寄存器单元GOA(2)的第一输入端IN1耦接，第一虚设单元012(2)的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012(2)的第二复位端STD0可以与移位寄存器单元GOA(2)的移位输出端CR1耦接。在此基础上，第一虚设单元012(2)可以基于输入开启端STU提供的输入开启 信号，向移位寄存器单元GOA(2)的第一输入端IN1传输输入信号stu。移位寄存器单元GOA(2)可以基于其第一输入端IN1接收到的输入信号stu，向第一虚设单元012(2)的第二复位端STD0传输复位信号std。

每个移位寄存器组011中，第二虚设单元013的第二输出端CR0可以与最后一级移位寄存器单元GOA的第一复位端STD1耦接，第二虚设单元013的第二输入端IN0可以与最后一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)耦接。

例如，移位寄存器组011(1)中，第二虚设单元013(1)的第二输出端CR0可以与移位寄存器单元GOA(n-1)的第一复位端STD1耦接，第二虚设单元013(1)的第二输入端IN0可以与移位寄存器单元GOA(n-1)的移位输出端CR1耦接。在此基础上，第二虚设单元013(1)可以基于移位寄存器单元GOA(n-1)传输的输入信号stu，向移位寄存器单元GOA(n-1)的第一复位端STD1传输复位信号std。

同理，移位寄存器组011(2)中，第二虚设单元013(2)的第二输出端CR0可以与移位寄存器单元GOA(n)的第一复位端STD1耦接，第二虚设单元013(2)的第二输入端IN0可以与移位寄存器单元GOA(n)的移位输出端CR1耦接。在此基础上，第二虚设单元013(2)可以基于移位寄存器单元GOA(n)传输的输入信号stu，向移位寄存器单元GOA(n)的第一复位端STD1传输复位信号std。

每个移位寄存器组011中，从第一级移位寄存器单元GOA至最后一级移位寄存器单元GOA，前一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)与后一级移位寄存器单元GOA的第一输入端IN1耦接，后一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)与前一级移位寄存器单元GOA的第一复位端STD1耦接。

例如，移位寄存器组011(1)中，从移位寄存器单元GOA(1)开始，移位寄存器单元GOA(1)的移位输出端CR1可以与移位寄存器单元GOA(3)的第一输入端IN1耦接，以此类推，移位寄存器单元GOA(n-3)的移位输出端CR1可以与移位寄存器单元GOA(n-1)的第一输入端IN1耦接。以及，从移位寄存器单元GOA(n-1)开始，移位寄存器单元GOA(n-1)的移位输出端CR1可以与移位寄存器单元GOA(n-3)的第一复位端STD1耦接，以此类推，移位 寄存器单元GOA(3)的移位输出端CR1可以与移位寄存器单元GOA(1)的第一复位端STD1耦接。在此基础上，每级移位寄存器单元GOA可以基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向级联的另一级移位寄存器单元GOA的第一输入端IN1传输输入信号stu，并向级联的另一级移位寄存器单元GOA的第一复位端STD1传输复位信号std。

同理，移位寄存器组011(2)中，从移位寄存器单元GOA(2)开始，移位寄存器单元GOA(2)的移位输出端CR1可以与移位寄存器单元GOA(4)的第一输入端IN1耦接，以此类推，移位寄存器单元GOA(n-2)的移位输出端CR1可以与移位寄存器单元GOA(n)的第一输入端IN1耦接。以及，从移位寄存器单元GOA(n)开始，移位寄存器单元GOA(n)的移位输出端CR1可以与移位寄存器单元GOA(n-2)的第一复位端STD1耦接，以此类推，移位寄存器单元GOA(4)的移位输出端CR1可以与移位寄存器单元GOA(2)的第一复位端STD1耦接。在此基础上，每级移位寄存器单元GOA可以基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向级联的另一级移位寄存器单元GOA的第一输入端IN1传输输入信号stu，并向级联的另一级移位寄存器单元GOA的第一复位端STD1传输复位信号std。

即，与多行像素P1耦接的各级移位寄存器单元GOA接收到的输入信号stu和复位信号std均来自级联的另一级GOA，而非额外的输入开启端STU或是复位信号端STD。相应的，各级移位寄存器单元GOA输出至所耦接像素P1的栅极驱动信号差异较小，或是不存在差异。

作为另一种可选的实现方式，每个移位寄存器组011包括的多个移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)可以与另一个移位寄存器组011包括的多个移位寄存器单元GOA的第一复位端STD1耦接。

在此基础上，栅极驱动子电路01包括的第一虚设单元012的数量可以与栅极驱动子电路01包括的移位寄存器组011的数量相同，且一一对应。

栅极驱动子电路01包括的第二虚设单元012的数量可以与至少两个移位寄存器组011包括的多个移位寄存器单元GOA中，第一输出端(此处可以是指：移位输出端CR1)和第一复位端STD1级联的两个移位寄存器单元GOA的级数之差相同。也可以认为是栅极驱动子电路01包括的第二虚设单元012的数量与至少两个移位寄存器组011包括的多个移位寄存器单元GOA中，第一复位端 STD1未与第一输出端级联的移位寄存器单元GOA的数量。

示例的，参考图6，其示出的至少两个移位寄存器组011包括的多个移位寄存器单元GOA中，第n+3级移位寄存器单元GOA(n+3)的第一输出端(此处可以是指：移位输出端CR1)可以与第n级移位寄存器单元GOA(n)的第一复位端STD1耦接，n大于0，且小于等于至少两个移位寄存器组011包括的多个移位寄存器单元GOA的数量。即，第一输出端和第一复位端STD1级联的两个移位寄存器单元GOA的级数之差为：n+3-n＝3。

在此基础上，栅极驱动子电路01可以包括：两个移位寄存器组011，与两个移位寄存器组011一一对应的两个第一虚设单元012，以及三个第二虚设单元013。图中将其标识为第一虚设单元012(1)和012(2)，第二虚设单元013(1)、013(2)和013(3)。以及，其中一个移位寄存器组011(1)可以包括第1级移位寄存器单元GOA(1)、第3级移位寄存器单元GOA(3)……第n-3级移位寄存器单元GOA(n-3)和第n-1级移位寄存器单元GOA(n-1)；另一个移位寄存器组011(2)可以包括第2级移位寄存器单元GOA(2)、第4级移位寄存器单元GOA(4)……第n-2级移位寄存器单元GOA(n-2)和第n级移位寄存器单元GOA(n)。

并且，栅极驱动子电路01中各单元的级联顺序可以如下：

每个移位寄存器组011中，第一虚设单元012的第二输出端CR0可以与第一级移位寄存器单元GOA的第一输入端IN1耦接，第一虚设单元012的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012的第二复位端STD0可以与另一个移位寄存器组011中第一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)耦接。

例如，移位寄存器组011(1)中，第一虚设单元012(1)的第二输出端CR0可以与移位寄存器单元GOA(1)的第一输入端IN1耦接，第一虚设单元012(1)的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012(1)的第二复位端STD0可以与移位寄存器组011(2)中移位寄存器单元GOA(2)的移位输出端CR1耦接。在此基础上，第一虚设单元012(1)可以基于输入开启端STU提供的输入开启信号，向移位寄存器单元GOA(1)的第一输入端IN1传输输入信号stu。移位寄存器单元GOA(2)可以基于其第一输入端IN1接收到的输入信号stu，向第一虚设单元012(1)的第二复位端STD0传输复位信号 std。

同理，移位寄存器组011(2)中，第一虚设单元012(2)的第二输出端CR0可以与移位寄存器单元GOA(2)的第一输入端IN1耦接，第一虚设单元012(2)的第二输入端IN0可以与输入开启端STU耦接，第一虚设单元012(2)的第二复位端STD0可以与移位寄存器组011(1)中移位寄存器单元GOA(3)的移位输出端CR1耦接。在此基础上，第一虚设单元012(2)可以基于输入开启端STU提供的输入开启信号，向移位寄存器单元GOA(2)的第一输入端IN1传输输入信号stu。移位寄存器单元GOA(3)可以基于其第一输入端IN1接收到的输入信号stu，向第一虚设单元012(2)的第二复位端STD0传输复位信号std。

两个移位寄存器组011包括的三个第二虚设单元013(1)、013(2)和013(3)中，前两个第二虚设单元013(1)和013(2)的第二输入端IN0可以分别与两个移位寄存器组011中最后一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)耦接。

如，第二虚设单元013(1)的第二输入端IN0可以与移位寄存器单元GOA(n-1)的移位输出端CR1耦接，并接收移位寄存器单元GOA(n-1)传输的输入信号stu。第二虚设单元013(2)的第二输入端IN0可以与移位寄存器单元GOA(n)的移位输出端CR1耦接，并接收移位寄存器单元GOA(n)传输的输入信号stu。最后一个第二虚设单元013(3)的第二输入端IN0可以与第一个第二虚设单元013(1)的第二输出端CR0耦接，并接收第二虚设单元013(1)基于接收到的输入信号stu传输的输入信号stu。三个第二虚设单元013(1)、013(2)和013(3)的第二输出端CR0可以分别与至少两个移位寄存器组011包括的多个移位寄存器单元GOA中，最后三级移位寄存器单元GOA的第一复位端STD1依次耦接。如，第二虚设单元013(1)的第二输出端CR0可以与移位寄存器单元GOA(n-2)的第一复位端STD1耦接，并向移位寄存器单元GOA(n-2)的第一复位端STD1传输复位信号std。第二虚设单元013(2)的第二输出端CR0可以与移位寄存器单元GOA(n-1)的第一复位端STD1耦接，并向移位寄存器单元GOA(n-1)的第一复位端STD1传输复位信号std。第二虚设单元013(3)的第二输出端CR0可以与移位寄存器单元GOA(n)的第一复位端STD1耦接，并向移位寄存器单元GOA(n)的第一复位端STD1传输复位信 号std。

以及，每个移位寄存器组011中，从第一级移位寄存器单元GOA至最后一级移位寄存器单元GOA，前一级移位寄存器单元GOA的第一输出端(此处可以是指：移位输出端CR1)与后一级移位寄存器单元GOA的第一输入端IN1耦接。

例如，移位寄存器组011(1)中，从移位寄存器单元GOA(1)开始，移位寄存器单元GOA(1)的移位输出端CR1可以与移位寄存器单元GOA(3)的第一输入端IN1耦接，以此类推，移位寄存器单元GOA(n-3)的移位输出端CR1可以与移位寄存器单元GOA(n-1)的第一输入端IN1耦接。在此基础上，每级移位寄存器单元GOA可以基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向级联的另一级移位寄存器单元GOA的第一输入端IN1传输输入信号stu。

同理，移位寄存器组011(2)中，从移位寄存器单元GOA(2)开始，移位寄存器单元GOA(2)的移位输出端CR1可以与移位寄存器单元GOA(4)的第一输入端IN1耦接，以此类推，移位寄存器单元GOA(n-2)的移位输出端CR1可以与移位寄存器单元GOA(n)的第一输入端IN1耦接。在此基础上，每级移位寄存器单元GOA可以基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向级联的另一级移位寄存器单元GOA的第一输入端IN1传输输入信号stu。

即同样的，与多行像素P1耦接的各级移位寄存器单元GOA接收到的输入信号stu和复位信号std可以均来自级联的另一级移GOA，而非额外的输入开启端STU或是复位信号端STD。相应的，各级移位寄存器单元GOA输出至所耦接像素P1的栅极驱动信号差异较小，或是不存在差异。

可选的，参考图5和图6还可以看出，其示出的两个移位寄存器组011中，一个移位寄存器组011可以包括偶数级移位寄存器单元GOA，另一个移位寄存器组011可以包括奇数级移位寄存器单元GOA。当然，在一些其他实施例中，可以将所有的多个移位寄存器单元GOA任意划分至两个移位寄存器组011中，而非按照奇数级和偶数级的方式划分。

需要说明的是，栅极驱动子电路01包括的移位寄存器组011，以及移位寄存器组011包括的各单元也可以满足其他数量和/或满足其他级联关系。如，可 以包括三个移位寄存器组011，相应的，可以包括三个位于首端的第一虚设单元012。可以是第n+4级位寄存器单元GOA(n+4)的移位输出端CR1与第n级移位寄存器单元GOA(n)的第一复位端STD1耦接，相应的，可以包括四个位于末端的第二虚设单元013。由上述实施例记载，其实可以确定，栅极驱动子电路01包括的第一虚设单元012的数量其实可以与移位输出端CR1和第一输入端IN1级联所间隔的移位寄存器单元GOA的数量相同。同理，栅极驱动子电路01包括的第二虚设单元013的数量其实可以与移位输出端CR1和第一复位端STD1级联所间隔的移位寄存器单元GOA的数量相同。

当然，在一些其他实施例中，参考图7，栅极驱动子电路01也可以仅包括一个移位寄存器组011，该移位寄存器组011中，每相邻两个移位寄存器单元GOA中，前一级移位寄存器单元GOA的移位输出端CR1可以与后一级移位寄存器单元GOA的第一输入端IN1级联，后一级移位寄存器单元GOA的移位输出端CR1可以与前一级移位寄存器单元GOA的第一复位端STD1级联。相应的，可以仅包括位于首端的一个第一虚设单元012，以及位于末端的一个第二虚设单元013。

其中，该一个第一虚设单元012的第二输入端IN0可以与输入开启端STU耦接，第二输出端CR0可以与第一级移位寄存器单元GOA(1)的第一输入端IN1耦接，以基于输入开启端STU提供的输入开启信号，向第一级移位寄存器单元GOA(1)传输输入信号stu。然后，从第一级移位寄存器单元GOA(1)开始，每级移位寄存器单元GOA依次基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向所级联的后一级移位寄存器单元GOA的第一输入端IN1传输输入信号stu。且，最后一级移位寄存器单元GOA(n)还基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向所级联的一个第二虚设单元013的第二输入端IN0传输输入信号stu。然后，该第二虚设单元013可以基于接收到的输入信号stu，向最后一级移位寄存器单元GOA(n)的第一复位端STD1传输复位信号std。以及，从最后一级移位寄存器单元GOA(n)开始，每级移位寄存器单元GOA可以依次基于其第一输入端IN1接收到的输入信号stu，通过移位输出端CR1向所级联的前一级移位寄存器单元GOA的第一复位端STD1传输复位信号std。

需要说明的是，以上实施例中，对于每个移位寄存器组011而言，均是从 第一级移位寄存器单元GOA开始，依次级联并传输输入信号stu和复位信号std。在一些其他实施例中，也可以从其他级移位寄存器单元GOA开始，依次级联并传输输入信号stu和复位信号std。如，每个移位寄存器组011的中间级移位寄存器单元GOA的第一输入端IN1可以与第一虚设单元012的第二输出端CR0耦接，并接收输入开启信号，以使每个移位寄存器单元GOA通过移位输出端CR1向级联的另一个移位寄存器单元GOA的第一输入端IN1传输输入信号stu，且向级联的另一个移位寄存器单元GOA的第一复位端STD1传输复位信号std。

可选的，参考图5至图7还可以看出，每个移位寄存器组011还可以与两个时钟端耦接，且各个移位寄存器组011所耦接的时钟端不同。每个移位寄存器组011中，输入端与输出端级联的任意两个移位寄存器单元GOA的时钟信号端(未标识)，还可以分别与该两个时钟端耦接，以接收该两个时钟端提供的时钟信号。以及，各个第一虚设单元012的时钟信号端(未标识)可以与不同的时钟端耦接，各个第二虚设单元012的时钟信号端(未标识)可以与不同的时钟端耦接。此处，不同的时钟端为至少两个移位寄存器组011耦接的时钟端，第一虚设单元012和第二虚设单元013还可以被配置为接收时钟信号。

如，参考图2、图5和图6，在包括两个移位寄存器组011的基础上，移位寄存器组011(1)与两个时钟端CLKA(1)和CLKA(2)耦接，移位寄存器组011(2)与两个时钟端CLKB(1)和CLKB(2)耦接。移位寄存器组011(1)中，从移位寄存器单元GOA(1)开始，每相邻两个移位寄存器单元GOA分别与两个时钟端CLKA(1)和CLKA(2)耦接。如，移位寄存器单元GOA(1)与时钟端CLKA(1)耦接，移位寄存器单元GOA(3)与时钟端CLKA(2)耦接，以此类推。移位寄存器组011(2)中，从移位寄存器单元GOA(2)开始，每相邻两个移位寄存器单元GOA分别与两个时钟端CLKB(1)和CLKB(2)耦接。如，移位寄存器单元GOA(2)与时钟端CLKB(1)耦接，移位寄存器单元GOA(4)与时钟端CLKB(2)耦接，以此类推。由此也可以认为是第1级移位寄存器单元GOA(1)至第n级移位寄存器单元GOA(n)，每相邻四个移位寄存器单元GOA为一组依次分别与CLKA(2)、CLKB(2)、CLKA(1)和CLKB(1)耦接。其中，各组包括的移位寄存器单元GOA不同。并且，第一虚设单元012(1)和第一虚设单元012(2)分别与时钟端CLK(1)和CLKB(1)耦接。对应图5所示结构，第二虚设单元013(1)和第二虚设单元013(2) 分别与时钟端CLKB(1)和CLKA(2)耦接。对应图6所示结构，第二虚设单元013(1)、第二虚设单元013(2)和第二虚设单元013(3)分别与时钟端CLKB(1)、CLKA(2)和CLKB(2)耦接。

而对于图7所示结构，因仅包括一个移位寄存器组011，一个第一虚设单元012和一个第二虚设单元013，故仅包括2个时钟端CLKA和CLKB，以分别与每相邻两个GOA耦接。如，从第1级移位寄存器单元GOA(1)至第n级移位寄存器单元GOA(n)，每相邻两个移位寄存器单元GOA为一组依次分别与CLKB和CLKA耦接。其中，各组包括的移位寄存器单元GOA不同。以及，第一虚设单元012与时钟端CLKA耦接，第二虚设单元013与时钟端CLKB耦接。

可选的，图8是本公开实施例提供的一种虚设单元的结构示意图。如图8所示，本公开实施例记载的第一虚设单元012和第二虚设单元013均可以包括：上拉子电路D1、下拉子电路D2、反相子电路D3和输出子电路D4。

其中，上拉子电路D1可以分别与第二输入端IN0、第一电源端VGH和第一上拉节点PU耦接。该上拉子电路D1可以被配置为基于第二输入端IN0接收到的信号，控制第一电源端VGH与第一上拉节点PU之间的通断。

例如，该上拉子电路D1可以在第二输入端IN0接收到的信号的电位为第一电位时，控制第一电源端VGH与第一上拉节点PU导通。此时，第一电源端VGH可以向第一上拉节点PU传输第一电位的第一电源信号，以为第一上拉节点PU充电。该上拉子电路D1可以在第二输入端IN0接收到的信号的电位为第二电位时，控制第一电源端VGH与第一上拉节点PU断开耦接。

可选的，对于第一虚设单元012而言，其第二输入端IN0可以与输入开启端STU耦接，以接收输入开启端STU传输的输入开启信号。对于第二虚设单元013而言，其输出端IN0可以与移位寄存器单元GOA的第一输出端CR1耦接，以接收移位寄存器单元GOA通过第一输出端CR1传输的输入信号。

下拉子电路D2可以分别与第二复位端STD0、第二电源端VGL、第一下拉节点PD、第一上拉节点PU和第二输出端CR0耦接。该下拉子电路D2可以被配置为基于第二复位端STD0接收到的信号和第一下拉节点PD的电位，控制第二电源端VGL与第一上拉节点PU之间的通断，以及基于第一下拉节点PD的电位，控制第二电源端VGL与第二输出端CR0之间的通断。

可选的，对于第一虚设单元012而言，其第二复位端STD0可以与移位寄存 器单元GOA的移位输出端CR1耦接，以接收移位寄存器单元GOA通过移位输出端CR1传输的复位信号。对于第二虚设单元013而言，其第二复位端STD0可以与移位寄存器单元GOA耦接的总复位端TRS耦接，以接收总复位端TRS传输的复位信号。或者，在一些实施例中，其可以不具有第二复位端STD0。

例如，下拉子电路D2可以在第二复位端STD0接收到的信号的电位为第一电位和/或第一下拉节点PD的电位为第一电位时，控制第二电源端VGL与第一上拉节点PU导通。此时，第二电源端VGL可以向第一上拉节点PU传输第二电位的第二电源信号，以为第一上拉节点PU降噪。该下拉子电路D2可以在第一下拉节点PD的电位为第一电位时，控制第二电源端VGL与第二输出端CR0导通。此时，第二电源端VGL可以向第二输出端CR0传输第二电位的第二电源信号，以为第二输出端CR0降噪。以及，该下拉子电路D2可以在第二复位端STD0接收到的信号的电位为第二电位或第一下拉节点PD的电位为第二电位时，控制第二电源端VGL与第一上拉节点PU断开耦接。该下拉子电路D2可以在第一下拉节点PD的电位为第二电位时，控制第二电源端VGL与第二输出端CR0断开耦接。

该反相子电路D3可以分别与第一上拉节点PU和第一下拉节点PD耦接。该反相子电路D3可以被配置为将第一上拉节点PU的电位反相后传输至第一下拉节点PD。

例如，该反相子电路D3可以在第一上拉节点PU的电位为第一电位时，将该第一电位反相处理为第二电位后，传输至第一下拉节点PD，以对第一下拉节点PD降噪。同理，该反相子电路D3可以在第一上拉节点PU的电位为第二电位时，将该第二电位反相处理为第一电位后，传输至第一下拉节点PD，以对第一上拉节点PD充电。

输出子电路D4可以分别与第一上拉节点PU、第一时钟信号端CLKD和第二输出端CR0耦接。输出子电路D4可以被配置为基于第一上拉节点PU的电位，控制第一时钟信号端CLKD与第二输出端CR0之间的通断。

例如，该输出子电路D4可以在第一上拉节点PU的电位为第一电位时，控制第一时钟信号端CLKD与第二输出端CR0导通。此时，第一时钟信号端CLKD提供的时钟信号可以传输至第二输出端CR0。并且，对于第一虚设单元012而言，传输至第二输出端CR0的时钟信号可以作为输入信号stu进一步传输至移 位寄存器单元GOA的第一输入端IN1。对于第二虚设单元013而言，传输至第二输出端CR0的时钟信号可以作为复位信号std进一步传输至移位寄存器单元GOA的第一复位端STD1。

在图8基础上，图9示出了另一种虚设单元的结构示意图。如图9所示，该上拉子电路D1可以包括：第一晶体管T1。下拉子电路D2可以包括：第二晶体管T2、第三晶体管T3和第四晶体管T4。反相子电路D3可以包括：反相器F1。输出子电路D4可以包括：第一存储电容C0和第五晶体管T5。

其中，第一晶体管T1的栅极可以与第二输入端IN0耦接，第一晶体管T1的第一极可以与第一电源端VGH耦接，第一晶体管T1的第二极可以与第一上拉节点PU耦接。

第二晶体管T2的栅极可以与第二复位端STD0耦接，第二晶体管T2的第一极可以与第二电源端VGL耦接，第二晶体管T2的第二极可以与第一上拉节点PU耦接。

第三晶体管T3的栅极可以与第一下拉节点PD耦接，第三晶体管T3的第一极可以与第二电源端VGL耦接，第三晶体管T3的第二极可以与第一上拉节点PU耦接。

反相器F1的输入端可以与第一上拉节点PU耦接，反相器F1的输出端可以与第一下拉节点PD耦接。

第四晶体管T4的栅极可以与第一上拉节点PU耦接，第四晶体管T4的第一极可以与第一时钟信号端CLKD耦接，第四晶体管T4的第二极可以与第二输出端CR0耦接。

第五晶体管T5的栅极可以与第一下拉节点PD耦接，第五晶体管T5的第一极可以与第二电源端VGL耦接，第五晶体管T5的第二极可以与第二输出端CR0耦接。

第一存储电容C0的一端可以与第一上拉节点PU耦接，第一存储电容C0的另一端可以与第二输出端CR0耦接。该第一存储电容C0可以被配置为存储第一上拉节点PU处的电位，确保输出稳定性较好。

需要说明的是，结合图5至图7可知，第一时钟信号端CLKD可以与时钟端CLKA或CLKB耦接。

可选的，图10是本公开实施例提供的一种移位寄存器单元GOA的电路图。 结合图2和图10可以看出，每个移位寄存器单元GOA的第一输出端可以包括：第一驱动输出端OUT和移位输出端CR1。

以及，每个移位寄存器单元GOA可以包括：上拉晶体管M1，复位晶体管M2，总复位晶体管M3，第一下拉控制晶体管M4，第二下拉控制晶体管M5，第三下拉控制晶体管M6，第一下拉晶体管M7，第二下拉晶体管M8，第三下拉晶体管M9，第一输出晶体管M10，第二输出晶体管M11和第二存储电容C1。

其中，上拉晶体管M1的栅极可以与第一输入端IN1耦接，上拉晶体管M1的第一极可以与第一输入驱动端CN耦接，上拉晶体管M1的第二极可以与第二上拉节点Q耦接。

复位晶体管M2的栅极可以与第一复位端STD1耦接，复位晶体管M2的第一极可以与第二输入驱动端CNB耦接，复位晶体管M2的第二极可以与第二上拉节点Q耦接。

总复位晶体管M3的栅极可以与总复位端TRS耦接，总复位晶体管M3的第一极可以与第二电源端VGL耦接，总复位晶体管M3的第二极可以与第二上拉节点Q耦接。

第一下拉控制晶体管M4的栅极和第一极可以均与第二时钟信号端CLK9耦接，第一下拉控制晶体管M4的第二极可以与第二下拉节点QB耦接。

第二下拉控制晶体管M5的栅极可以与第二上拉节点Q耦接，第二下拉控制晶体管M5的第一极可以与第二电源端VGL耦接，第二下拉控制晶体管M5的第二极可以与第二下拉节点QB耦接。

第三下拉控制晶体管M6的栅极可以与移位输出端CR1耦接，第三下拉控制晶体管M6的第一极可以与第二电源端VGL耦接，第三下拉控制晶体管M6的第二极可以与第二下拉节点QB耦接。

第一下拉晶体管M7的栅极可以与第二下拉节点QB耦接，第一下拉晶体管M7的第一极可以与第二电源端VGL耦接，第一下拉晶体管M7的第二极可以与第二上拉节点Q耦接。

第二下拉晶体管M8的栅极可以与第二下拉节点QB耦接，第二下拉晶体管M8的第一极可以与第二电源端VGL耦接，第二下拉晶体管M8的第二极可以与移位输出端CR1耦接。

第三下拉晶体管M9的栅极可以与第二下拉节点QB耦接，第三下拉晶体管 M9的第一极可以与第二电源端VGL耦接，第三下拉晶体管M9的第二极可以与驱动输出端OUT耦接。

第一输出晶体管M10的栅极可以与第二上拉节点Q耦接，第一输出晶体管M10的第一极可以与第三时钟信号端CLK1耦接，第一输出晶体管M10的第二极与移位输出端CR1耦接。

第二输出晶体管M11的栅极可以与第二上拉节点Q耦接，第二输出晶体管M11的第一极与第四时钟信号端CLK2耦接，第二输出晶体管M11的第二极与驱动输出端OUT耦接。

第二存储电容C1的一端可以与第二上拉节点Q耦接，第二存储电容C1的另一端可以与驱动输出端OUT耦接。

需要说明的是，结合图5至图7可知，第三时钟信号端CLK1和第四时钟信号端CLK2可以与时钟端CLKA或时钟端CLKB耦接。

结合图9，对移位寄存器单元GOA的工作原理说明如下：

其中，上拉晶体管M1可以基于第一输入端IN1接收到的信号的电位，控制第一输入驱动端CN与第二上拉节点Q之间的通断，以对第二上拉节点Q进行充电。

复位晶体管M2可以基于第一复位端STD1接收到的信号的电位，控制第二电源端VGL与第二上拉节点Q之间的通断，以对第二上拉节点Q进行降噪复位。

总复位晶体管M3可以基于总复位端TRS提供的总复位信号，控制第二电源端VGL与第二上拉节点Q之间的通断，以对第二上拉节点Q进行降噪复位。

第一下拉控制晶体管M4可以基于第二时钟信号端CLK9提供的时钟信号，控制第二时钟信号端CLK9与第二下拉节点QB之间的通断，以实现对第二下拉节点QB的电位的控制。第二下拉控制晶体管M5可以基于第二上拉节点Q的电位，控制第二电源端VGL与第二下拉节点QB之间的通断，以实现对第二下拉节点QB的电位的控制。第三下拉控制晶体管M6可以基于移位输出端CR1输出的信号，控制第二电源端VGL与第二下拉节点QB之间的通断，以实现对第二下拉节点QB的电位的控制。

第一下拉晶体管M7可以基于第二下拉节点QB的电位，控制第二电源端VGL与第二上拉节点Q之间的通断，以对第二上拉节点Q进行下拉降噪。第二 下拉晶体管M8可以基于第二下拉节点QB的电位，控制第二电源端VGL与移位输出端CR1之间的通断，以对移位输出端CR1进行下拉降噪。第三下拉晶体管M9可以基于第二下拉节点QB的电位，控制第二电源端VGL与驱动输出端OUT之间的通断，以对驱动输出端OUT进行下拉降噪。

第一输出晶体管M10可以基于第二上拉节点Q的电位，控制第三时钟信号端CLK1与移位输出端CR1之间的通断，以通过移位输出端CR1向级联的单元传输所需的信号(如，输入信号stu或复位信号std)。第二输出晶体管M11可以基于第二上拉节点Q的电位，控制第四时钟信号端CLK2与驱动输出端OUT之间的通断，以通过驱动输出端OUT向至少一行像素P1传输栅极驱动信号，以驱动该至少一行像素P1发光。

第二存储电容C1可以用于存储第二上拉节点Q的电位，确保第二上拉节点Q的电位稳定性较好。

可选的，以图5、图6、图9和图10所示结构为例，图11还示出了一种栅极驱动电路的结构版图，其中示出的是显示分区A1(1)和A1(2)的部分。参考图11可以进一步看出，沿列方向Y1，相邻的两个显示分区A1中，一个显示分区A1(1)包括的移位寄存器单元GOA与末行dummy GOA可以依次排布，另一个显示分区A1(2)包括的首行dummy GOA与移位寄存器单元GOA可以依次排布。即，相邻两个显示分区内的首行dummy GOA和末行dummy GOA可以相邻且接触。此外，图11还示意性的标识出了GOA信号区，即移位寄存器单元GOA向像素P1传输栅极驱动信号所在区域。

需要说明的是，参考上述实施例记载可知，本公开实施例的dummy GOA(包括首行dummy GOA和末行dummy GOA)不与像素P1耦接，无需输出信号至像素P1，而仅需与移位寄存器组011中的移位寄存器单元GOA耦接，以向移位寄存器单元GOA传输移位信号(包括输入信号stu和复位信号std)。本公开实施例的移位寄存器组011中，每个移位寄存器单元GOA不仅与像素耦接，以基于接收到的信号向像素P1传输信号，以点亮像素P1，而且还与级联的另一移位寄存器单元GOA耦接，以为该另一移位寄存器单元GOA传输移位信号。

由此可知，本公开实施例中，不耦接像素P1的dummy GOA所需具备的驱动能力可以较小，而耦接像素P1和移位寄存器单元GOA的移位寄存器单元GOA所需具备的驱动能力可以较大。相应的，不耦接像素P1的dummy GOA 与耦接像素P1的移位寄存器单元GOA的等效电路可以相同，但包括的晶体管的尺寸可以存在差异。

例如，不耦接像素P1的dummy GOA包括的晶体管(可参考图9)尺寸可以小于耦接像素P1的移位寄存器单元GOA包括的晶体管(可参考图10)尺寸。此处的晶体管可以是指输出晶体管。如，dummy GOA中的输出晶体管可以是指：图9所示的第五晶体管T5。移位寄存器单元GOA中的输出晶体管可以是指：图10所示的第一输出晶体管M10和第二输出晶体管M11。此处的晶体管尺寸可以是指晶体管的宽长比。在此基础上还可以确定，每个dummy GOA的宽度可以小于耦接像素P1的移位寄存器单元GOA的宽度。

可选的，本公开上述实施例记载的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管，其中，P型开关晶体管在栅极为低电位时导通，在栅极为高电位时截止，N型开关晶体管在栅极为高电位时导通，在栅极为低电位时截止。此外，本公开各个实施例中的多个信号都对应有高电位和低电位，信号的有效电位为使开关晶体管打开的电位，例如：对于P型开关晶体管，低电位为有效电位，对于N型开关晶体管，高电位为有效电位。

综上所述，本公开实施例提供了一种栅极驱动电路。该栅极驱动电路中的栅极驱动子电路包括至少两个移位寄存器组，至少两个第一虚设单元和至少两个第二虚设单元。其中，每个移位寄存器组包括输出端与输入端依次级联的多个移位寄存器单元，且至少两个移位寄存器组中各个移位寄存器单元的输出端与复位端也依次级联。至少两个第一虚设单元和至少两个第二虚设单元均与至少两个移位寄存器组耦接，并能够向至少两个移位寄存器组提供输入信号和复位驱动信号，以使每个移位寄存器单元能够向级联的另一个移位寄存器单元的输入端传输输入信号，并能够向级联的另一个移位寄存器单元的复位端传输复位信号。如此，可以使得移位寄存器单元输出至像素的栅极驱动信号相同，进而可以使得显示面板中多行像素的发光亮度均一性较好。

图12是本公开实施例提供的一种栅极驱动电路的驱动方法流程图，可以应被配置为上述附图所示的栅极驱动电路中。如图12所示，该方法包括：

步骤1201、向输入开启端提供输入开启信号，至少两个第一虚设单元基于输入开启信号向至少两个移位寄存器组传输输入信号。

步骤1202、至少两个移位寄存器组基于第一虚设单元传输的输入信号，通过每个移位寄存器单元的第一输出端向级联的另一个移位寄存器单元的第一输入端传输输入信号，以及向级联的另一个移位寄存器单元的第一复位端传输复位信号。

步骤1203、至少两个第二虚设单元基于至少两个移位寄存器组中多个移位寄存器单元的第一输出端传输的输入信号，向至少两个移位寄存器组传输复位驱动信号。

步骤1204、每个移位寄存器单元还基于接收到的信号驱动耦接的至少一行像素发光。

可选的，以图5和图9所示结构，第一电位相对于第二电位为高电位为例，图13示出了一种栅极驱动子电路的信号时序图。结合图13可知：

时钟端CLKA(1)提供的时钟信号CLKA1的电位与时钟端CLKA(2)提供的时钟信号CLKA2的电位互补，即在相同时段内电位恰好相反。时钟端CLKB(1)提供的时钟信号CLKB1的电位与时钟端CLKB(2)提供的时钟信号CLKB2的电位互补。并且，时钟信号CLKA1的电位、时钟信号CLKB1的电位、时钟信号CLKA2的电位和时钟信号CLKB2的电位依次发生跳变，即由第一电位跳变为第二电位，或由第二电位跳变为第一电位。以及，每相邻两个时钟信号处于相同电位的时段可以存在部分重叠。如，结合图13，可以存在50％的重叠。

在此基础上，首先，输入开启端STU提供第一电位的输入开启信号，使得第一虚设单元012通过第二输出端CR0向级联的第一级移位寄存器单元GOA传输输入信号stu，此处输入信号stu即为第一虚设单元012所耦接的第一时钟信号端CLKD提供的时钟信号。然后，从第一级移位寄存器单元GOA开始，各级移位寄存器单元GOA依次通过其移位输出端CR1向级联的后一级移位寄存器单元GOA传输输入信号stu，此处输入信号stu为移位寄存器单元GOA所耦接的第三时钟信号端CLK1提供的时钟信号。以及，各级移位寄存器单元GOA 还依次通过其移位输出端CR1向级联的前一级移位寄存器单元GOA或是第一虚设单元012传输复位信号std，此处复位信号std也为移位寄存器单元GOA所耦接的第三时钟信号端CLK1提供的时钟信号。第二虚设单元013可以进一步基于最后一级移位寄存器单元GOA传输的输入信号stu，生成复位信号std，并传输至级联的移位寄存器单元GOA，此处复位信号std为第二虚设单元013所耦接的第一时钟信号端CLKD提供的时钟信号。

图13中，Dout1是指图5中第一虚设单元012(1)的第二输出端输出的信号。Dout2是指图5中第一虚设单元012(1)的第二输出端输出的信号。Gout1是指图5中第一级移位寄存器单元GOA(1)的第一输出端输出的信号。Gout2是指图5中第二级移位寄存器单元GOA(2)的第一输出端输出的信号。Goutn-1是指图5中第n-1级移位寄存器单元GOA(n-1)的第一输出端输出的信号。Goutn是指图5中第n级移位寄存器单元GOA(n)的第一输出端输出的信号。Dout3是指图5中第二虚设单元013(1)的第二输出端输出的信号。Dout4是指图5中第二虚设单元013(2)的第二输出端输出的信号。省略号表示第三级移位寄存器单元GOA(3)至第n-2级移位寄存器单元GOA(n-2)输出的信号。从图13可以看出，Dout1、Dout2、Gout1、Gout2、Goutn-1、Goutn、Dout3和Dout4依次为第一电位，且相邻两个信号同时处于第一电位的时段还存在重叠部分。

综上所述，本公开实施例提供了一种栅极驱动电路的驱动方法。该方法中，栅极驱动电路包括的至少两个第一虚设单元和至少两个第二虚设单元均能够向至少两个移位寄存器组提供输入信号和复位驱动信号，以使每个移位寄存器单元能够向级联的另一个移位寄存器单元的输入端传输输入信号，并能够向级联的另一个移位寄存器单元的复位端传输复位信号。如此，可以使得移位寄存器单元输出至像素的栅极驱动信号相同，进而可以使得显示面板中多行像素的发光亮度均一性较好。

图14是本公开实施例提供的一种显示装置的结构示意图。如图14所示，该显示装置可以包括：显示面板10，以及如上述附图所示的栅极驱动电路00。

其中，结合图15可以看出，显示面板10可以包括多行像素P1。栅极驱动电路00可以与多行像素P1耦接，并被配置为驱动多行像素P1发光。如，栅极驱动电路00可以向多行像素P1传输栅极驱动信号，以驱动多行像素P1发光。

此外，显示装置还可以包括：源极驱动电路(也可以称为数据驱动器)和时序控制器。其中，每行像素P1可以包括多列像素P1。栅极驱动电路00可以通过栅线G1与各行像素P1耦接，源极驱动电路可以通过数据线与各列像素P1耦接，即每个像素P1可以通过栅线G1与栅极驱动电路00耦接，且可以通过数据线与源极驱动电路耦接。源极驱动电路和栅极驱动电路00还可以与时序控制器耦接，并在时序控制器的控制下分别向所耦接的栅线G1和数据线提供栅极驱动信号和数据信号。对于每个像素P1而言，其可以基于接收到的栅极驱动信号和数据信号发光。像素P1发光亮度与数据信号的电位正相关，即数据信号的电位越大，发光亮度越强；反之，数据信号的电位越小，发光亮度越弱。

可选的，栅极驱动电路00通常包括独立于显示面板的栅极驱动集成电路，或者集成于显示面板中的面板栅极驱动电路。由于单独的栅极驱动集成电路不利于窄边框、低成本，故面板栅极驱动电路越来越受到关注。本公开实施例记载的栅极驱动电路00为集成于显示面板中的面板栅极驱动电路。

可选的，结合图3、图4和图15还可以看出，本公开实施例记载的显示面板10可以具有多个显示分区A1，每个显示分区A1可以包括至少两行像素P1。

可选的，各个显示分区A1包括的像素行数可以相同，即显示面板包括的所有行像素P1可以均匀分布于各个显示分区A1，从而可以确保各个显示分区A1的显示均一性可以较好。如，图15也示意性示出5个显示分区A1(1)至A1(5)，且示出的各显示分区A1中均包括240行像素P1。当然，在一些实施例中，至少两个显示分区A1包括的像素行数也可以不同。如，结合图15，显示分区A1(1)包括的像素行数与显示分区A1(2)包括的像素行数不同。

可选的，结合图2可知，在本公开实施例中，栅极驱动电路可以包括：位于多个显示分区A1中的多个栅极驱动子电路01。每个栅极驱动子电路01可以包括：至少两个移位寄存器组011、至少两个第一虚设单元012和至少两个第二虚设单元013。以及，每个移位寄存器组011可以包括多个移位寄存器单元GOA。

在此基础上，对于每个显示分区A1而言，显示分区A1的宽度可以大于等于显示分区A1中多行像素P1的总宽度，且大于等于显示分区A1中多行像素P1耦接的一个栅极驱动子电路中各个移位寄存器单元GOA、各个第一虚设单元012和各个第二虚设单元013的总宽度。

如，对于每个显示分区A1而言，显示分区A1中多行像素P1耦接的一个 栅极驱动子电路中各个移位寄存器单元GOA、各个第一虚设单元012和各个第二虚设单元013的宽度，可以小于等于显示分区A1中多行像素P1中每行像素P1的宽度。

示例的，对于每个显示分区A1而言，显示分区A1的宽度可以等于显示分区A1中多行像素P1的总宽度。显示分区A1中多行像素P1耦接的一个栅极驱动子电路中各个移位寄存器单元GOA、各个第一虚设单元012和各个第二虚设单元013的总宽度，可以等于显示分区A1中多行像素P1中每行像素P1的宽度。

为此，每个移位寄存器单元GOA的宽度可以小于所耦接的一行像素P1的宽度。以及，每个第一虚设单元012的宽度和每个第二虚设单元013的宽度均可以小于每个移位寄存器单元GOA的宽度。如此，即可以便于在首端和末端省出空间进行dummy GOA的布局。

如上述实施例记载，第一虚设单元012可以称为首行dummy GOA，第二虚设单元013可以称为末行dummy GOA。每行像素P1的宽度可以称为像素尺寸(pitch)。每个移位寄存器单元GOA的宽度可以称为GOApitch。目前，不包括dummy GOA的显示装置中，GOApitch可以等于像素pitch。由此可知，本公开实施例中，可以认为是将GOApitch由像素pitch缩减为一定尺寸，以便在显示分区A1的首尾余留空间进行dummy GOA的布局。此处宽度方向可以平行于像素列方向。

示例的，参考图16，其示出了一个显示分区A1(1)的等效示意图。其中，该显示分区A1(1)可以包括240行像素，每行像素P1的宽度可以为151.35微米(μm)。相应的可以确定，该显示分区A1(1)中240行像素P1的总宽度w1可以为：240*151.35μm。该显示分区A1(1)的宽度可以等于该240行像素P1的总宽度w1。此外，每个移位寄存器单元GOA的宽度可以由目前的151.35μm缩减至149.8μm。相应的可以确定，耦接该240行像素P1的240个移位寄存器单元GOA的总宽度w2可以由240*151.35μm缩减为：240*149.8μm。如此可知，该显示分区A1(1)中多个移位寄存器单元GOA的总宽度w2小于多行像素P1的总宽度w1。在此基础上，显示分区A1(1)的宽度还可以剩余240*151.35μm-240*149.8＝372μm。为此，继续结合图16可以看出，可以将372μm中144μm预留至首端，以用于布局第一虚设单元012，即布局首行dummy GOA。以及，可以将228μm预留至末端，以用于布局第二虚设单元013，即布 局末行dummy GOA。当然，此处仅是示意性举例大小，不对本公开实施例进行限定。如，在一些实施例中，还可以通过扩大边框尺寸，以布局dummy GOA。

可选的，本公开实施例记载的显示装置可以为：OLED显示装置、手机、平板电脑、电视机、显示器或笔记本电脑等任何具有显示功能的产品或部件。

需要指出的是，本公开实施方式部分使用的术语仅用于对本公开的实施例进行解释，而非旨在限定本公开。除非另作定义，本公开的实施方式使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。

如，在本公开实施例中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。

“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。

“上”、“下”、“左”或者“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。

“和/或”，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (20)

1. 一种栅极驱动电路，应用于显示面板，所述显示面板包括：多行像素；所述栅极驱动电路包括：至少一个栅极驱动子电路；所述栅极驱动子电路包括：

   至少两个移位寄存器组，每个移位寄存器组包括多个移位寄存器单元，每个移位寄存器组中的多个移位寄存器单元的第一输出端与第一输入端依次级联，所述至少两个移位寄存器组中的多个移位寄存器单元的第一输出端与第一复位端依次级联；

   至少两个第一虚设单元，所述至少两个第一虚设单元分别与同一个输入开启端和所述至少两个移位寄存器组耦接，并被配置为基于所述输入开启端提供的输入开启信号，向所述至少两个移位寄存器组传输输入信号，以使每个移位寄存器单元通过第一输出端向级联的另一个移位寄存器单元的第一输入端传输输入信号，且向级联的另一个移位寄存器单元的第一复位端传输复位信号；

   至少两个第二虚设单元，所述至少两个第二虚设单元与所述至少两个移位寄存器组耦接，并被配置为基于所述至少两个移位寄存器组中多个移位寄存器单元的第一输出端传输的输入信号，向所述至少两个移位寄存器组传输复位信号；

   并且，每个移位寄存器单元的第一输出端还与至少一行像素耦接，每个移位寄存器单元被配置为基于接收到的信号驱动所述至少一行像素发光。
2. 根据权利要求1所述的栅极驱动电路，其中，所述显示面板具有多个显示分区，每个显示分区包括至少两行像素；

   所述栅极驱动电路包括：位于所述多个显示分区中的多个栅极驱动子电路。
3. 根据权利要求2所述的栅极驱动电路，其中，所述栅极驱动电路包括：位于每个显示分区中的两个栅极驱动子电路，且所述两个栅极驱动子电路相对设置在所述多行像素在行方向上的两侧。
4. 根据权利要求3所述的栅极驱动电路，其中，每行像素包括多列像素，所述多个显示分区沿列方向依次排布；

   位于同一侧的各个栅极驱动子电路沿所述列方向依次排布；

   并且，每个栅极驱动子电路包括的第一虚设单元、多个移位寄存器单元和第二虚设单元沿所述列方向依次排布。
5. 根据权利要求2至4任一所述的栅极驱动电路，其中，所述多个栅极驱动子电路中，各个第一虚设单元共用同一个输入开启端。
6. 根据权利要求1至5任一所述的栅极驱动电路，其中，每个移位寄存器组包括的多个移位寄存器单元的第一输出端与第一复位端依次级联；

   所述栅极驱动子电路包括的第一虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应；

   所述栅极驱动子电路包括的第二虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应。
7. 根据权利要求6所述的栅极驱动电路，其中，所述栅极驱动子电路包括：两个移位寄存器组，以及与所述两个移位寄存器组一一对应的两个第一虚设单元和两个第二虚设单元；

   并且，栅极驱动子电路中各单元的级联顺序如下：

   每个移位寄存器组中，第一虚设单元的第二输出端与第一级移位寄存器单元的第一输入端耦接，第一虚设单元的第二输入端与所述输入开启端耦接，第一虚设单元的第二复位端与第一级移位寄存器单元的第一输出端耦接；

   每个移位寄存器组中，第二虚设单元的第二输出端与最后一级移位寄存器单元的第一复位端耦接，第二虚设单元的第二输入端与最后一级移位寄存器单元的第一输出端耦接；

   每个移位寄存器组中，从第一级移位寄存器单元至最后一级移位寄存器单元，前一级移位寄存器单元的第一输出端与后一级移位寄存器单元的第一输入端耦接，后一级移位寄存器单元的第一输出端与前一级移位寄存器单元的第一复位端耦接。
8. 根据权利要求1至5任一所述的栅极驱动电路，其中，每个移位寄存器组 包括的多个移位寄存器单元的第一输出端与另一个移位寄存器组包括的多个移位寄存器单元的第一复位端耦接；

   所述栅极驱动子电路包括的第一虚设单元的数量与所述栅极驱动子电路包括的移位寄存器组的数量相同，且一一对应；

   所述栅极驱动子电路包括的第二虚设单元的数量与所述至少两个移位寄存器组包括的多个移位寄存器单元中，第一输出端和第一复位端级联的两个移位寄存器单元的级数之差相同。
9. 根据权利要求8所述的栅极驱动电路，其中，所述至少两个移位寄存器组包括的多个移位寄存器单元中，第n+3级移位寄存器单元的第一输出端与第n级移位寄存器单元的第一复位端耦接，n大于0，且小于等于所述至少两个移位寄存器组包括的多个移位寄存器单元的数量；

   所述栅极驱动子电路包括：两个移位寄存器组，与所述两个移位寄存器组一一对应的两个第一虚设单元，以及三个第二虚设单元；

   并且，栅极驱动子电路中各单元的级联顺序如下：

   每个移位寄存器组中，第一虚设单元的第二输出端与第一级移位寄存器单元的第一输入端耦接，第一虚设单元的第二输入端与所述输入开启端耦接，第一虚设单元的第二复位端与另一个移位寄存器组中第一级移位寄存器单元的第一输出端耦接；

   两个移位寄存器组包括的三个第二虚设单元中，前两个第二虚设单元的第二输入端分别与所述两个移位寄存器组中最后一级移位寄存器单元的第一输出端耦接，最后一个第二虚设单元的第二输入端与第一个第二虚设单元的第二输出端耦接，所述三个第二虚设单元的第二输出端分别与所述至少两个移位寄存器组包括的多个移位寄存器单元中，最后三级移位寄存器单元的第一复位端依次耦接；

   以及，每个移位寄存器组中，从第一级移位寄存器单元至最后一级移位寄存器单元，前一级移位寄存器单元的第一输出端与后一级移位寄存器单元的第一输入端耦接。
10. 根据权利要求7或9所述的栅极驱动电路，其中，所述两个移位寄存器 组中，一个移位寄存器组包括偶数级所述移位寄存器单元，另一个移位寄存器组包括奇数级所述移位寄存器单元。
11. 根据权利要求1至10任一所述的栅极驱动电路，其中，所述第一虚设单元和所述第二虚设单元均包括：上拉子电路、下拉子电路、反相子电路和输出子电路；

    所述上拉子电路分别与第二输入端、第一电源端和第一上拉节点耦接，所述上拉子电路被配置为基于所述第二输入端接收到的信号，控制所述第一电源端与所述第一上拉节点之间的通断；

    所述下拉子电路分别与第二复位端、第二电源端、第一下拉节点、第一上拉节点和第二输出端耦接，所述下拉子电路被配置为基于所述第二复位端接收到的信号和所述第一下拉节点的电位，控制所述第二电源端与所述第一上拉节点之间的通断，以及基于所述第一下拉节点的电位，控制所述第二电源端与所述第二输出端之间的通断；

    所述反相子电路分别与所述第一上拉节点和所述第一下拉节点耦接，所述反相子电路被配置为将所述第一上拉节点的电位反相后传输至所述第一下拉节点；

    所述输出子电路分别与所述第一上拉节点、第一时钟信号端和所述第二输出端耦接，所述输出子电路被配置为基于所述第一上拉节点的电位，控制所述第一时钟信号端与所述第二输出端之间的通断。
12. 根据权利要求11所述的栅极驱动电路，其中，所述上拉子电路包括：第一晶体管，所述下拉子电路包括：第二晶体管、第三晶体管和第四晶体管，所述反相子电路包括：反相器，所述输出子电路包括：第一存储电容和第五晶体管；

    所述第一晶体管的栅极与所述第二输入端耦接，所述第一晶体管的第一极与所述第一电源端耦接，所述第一晶体管的第二极与所述第一上拉节点耦接；

    所述第二晶体管的栅极与所述第二复位端耦接，所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第一上拉节点耦接；

    所述第三晶体管的栅极与所述第一下拉节点耦接，所述第三晶体管的第一 极与所述第二电源端耦接，所述第三晶体管的第二极与所述第一上拉节点耦接；

    所述反相器的输入端与所述第一上拉节点耦接，所述反相器的输出端与所述第一下拉节点耦接；

    所述第四晶体管的栅极与所述第一上拉节点耦接，所述第四晶体管的第一极与所述时钟信号端耦接，所述第四晶体管的第二极与所述第二输出端耦接；

    所述第五晶体管的栅极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电源端耦接，所述第五晶体管的第二极与所述第二输出端耦接；

    所述第一存储电容的一端与所述第一上拉节点耦接，所述第一存储电容的另一端与所述第二输出端耦接。
13. 根据权利要求1至12任一所述的栅极驱动电路，其中，每个移位寄存器组还与两个时钟端耦接，且各个移位寄存器组所耦接的时钟端不同；

    每个移位寄存器组中，输入端与输出端级联的两个移位寄存器单元的时钟信号端分别与所述两个时钟端耦接，以接收所述两个时钟端提供的时钟信号；

    各个第一虚设单元的时钟信号端与不同的时钟端耦接，各个第二虚设单元的时钟信号端与不同的时钟端耦接，且所述不同的时钟端为所述至少两个移位寄存器组耦接的时钟端，所述第一虚设单元和所述第二虚设单元还被配置为接收所述时钟信号。
14. 根据权利要求1至13任一所述的栅极驱动电路，其中，每个所述移位寄存器单元的第一输出端包括：驱动输出端和移位输出端；

    其中，所述驱动输出端与所述至少一行像素耦接，所述移位输出端与级联的移位寄存器单元的第一输入端、第一虚设单元的第二复位端或第二虚设单元的第二输入端耦接。
15. 根据权利要求14所述的栅极驱动电路，其中，每个所述移位寄存器单元包括：上拉晶体管，复位晶体管，总复位晶体管，第一下拉控制晶体管，第二下拉控制晶体管，第三下拉控制晶体管，第一下拉晶体管，第二下拉晶体管，第三下拉晶体管，第一输出晶体管，第二输出晶体管和第二存储电容；

    其中，所述上拉晶体管的栅极与所述第一输入端耦接，所述上拉晶体管的 第一极与第一输入驱动端耦接，所述上拉晶体管的第二极与第二上拉节点耦接；

    所述复位晶体管的栅极与所述第一复位端耦接，所述复位晶体管的第一极与第二输入驱动端耦接，所述复位晶体管的第二极与所述第二上拉节点耦接；

    所述总复位晶体管的栅极与总复位端耦接，所述总复位晶体管的第一极与第二电源端耦接，所述总复位晶体管的第二极与所述第二上拉节点耦接；

    所述第一下拉控制晶体管的栅极和第一极均与第二时钟信号端耦接，所述第一下拉控制晶体管的第二极与第二下拉节点耦接；

    所述第二下拉控制晶体管的栅极与所述第二上拉节点耦接，所述第二下拉控制晶体管的第一极与所述第二电源端耦接，所述第二下拉控制晶体管的第二极与所述第二下拉节点耦接；

    所述第三下拉控制晶体管的栅极与所述移位输出端耦接，所述第三下拉控制晶体管的第一极与所述第二电源端耦接，所述第三下拉控制晶体管的第二极与所述第二下拉节点耦接；

    所述第一下拉晶体管的栅极与所述第二下拉节点耦接，所述第一下拉晶体管的第一极与所述第二电源端耦接，所述第一下拉晶体管的第二极与所述第二上拉节点耦接；

    所述第二下拉晶体管的栅极与所述第二下拉节点耦接，所述第二下拉晶体管的第一极与所述第二电源端耦接，所述第二下拉晶体管的第二极与所述移位输出端耦接；

    所述第三下拉晶体管的栅极与所述第二下拉节点耦接，所述第三下拉晶体管的第一极与所述第二电源端耦接，所述第三下拉晶体管的第二极与所述驱动输出端耦接；

    所述第一输出晶体管的栅极与所述第二上拉节点耦接，所述第一输出晶体管的第一极与第三时钟信号端耦接，所述第一输出晶体管的第二极与所述移位输出端耦接；

    所述第二输出晶体管的栅极与所述第二上拉节点耦接，所述第二输出晶体管的第一极与第四时钟信号端耦接，所述第二输出晶体管的第二极与所述驱动输出端耦接；

    所述第二存储电容的一端与所述第二上拉节点耦接，所述第二存储电容的另一端与所述驱动输出端耦接。
16. 一种栅极驱动电路的驱动方法，应用于如权利要求1至15任一所述的栅极驱动电路中，所述方法包括：

    向输入开启端提供输入开启信号，至少两个第一虚设单元基于所述输入开启信号向至少两个移位寄存器组传输输入信号；

    所述至少两个移位寄存器组基于所述第一虚设单元传输的输入信号，通过每个移位寄存器单元的第一输出端向级联的另一个移位寄存器单元的第一输入端传输输入信号，以及向级联的另一个移位寄存器单元的第一复位端传输复位信号；

    至少两个第二虚设单元基于所述至少两个移位寄存器组中多个移位寄存器单元的第一输出端传输的输入信号，向所述至少两个移位寄存器组传输复位信号；

    并且，每个移位寄存器单元还基于接收到的信号驱动耦接的至少一行像素发光。
17. 一种显示装置，所述显示装置包括：显示面板，以及如权利要求1至15任一所述的栅极驱动电路；

    其中，所述显示面板包括多行像素，所述栅极驱动电路与所述多行像素耦接，并被配置为驱动所述多行像素发光。
18. 根据权利要求17所述的显示装置，其中，所述显示面板具有多个显示分区，每个显示分区包括至少两行像素，所述栅极驱动电路包括：位于所述多个显示分区中的多个栅极驱动子电路；每个栅极驱动子电路包括：至少两个移位寄存器组、至少两个第一虚设单元和至少两个第二虚设单元；每个移位寄存器组包括多个移位寄存器单元；

    对于每个显示分区而言，所述显示分区的宽度大于等于所述显示分区中多行像素的总宽度，且大于等于所述显示分区中多行像素耦接的一个栅极驱动子电路中各个移位寄存器单元、各个第一虚设单元和各个第二虚设单元的总宽度。
19. 根据权利要求18所述的显示装置，其中，对于每个显示分区而言，所述 显示分区中多行像素耦接的一个栅极驱动子电路中各个移位寄存器单元、各个第一虚设单元和各个第二虚设单元的宽度，小于等于所述显示分区中多行像素中每行像素的宽度。
20. 根据权利要求19所述的显示装置，其中，每个移位寄存器单元的宽度小于所耦接的一行像素的宽度；

    以及，每个第一虚设单元的宽度和每个第二虚设单元的宽度均小于每个移位寄存器单元的宽度。