CN117790311A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法。本发明的课题在于提供可靠性及迁移率高的半导体器件。半导体器件包括：在基板之上将以铝作为主成分的第1金属氧化物膜成膜；在第1金属氧化物膜之上，在氧分压为3％以上5％以下的条件下，将无定形的氧化物半导体膜成膜；将氧化物半导体膜加工为图案状的氧化物半导体层；通过对图案状的氧化物半导体层进行第1加热处理，从而使氧化物半导体层结晶化；将经结晶化的氧化物半导体层作为掩模，对第1金属氧化物膜进行加工；在氧化物半导体层之上将栅极绝缘膜成膜；在栅极绝缘膜之上形成栅电极，其中，氧化物半导体膜的膜厚大于10nm且为30nm以下。

Description

半导体器件的制造方法
技术领域
本发明的实施方式之一涉及半导体器件及半导体器件的制造方法。特别地，本发明的实施方式之一涉及使用氧化物半导体作为沟道的半导体器件及半导体器件的制造方法。
背景技术
近年来，代替无定形硅、低温多晶硅、及单晶硅，将氧化物半导体用于沟道的半导体器件的开发不断发展(例如，专利文献1～6)。将氧化物半导体用于沟道的半导体器件与将无定形硅用于沟道的半导体器件同样地，能够以简单的结构和低温制程形成。已知将氧化物半导体用于沟道的半导体器件具有比将无定形硅用于沟道的半导体器件更高的迁移率。
现有技术文献
专利文献
专利文献1：日本特开2021-141338号公报
专利文献2：日本特开2014-099601号公报
专利文献3：日本特开2021-153196号公报
专利文献4：日本特开2018-006730号公报
专利文献5：日本特开2016-184771号公报
专利文献6：日本特开2021-108405号公报
发明内容
发明所要解决的课题
然而，就以往的含有氧化物半导体层的薄膜晶体管的场效应迁移率而言，即使在使用具有结晶性的氧化物半导体层的情况下，也不那么大。因此，期望对薄膜晶体管中使用的氧化物半导体层的晶体结构进行改良，使薄膜晶体管的场效应迁移率提高。
已知通过使氧化物半导体层中包含的铟元素的比率相对地提高，可得到具有高的迁移率的半导体器件，但容易在氧化物半导体层中形成氧缺陷。若形成于氧化物半导体层的沟道中存在大量氧缺陷，则成为半导体器件的电特性变动的原因。
本发明的实施方式之一的一个目的在于提供可靠性及迁移率高的半导体器件。
用于解决课题的手段
本发明的一实施方式涉及的半导体器件包括：在基板之上将以铝作为主成分的第1金属氧化物膜成膜；在第1金属氧化物膜之上，在氧分压为3％以上5％以下的条件下，将无定形的氧化物半导体膜成膜；将氧化物半导体膜加工为图案状的氧化物半导体层；通过对图案状的氧化物半导体层进行第1加热处理，从而使氧化物半导体层结晶化；将经结晶化的氧化物半导体层作为掩模，对第1金属氧化物膜进行加工；在氧化物半导体层之上将栅极绝缘膜成膜；在栅极绝缘膜之上形成栅电极，其中，氧化物半导体膜的膜厚大于10nm且为30nm以下。
附图说明
[图1]为示出本发明的一实施方式涉及的半导体器件的概要的剖视图。
[图2]为示出本发明的一实施方式涉及的半导体器件的概要的俯视图。
[图3]为示出本发明的一实施方式涉及的半导体器件的制造方法的顺序图。
[图4]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图5]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图6]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图7]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图8]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图9]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图10]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图11]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图12]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图13]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图14]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图15]为示出本发明的一实施方式涉及的半导体器件的制造方法的顺序图。
[图16]为示出本发明的一实施方式涉及的半导体器件的制造方法的剖视图。
[图17]为示出本发明的一实施方式涉及的显示装置的概要的俯视图。
[图18]为示出本发明的一实施方式涉及的显示装置的电路构成的框图。
[图19]为示出本发明的一实施方式涉及的显示装置的像素电路的电路图。
[图20]为示出本发明的一实施方式涉及的显示装置的概要的剖视图。
[图21]为本发明的一实施方式涉及的显示装置的像素电极及公共电极的俯视图。
[图22]为示出本发明的一实施方式涉及的显示装置的像素电路的电路图。
[图23]为示出本发明的一实施方式涉及的显示装置的概要的剖视图。
[图24]为利用光学显微镜拍摄半导体器件的表面而得的照片。
[图25]为具有膜厚为10nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。
[图26]为具有膜厚为20nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。
[图27]为具有膜厚为30nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。
[图28]为相对于氧化物半导体膜的各成膜条件的本征迁移率。
[图29]为相对于氧化物半导体膜的各成膜条件的阈值电压的变动量ΔVth。
附图标记说明
10：半导体器件、11：驱动晶体管、12：选择晶体管、20：显示装置、22：液晶区域、24：密封区域、26：端子区域、100：基板、105：栅电极、110：栅极绝缘膜、120：栅极绝缘膜、130：金属氧化物膜、132：金属氧化物层、140：氧化物半导体膜、142：氧化物半导体层、143：抗蚀剂掩模、144：氧化物半导体层、144CH：沟道区域、144D：漏极区域、144S：源极区域、150：栅极绝缘膜、160：栅电极、164：氧化物半导体层、170：绝缘膜、171：开口、173：开口、180：绝缘膜、190：金属氧化物膜、200：漏电极、201：源电极、203：漏电极、210：保持电容、211：信号线、212：栅极线、213：阳极电源线、214：阴极电源线、300：阵列基板、301：像素电路、302：源极驱动电路、303：栅极驱动电路、304：源极布线、306：端子部、307：连接布线、310：密封部、311：液晶元件、320：对置基板、330：柔性印刷电路基板、340：芯片、350：保持电容、360：绝缘膜、362：绝缘膜、363：开口、370：公共电极、380：绝缘膜、381：开口、390：像素电极、392：发光层、394：公共电极
具体实施方式
以下，参照附图来说明本发明的各实施方式。以下的公开内容只不过是一例。本领域技术人员在保证发明的主旨的同时通过适当变更实施方式的构成而能够容易想到的构成当然包含在本发明的范围内。另外，为了使说明更加清楚，存在与实际的方式相比，附图中各部分的宽度、膜厚或形状等示意性表示的情况。但是，图示的形状只不过是一例，并不限定本发明的解释。在本说明书和各图中，对于与关于前述附图而在前文陈述的同样的要素，有时标注相同的附图标记并适当省略详细说明。
“半导体器件”是指能够通过利用半导体特性来发挥功能的全部器件。晶体管、半导体电路为半导体器件的一个形态。以下所示的实施方式的半导体器件例如可以为显示装置、微处理器(Micro-Processing Unit：MPU)等的集成电路(Integrated Circuit：IC)、或存储电路中使用的晶体管。
“显示装置”是指使用电光层来显示影像的结构体。例如，显示装置这样的术语有时也指包含电光层的显示面板，或者有时指对显示单元安装其他光学部件(例如，偏振部件、背光灯、触摸面板等)而成的结构体。只要不产生技术上的矛盾，则“电光层”中可以包含液晶层、电致发光(EL)层、电致变色(EC)层、电泳层。因此，关于后述的实施方式，作为显示装置，示例含有液晶层的液晶显示装置、及含有有机EL层的有机EL显示装置进行说明，但本实施方式中的结构能够适用于含有上述的其他电光层的显示装置。
本发明的各实施方式中，将从基板朝向氧化物半导体层的方向称为上或上方。相反地，将从氧化物半导体层朝向基板的方向称为下或下方。如此，为方便说明，使用上方或下方这样的语句进行说明，但例如也可以将基板与氧化物半导体层的上下关系配置成与图示相反。以下的说明中，例如基板上的氧化物半导体层这样的表述只不过如上文所述对基板与氧化物半导体层的上下关系进行说明，也可以在基板与氧化物半导体层之间配置其他部件。上方或下方是指使多个层层叠而成的结构中的层叠顺序，在表述为晶体管的上方的像素电极的情况下，也可以是俯视下晶体管与像素电极不重叠的位置关系。另一方面，表述为晶体管的铅垂上方的像素电极的情况下，是指俯视下晶体管与像素电极重叠的位置关系。需要说明的是，俯视是指从相对于基板的表面垂直的方向观察。
本说明书等中，根据情况，“膜”这样的术语与“层”这样的术语可以互相替换。
本说明书等中，只要没有特别说明，“α包含A、B或C”、“α包含A、B及C中的任一者”、“α包含选自由A、B及C组成的组中的一者”这样的表述不排除α包含A～C的多个组合的情况。此外，这些表述也不排除α包含其他要素的情况。
需要说明的是，只要不产生技术上的矛盾，以下的各实施方式可以互相组合。
〈第1实施方式〉
使用图1～图14，对本发明的一实施方式涉及的半导体器件10进行说明。
[半导体器件10的构成]
使用图1～图2，对本发明的一实施方式涉及的半导体器件10的构成进行说明。图1为示出本发明的一实施方式涉及的半导体器件10的概要的剖视图。图2为示出本发明的一实施方式涉及的半导体器件10的概要的俯视图。另外，图2所示的以单点划线切断时的截面对应于图1所示的剖视图。
如图1所示，半导体器件10设于基板100的上方。半导体器件10包含栅电极105、栅极绝缘膜110、120、氧化物半导体层144、栅极绝缘膜150、栅电极160、绝缘膜170、180、源电极201、及漏电极203。在不特别区分源电极201及漏电极203的情况下，有时将它们一并称为源电极及漏电极200。另外，有时将氧化物半导体层144、栅极绝缘膜150、及栅电极160称为晶体管。
栅电极105设于基板100之上。栅极绝缘膜110及栅极绝缘膜120设于基板100及栅电极105之上。金属氧化物层132设于栅极绝缘膜120之上。金属氧化物层132与栅极绝缘膜120相接。氧化物半导体层144设于金属氧化物层132之上。氧化物半导体层144与金属氧化物层132相接。将氧化物半导体层144的主面中的、与金属氧化物层132相接的面称为下表面。金属氧化物层132的端部与氧化物半导体层144的端部大致一致。
氧化物半导体层144具有透光性。另外，氧化物半导体层144被划分为源极区域144S、漏极区域144D、及沟道区域144CH。沟道区域144CH是氧化物半导体层144中的、栅电极160的铅垂下方的区域。源极区域144S是氧化物半导体层144中的不与栅电极160重叠的区域，且是比沟道区域144CH更接近源电极201的一侧的区域。漏极区域144D是氧化物半导体层144中的不与栅电极160重叠的区域，且是比沟道区域144CH更接近漏电极203的一侧的区域。
氧化物半导体层144具有包含多个晶粒的多晶结构。详细情况如后文所述，通过使用Poly-OS(Poly-crystalline Oxide Semiconductor，多晶氧化物半导体)技术，能够形成具有多晶结构的氧化物半导体层144。以下，对氧化物半导体层144的构成进行说明，有时将具有多晶结构的氧化物半导体称为Poly-OS。
从氧化物半导体层144的上表面(或氧化物半导体层144的膜厚方向)或氧化物半导体层144的截面观察的Poly-OS中包含的晶粒的晶体粒径为0.1μm以上，优选为0.3μm以上，进一步优选为0.5μm以上。晶粒的晶体粒径例如可以使用截面SEM观察、截面TEM观察、或电子背散射衍射(Electron Back Scattered Diffraction：EBSD)法等取得。
氧化物半导体层144的膜厚大于10nm且为30nm以下。如上文所述，Poly-OS中包含的晶粒的晶体粒径为0.1μm以上，因此氧化物半导体层144包含在膜厚方向上仅含有1个晶粒的区域。
后文详细地进行说明，氧化物半导体层144包含含有铟元素的2种以上的金属，2种以上的金属中的铟元素的比率为50％以上。作为铟元素以外的金属元素，使用镓(Ga)元素、锌(Zn)元素、铝(Al)元素、铪(Hf)元素、钇(Y)元素、锆(Zr)元素、及镧系元素。作为氧化物半导体层144，可以使用上述以外的元素。本实施方式中，作为氧化物半导体层144，优选IGO系的氧化物半导体。IGO系的氧化物半导体是指包含铟元素、镓元素、及氧的氧化物半导体。
另外，源极区域144S及漏极区域144D含有杂质元素。另外，氧化物半导体层144中的源极区域144S及漏极区域144D通过添加杂质元素，与沟道区域144CH相比，能够充分地降低电阻率。即，源极区域144S及漏极区域144D具备作为导体的物性。
就源极区域144S及漏极区域144D中包含的杂质元素的浓度而言，在利用SIMS分析(二次离子质谱)进行测定的情况下，优选为1×1018cm-3以上1×1021cm-3以下。此处，杂质元素是指氩(Ar)、磷(P)、或硼(B)。另外，源极区域144S及漏极区域144D中包含1×1018cm-3以上1×1021cm-3以下的杂质元素时，推定为利用离子注入法或掺杂法有意地添加杂质元素。但是，源极区域144S、及漏极区域144D中，也可以以小于1×1018cm-3的浓度包含除氩(Ar)、磷(P)、或硼(B)以外的杂质元素。
栅电极160与氧化物半导体层144对置。栅极绝缘膜150设置于氧化物半导体层144与栅电极160之间。栅极绝缘膜150与氧化物半导体层144相接。将氧化物半导体层144的主面中的、与栅极绝缘膜150相接的面称为上表面。将上表面与下表面之间的面称为侧面。绝缘膜170、180设置于栅极绝缘膜150及栅电极160之上。在绝缘膜170、180中，设置有到达氧化物半导体层144的开口171、173。源电极201设于开口171的内部。源电极201在开口171的底部与氧化物半导体层144相接。漏电极203设于开口173的内部。漏电极203在开口173的底部与氧化物半导体层144相接。
栅电极160具备作为半导体器件10的顶栅及针对氧化物半导体层144的遮光膜的功能。栅极绝缘膜150具备作为针对顶栅的栅极绝缘膜的功能，具备通过制造制程中的热处理而放出氧的功能。绝缘膜170、180具备使栅电极160与源电极及漏电极200绝缘、降低两者间的寄生电容的功能。半导体器件10的动作主要由供给至栅电极160的电压控制。向栅电极105供给辅助性电压。其中，在将栅电极105仅作为遮光膜使用的情况下，可以不向栅电极105供给特定的电压，而为浮动电位。即，也可以将栅电极105简称为“遮光膜”。
如图2所示，俯视下，金属氧化物层132的俯视图案与氧化物半导体层144的俯视图案大致相同。参照图1及图2时，氧化物半导体层144的下表面被金属氧化物层132覆盖。特别是在本实施方式涉及的半导体器件10中，氧化物半导体层144的下表面的全部被金属氧化物层132覆盖。在D1方向上，栅电极105的宽度大于栅电极160的宽度。D1方向是将源电极201与漏电极203连结的方向，为表示半导体器件10的沟道长度L的方向。具体而言，氧化物半导体层144与栅电极160重叠的区域(沟道区域144CH)的D1方向的长度为沟道长度L，该沟道区域144CH的D2方向的宽度为沟道宽度W。
本实施方式中，示例了氧化物半导体层144的下表面的全部被金属氧化物层132覆盖的构成，但不限于该构成。例如，氧化物半导体层144的下表面的一部分可以不与金属氧化物层132相接。例如，可以是沟道区域144CH中的氧化物半导体层144的下表面的全部被金属氧化物层132覆盖，而源极区域144S及漏极区域144D中的氧化物半导体层144的下表面的全部或一部分不被金属氧化物层132覆盖。即，源极区域144S及漏极区域144D中的氧化物半导体层144的下表面的全部或一部分可以不与金属氧化物层132相接。但是，在上述的构成中，也可以为沟道区域144CH中的氧化物半导体层144的下表面的一部分不被金属氧化物层132覆盖，而该下表面的其他部分与金属氧化物层132相接。
图1中示例了俯视下，源电极及漏电极200不与栅电极105及160重叠的构成，但不限于该构成。例如，也可以是俯视下，源电极及漏电极200与栅电极105及160中的至少一者重叠。上述的构成不过是一个实施方式，本发明不限于上述的构成。
本实施方式中，示例了作为半导体器件10使用栅电极设置于氧化物半导体层144之上的顶栅型晶体管的构成，但不限于该构成。例如，作为半导体器件10，可以使用栅电极仅设置于氧化物半导体层144的下方的底栅型晶体管、或者栅电极设置于氧化物半导体层144的上方及下方的双栅极型晶体管。上述的构成不过是一个实施方式，本发明不限于上述的构成。
[半导体器件10的制造方法]
使用图3～图14，对本发明的一实施方式涉及的半导体器件10的制造方法进行说明。图3为示出本发明的一实施方式涉及的半导体器件10的制造方法的顺序图。图4～图14为示出本发明的一实施方式涉及的半导体器件10的制造方法的剖视图。
如图3及图4所示，在基板100之上形成栅电极105作为底栅，在栅电极105之上形成栅极绝缘膜110、120(图3的步骤S1001的“底部GI/GE(Bottom GI/GE)形成”)。
作为基板100，可使用玻璃基板、石英基板、及蓝宝石基板等具有透光性的刚性基板。基板100需要具备挠性的情况下，作为基板100，可使用聚酰亚胺基板、丙烯酸基板、硅氧烷基板、氟树脂基板等、或含有树脂的基板。在使用含有树脂的基板作为基板100的情况下，为了提高基板100的耐热性，可以向上述的树脂中导入杂质元素。特别是在半导体装置10为顶部发光型的显示器的情况下，由于基板100无需为透明，因此可以使用使基板100的透明度变差的杂质。在并非显示装置的集成电路中使用半导体装置10的情况下，作为基板100，可使用硅基板、碳化硅基板、化合物半导体基板等半导体基板、或者不锈钢基板等导电性基板等不具备透光性的基板。
栅电极105对利用溅射法成膜的导电膜进行加工而形成。作为栅电极105，使用通常的金属材料。作为栅电极105，例如，使用铝(Al)、钛(Ti)、铬(Cr)、钴(Co)、镍(Ni)、钼(Mo)、铪(Hf)、钽(Ta)、钨(W)、铋(Bi)、银(Ag)、铜(Cu)、以及它们的合金或化合物。作为栅电极105，上述的材料可以以单层使用，也可以层叠而使用
栅极绝缘膜110、120利用CVD(Chemical Vapor Deposition，化学气相沉积)法、或溅射法而成膜。作为栅极绝缘膜110、120，使用通常的绝缘性材料。作为栅极绝缘膜110、120，例如，使用氧化硅(SiOx)、氧化氮化硅(SiOxNy)、氮化硅(SiNx)、氮化氧化硅(SiNxOy)等无机绝缘材料。上述的SiOxNy是含有比率少于氧(O)(x>y)的氮(N)的硅化合物。SiNxOy是含有比率少于氮(x>y)的氧的硅化合物。
作为栅极绝缘膜110、120，优选从基板100起依次形成含有氮的绝缘材料和含有氧的绝缘材料。例如，通过使用含有氮的绝缘材料作为栅极绝缘膜110，能够阻挡例如从基板100侧朝向氧化物半导体层144扩散的杂质。另外，通过使用含有氧的绝缘材料作为栅极绝缘膜120，能够通过加热处理而放出氧。含有氧的绝缘材料放出氧的加热处理的温度例如为500℃以下、450℃以下、或400℃以下。即，含有氧的绝缘材料在例如使用玻璃基板作为基板100时的半导体器件10的制造工序中进行的加热处理温度下放出氧。本实施方式中，作为栅极绝缘膜110，例如，形成氮化硅。作为栅极绝缘膜120，例如，形成氧化硅。
如图3及图5所示，在栅极绝缘膜120之上，将金属氧化物膜130成膜(图3所示的步骤S1002“MO成膜”)。金属氧化物膜130利用溅射法或原子层沉积法(ALD：Atomic LayerDeposition)而成膜。
作为金属氧化物膜130，使用以铝作为主成分的金属氧化物。例如，作为金属氧化物膜130，使用氧化铝(AlOx)、氧化氮化铝(AlOxNy)、氮化氧化铝(AlNxOy)、氮化铝(AlNx)等无机绝缘层。以铝作为主成分的金属氧化物膜是指金属氧化物膜中包含的铝的比率为金属氧化物膜130整体的1％以上。金属氧化物膜130中包含的铝的比率可以为金属氧化物膜130整体的5％以上70％以下、10％以上60％以下、或30％以上50％以下。上述的比率可以为质量比，也可以为重量比。
金属氧化物膜130的厚度例如为1nm以上50nm以下、1nm以上30nm以下、1nm以上20nm以下、或1nm以上10nm以下。本实施方式中，作为金属氧化物膜130，使用氧化铝。氧化铝具备对氧或氢等气体的高阻隔性。换言之，阻隔性是指抑制氧或氢等气体透过氧化铝的功能。即，是指：即使存在来自设置于氧化铝膜之下的层的氧或氢等气体，也不移动至设置于氧化铝膜之上的层。或者，是指：即使存在来自设置于氧化铝膜之上的层的氧或氢等气体，也不移动至设置于氧化铝膜之下的层。本实施方式中，作为金属氧化物膜130使用的氧化铝阻挡从栅极绝缘膜120放出的氢及氧，抑制所放出的氢及氧到达氧化物半导体层。
如图3及图6所示，在金属氧化物膜130之上将氧化物半导体膜140成膜(图3所示的步骤S1003“OS成膜”)。关于该工序，有时在基板100之上形成氧化物半导体膜140。
氧化物半导体膜140利用溅射法或原子层沉积法(ALD：Atomic LayerDeposition)成膜。氧化物半导体膜140的膜厚例如大于10nm且为30nm以下。
作为氧化物半导体膜140，可以使用具有半导体特性的金属氧化物。作为氧化物半导体膜140，例如，使用包含含有铟(In)元素的2种以上的金属的氧化物半导体。另外，2种以上的金属中的铟元素的比率为50％以上。作为氧化物半导体膜140，除了铟元素以外，还使用镓(Ga)元素、锌(Zn)元素、铝(Al)元素、铪(Hf)元素、钇(Y)元素、锆(Zr)元素、或镧系元素。作为氧化物半导体膜140，优选包含13族元素。另外，作为氧化物半导体膜140，可以使用上述以外的元素。本实施方式中，作为氧化物半导体膜140，优选为IGO系的氧化物半导体。
在通过后述的OS退火将氧化物半导体膜140结晶化的情况下，成膜后且OS退火前的氧化物半导体膜140优选为无定形(氧化物半导体的晶体成分少的状态)。即，氧化物半导体膜140的成膜方法优选为刚成膜后的氧化物半导体膜140尽可能不结晶化的条件。例如，在利用溅射法将氧化物半导体膜140成膜的情况下，一边控制被成膜对象物(基板100及形成于其上的结构物)的温度，一边将氧化物半导体膜140成膜。
利用溅射法对被成膜对象物进行成膜时，等离子体中产生的离子及被溅射靶反弹的原子与被成膜对象物碰撞，因此伴随成膜处理，被成膜对象物的温度上升。若成膜处理中的被成膜对象物的温度上升，则在刚成膜后的状态下，氧化物半导体膜140中含有微晶。若氧化物半导体膜140中含有微晶，则无法通过之后的OS退火使晶体粒径增大。为了如上述那样控制被成膜对象物的温度，例如，可以一边将被成膜对象物冷却一边进行成膜。例如，可以以被成膜对象物的被成膜面的温度(以下，称为“成膜温度”)成为100℃以下、70℃以下、50℃以下、或30℃以下的方式，将被成膜对象物从该被成膜面的相反侧的面进行冷却。特别地，本实施方式的氧化物半导体膜140的成膜温度优选为50℃以下。通过一边将基板冷却一边进行氧化物半导体膜140的形成，能够在刚成膜后的状态下得到晶体成分少的氧化物半导体膜140。本实施方式中，于50℃以下的成膜温度进行氧化物半导体膜140的形成，于400℃以上的加热温度进行后述的OS退火。如此，本实施方式中，形成氧化物半导体膜140时的温度与对氧化物半导体膜140进行OS退火时的温度的差值优选为350℃以上。
在溅射制程中，在氧分压为10％以下的条件下将无定形的氧化物半导体膜140成膜。若氧分压高，则因氧化物半导体膜140中包含的过量的氧而在刚成膜后的氧化物半导体膜140中含有微晶。因此，优选在氧分压低的条件下进行氧化物半导体膜140的成膜。氧分压例如为3％以上5％以下，优选为3％以上4％以下。需要说明的是，在氧分压为2％的条件下将氧化物半导体膜成膜时，即使之后进行OS退火处理，氧化物半导体膜也不结晶化。
如图3及图7所示，形成氧化物半导体层142的图案(图3所示的步骤S1004的“OS图案形成”)。虽未图示，在氧化物半导体膜140之上形成抗蚀剂掩模143，使用该抗蚀剂掩模143对氧化物半导体膜140进行蚀刻。作为氧化物半导体膜140的蚀刻，可以使用湿式蚀刻，也可以使用干式蚀刻。作为湿式蚀刻，可以使用酸性的蚀刻剂进行蚀刻。作为蚀刻剂，例如，可以使用草酸、PAN、硫酸、过氧化氢水溶液、或氢氟酸。由此，能够形成图案状的氧化物半导体层142。然后，将抗蚀剂掩模143除去。
氧化物半导体膜140优选在OS退火前形成图案。若氧化物半导体膜140通过OS退火而结晶化，则存在难以蚀刻的倾向。另外，即使因蚀刻而在图案状的氧化物半导体层142中产生损伤，也能够通过OS退火而修复氧化物半导体层142的损伤，故优选。
如图3及图8所示，在氧化物半导体层142的图案形成之后对氧化物半导体层142进行加热处理(OS退火)(图3所示的步骤S1005的“OS退火”)。在OS退火中，氧化物半导体层142于规定的到达温度保持规定的时间。规定的到达温度为300℃以上500℃以下，优选为350℃以上450℃以下。另外，到达温度下的保持时间为15分钟以上120分钟以下，优选为30分钟以上60分钟以下。通过进行OS退火，氧化物半导体层142被结晶化，形成具有多晶结构的氧化物半导体层144。
在薄膜晶体管中，通过减小氧化物半导体层的厚度，从而使与栅极绝缘膜的界面附近的载流子增加，降低背沟道(back channel)的影响，由此，有场效应迁移率变高的倾向。即，薄膜晶体管有下述倾向：氧化物半导体层的作为沟道发挥功能的区域的厚度越小，则场效应迁移率越提高。因此，氧化物半导体层的厚度越小越好。然而，在将氧化物半导体层的厚度以10nm以下进行成膜后，即使进行加热处理，氧化物半导体层也不会充分地结晶化。在氧化物半导体层不充分地结晶化的情况下，在之后使用氧化物半导体层作为掩模来将金属氧化物膜图案化的蚀刻处理时，氧化物半导体层及金属氧化物膜消失。
另外，在薄膜晶体管中，氧化物半导体层144的结晶性有助于场效应迁移率的提高。因此，氧化物半导体层144优选具有多晶结构。然而，若在氧化物半导体膜140的成膜时含有微晶，则即使之后进行加热处理，也无法使多晶结构的晶粒的晶体粒径增大。如此，难以同时实现氧化物半导体层的薄膜化和良好的结晶化。
此外，若在氧化物半导体层144中，在与金属氧化物层132的界面附近存在大量氧缺陷、氢，则界面能级密度增加。由于电子被界面能级捕获，因此可靠性试验中，成为晶体管劣化、半导体器件的可靠性下降的主要原因。
根据本发明的一实施方式涉及的半导体器件的制造方法，利用溅射法将氧化物半导体膜140成膜时，以3％以上5％以下这样的低的氧分压进行成膜。通过在氧分压低的条件下将氧化物半导体膜140成膜，能够抑制在氧化物半导体膜140中过量地含有氧，能够抑制在刚成膜后的氧化物半导体膜140中含有微晶。由此，在氧化物半导体层142的加热处理时，能够抑制从微晶生长晶体。因此，即使在氧化物半导体膜140以大于10nm且为30nm以下的薄的膜厚成膜的情况下，也能够使氧化物半导体层144的多晶结构的晶粒的晶体粒径增大。
如图3及图9所示，将金属氧化物膜130图案化，形成金属氧化物层132(图4的步骤S1006的“MO图案形成”)。通过加热处理而充分地结晶化的氧化物半导体层144具有耐蚀刻性。因此，在将经结晶化的氧化物半导体层144作为掩模来将金属氧化物膜130图案化时，能够抑制氧化物半导体层144消失。以通过上述的工序而多晶化的氧化物半导体层144作为掩模，将金属氧化物膜130蚀刻。作为金属氧化物膜130的蚀刻，可以使用湿式蚀刻，也可以使用干式蚀刻。作为湿式蚀刻，例如使用稀释氢氟酸(DHF)。通过以氧化物半导体层144作为掩模对金属氧化物膜130进行蚀刻，从而可省略光刻工序。
如图3及图10所示，在氧化物半导体层144之上将栅极绝缘膜150成膜(图3所示的步骤S1007的“GI成膜”)。
栅极绝缘膜150的成膜方法及绝缘材料参照栅极绝缘膜110、120的说明即可。另外，栅极绝缘膜150的膜厚例如为50nm以上300nm以下、60nm以上200nm以下、或70nm以上150nm以下。
作为栅极绝缘膜150，优选使用含有氧的绝缘材料。另外，作为栅极绝缘膜150，优选使用缺陷少的绝缘膜。例如，在将栅极绝缘膜150中的氧的组成比、与和栅极绝缘膜150同样组成的绝缘膜(以下，称为“其他绝缘膜”)中的氧的组成比进行比较的情况下，栅极绝缘膜150中的氧的组成比与该其他绝缘膜中的氧的组成比相比，更接近对于该绝缘膜的化学计量比。例如，栅极绝缘膜150及绝缘膜180的各自中使用氧化硅(SiOx)的情况下，作为栅极绝缘膜150使用的氧化硅中的氧的组成比与作为绝缘膜180使用的氧化硅中的氧的组成比相比，更接近氧化硅的化学计量比。例如，作为栅极绝缘膜150，可以使用利用电子自旋共振法(ESR)进行评价时观测不到缺陷的层。
为了形成缺陷少的绝缘膜作为栅极绝缘膜150，可以于350℃以上的成膜温度将栅极绝缘膜150成膜。另外，在将栅极绝缘膜150成膜后，可以进行向栅极绝缘膜150的一部分中打入氧的处理。本实施方式中，为了形成缺陷少的绝缘膜作为栅极绝缘膜150，于350℃以上的成膜温度形成氧化硅。
在氧化物半导体层144之上成膜有栅极绝缘膜150的状态下，进行用于向氧化物半导体层144供给氧的加热处理(氧化退火)(图3所示的步骤S1008的“氧化退火”)。
通过氧化退火而从栅极绝缘膜120放出的氧被金属氧化物层132阻挡，因此氧不易被供给至氧化物半导体层144的下表面。从栅极绝缘膜120放出的氧从不形成金属氧化物层132的区域扩散至设置于栅极绝缘膜120之上的栅极绝缘膜150，经由栅极绝缘膜150而到达氧化物半导体层144。结果，从栅极绝缘膜120放出的氧不易供给至氧化物半导体层144的下表面，主要供给至氧化物半导体层144的侧面及上表面。此外，通过氧化退火而从栅极绝缘膜150放出的氧被供给至氧化物半导体层144的上表面及侧面。通过上述的氧化退火，有时从栅极绝缘膜110、120放出氢，但该氢被金属氧化物层132阻挡。
在从氧化物半导体层144成膜起直至在氧化物半导体层144之上栅极绝缘膜150成膜之间的工序中，在氧化物半导体层144的上表面及侧面产生大量氧缺陷。通过上述的氧化退火，从栅极绝缘膜120放出的氧被供给至氧化物半导体层144的上表面及侧面，氧缺陷被修复。
接着，如图3及图11所示，在栅极绝缘膜150之上形成栅电极160(图3所示的步骤S1009的“顶部GE(Top GE)形成”)。
栅电极160是对利用溅射法而成膜的导电膜进行加工而形成的。作为栅电极160，与栅电极105同样地，使用通常的金属材料。关于能够用于栅电极160的材料，参照栅电极105的材料的记载即可。作为栅电极160，上述的材料可以以单层使用，也可以层叠而使用。
接着，如图3及图12所示，将栅电极160作为掩模，向氧化物半导体层144中添加杂质(图3所示的步骤S1010的“SD低电阻化”)。本实施方式中，对通过离子注入进行杂质的添加的情况进行说明，但也可以利用离子掺杂法进行。
具体而言，通过离子注入，杂质元素从栅极绝缘膜150通过而添加于源极区域144S及漏极区域144D中。作为杂质元素，例如使用氩(Ar)、磷(P)、或硼(B)即可。另外，利用离子注入法进行硼(B)的添加的情况下，使加速能量为20keV以上40keV以下、使硼(B)的注入量为1×1014cm-2以上1×1016cm-2以下即可。
可以向源极区域144S、及漏极区域144D中以1×1018cm-3以上1×1021cm-3以下的浓度添加杂质元素。此时，源极区域144S及漏极区域144D中的氧化物半导体通过添加杂质元素而形成氧缺陷。氢容易被该氧缺陷捕获。由此，能够使源极区域144S、及漏极区域144D的电阻率下降，作为导体发挥功能。
例如，使用IGZO系的氧化物半导层的情况下，由于氧化物半导体层的电阻大，因此若不增大膜厚，则无法充分地降低源极区域及漏极区域的电阻。与此相对，就具有多晶结构的氧化物半导体层144而言，通过向源极区域144S及漏极区域144D添加杂质元素，能够使源极区域144S及漏极区域144D的方块电阻为1000Ω/sq.以下、优选500Ω/sq.以下、进一步优选250Ω/sq.以下。
如图3及图13所示，在栅极绝缘膜150及栅电极160之上，将绝缘膜170、180成膜作为层间膜(图3所示的步骤S1011的“层间膜成膜”)。
绝缘膜170、180的成膜方法及绝缘材料参照栅极绝缘膜110、120的材料的说明即可。绝缘膜170的膜厚为50nm以上500nm以下。绝缘膜180的膜厚为50nm以上500nm以下。本实施方式中，例如，作为绝缘膜170形成氧化硅，作为绝缘膜180形成氮化硅。
如图3及图14所示，在栅极绝缘膜150及绝缘膜170、180中形成开口171、173(图3所示的步骤S1012的“接触开孔”)。因开口171，源极区域144S的氧化物半导体层144露出。因开口173，漏极区域144D的氧化物半导体层144露出。
最后，通过在因开口171、173而露出的氧化物半导体层144之上及绝缘膜180之上形成源电极及漏电极200(图3所示的步骤S1013的“SD形成”)，从而能够形成图1所示的半导体器件10。
源电极及漏电极200例如通过对利用溅射法而成膜的导电膜进行加工而形成。作为源电极及漏电极200，与栅电极105同样地，使用通常的金属材料。关于能够用于源电极及漏电极200的材料，参照栅电极105的记载即可。作为源电极及漏电极200，上述的材料可以以单层使用，也可以层叠而使用。
通过以上的工序，能够制造图1所示的半导体器件10。
对于由上述的制造方法制作的半导体器件10而言，在沟道区域144CH的沟道长度L为2μm以上4μm以下、并且沟道区域144CH的沟道宽度为2μm以上25μm以下的范围内，能够获得迁移率为30cm2/Vs以上、35cm2/Vs以上、或40cm2/Vs以上的电特性。本说明书等中的迁移率为半导体器件10的饱和区域中的场效应迁移率，是指源电极与漏电极之间的电位差(Vd)比从供给至栅电极的电压(Vg)减去半导体器件10的阈值电压(Vth)而得的值(Vg-Vth)大的区域中的场效应迁移率的最大值。
此处，可靠性试验是指例如向栅极施加负的电压的NGBT(Negative Gate Bias-Temperature，负栅极偏置温度)应力试验、或向栅极施加正的电压的PGBT(Positive GateBias-Temperature，正栅极偏置温度)应力试验。需要说明的是，NGBT及PGBT等BT应力试验为加速试验的一种，能够在短时间内对因长时间的使用而引起的晶体管的特性变化(经年变化)进行评价。特别是BT应力试验前后的晶体管的阈值电压的变动量成为用于调查可靠性的重要指标。在BT应力试验前后，阈值电压的变动量越少，可以说越为可靠性高的晶体管。
另外，通过使氧化物半导体层144的膜厚变薄，能够减小ΔL长度。本实施方式中，以栅电极160作为掩模，向氧化物半导体层144注入氢。此时，在氧化物半导体层144中，有时以栅电极160的端部为基准而产生氢侵入至沟道区域144CH的区域。ΔL长度是指氢侵入至沟道区域144CH的区域的沟道长度L方向上的长度。如本实施方式这样，氧化物半导体层144薄的情况下，在离子注入时，氢从氧化物半导体层144通过而打入至栅极绝缘膜120侧。由此，抑制氢扩散至沟道区域144CH，因此认为能够减小ΔL长度。
〈第2实施方式〉
本实施方式中，对与第1实施方式中说明的半导体器件10的制造方法不同的制造方法进行说明。需要说明的是，本实施方式的半导体器件10的结构在外观上与第1实施方式中说明的半导体器件10相同。本实施方式中，着眼于与第1实施方式不同的点来进行说明。
[半导体器件10的制造方法]
使用图15、图16，对本发明的一实施方式涉及的半导体器件10的制造方法进行说明。图15为示出本发明的一实施方式涉及的半导体器件10的制造方法的顺序图。图16为示出本发明的一实施方式涉及的半导体器件10的制造方法的剖视图。另外，对于与第1实施方式同样的工序，省略详细的说明。
图15为示出本发明的一实施方式涉及的半导体器件10的制造方法的顺序图。如图15所示，步骤S1001～步骤S1007的工序与图3所示的步骤S1001～步骤S1007的工序同样。
本实施方式中，如图15及图16所示，在步骤S1007的工序之后，在栅极绝缘膜150之上将以铝作为主成分的金属氧化物膜190成膜(图15所示的步骤S1014“MO成膜”)。
金属氧化物膜190利用溅射法成膜。在金属氧化物膜190的成膜时，向栅极绝缘膜150中打入氧。以铝作为主成分的金属氧化物膜190为与第1实施方式中说明的金属氧化物膜130同样的无机绝缘膜。金属氧化物膜190中包含的铝的比率可以为金属氧化物膜190整体的5％以上70％以下、10％以上60％以下、或30％以上50％以下。上述的比率可以为质量比，也可以为重量比。
金属氧化物膜190的膜厚例如为5nm以上100nm以下、5nm以上50nm以下、5nm以上30nm以下、或7nm以上15nm以下。本实施方式中，作为金属氧化物膜190，使用氧化铝。氧化铝具备对气体的高阻隔性。本实施方式中，作为金属氧化物膜190使用的氧化铝抑制在金属氧化物膜190的成膜时打入栅极绝缘膜150的氧向外侧扩散。
例如，在利用溅射法将金属氧化物膜190成膜的情况下，溅射中使用的制程气体残留于金属氧化物膜190的膜中。例如，在作为溅射的制程气体使用Ar的情况下，有时Ar残留于金属氧化物膜190的膜中。残留的Ar可通过对金属氧化物膜190的SIMS(Secondary IonMass Spectrometry，二次离子质谱)分析进行检测。
接着，如图15所示，在栅极绝缘膜150之上成膜有金属氧化物膜190的状态下，进行用于向氧化物半导体层144供给氧的加热处理(氧化退火)(图15的步骤S2008的“氧化退火”)。在从氧化物半导体膜140成膜起直至在氧化物半导体层144之上栅极绝缘膜150成膜之间的工序中，在氧化物半导体层144的上表面141及侧面产生大量氧缺陷。通过上述的氧化退火，从栅极绝缘膜120、150放出的氧被供给至氧化物半导体层144，氧缺陷被修复。
通过氧化退火而从栅极绝缘膜120放出的氧被金属氧化物层132阻挡，因此氧不易供给至氧化物半导体层144的下表面。从栅极绝缘膜120放出的氧从不形成金属氧化物层132的区域扩散至设置于栅极绝缘膜120之上的栅极绝缘膜150，经由栅极绝缘膜150而到达氧化物半导体层144。结果，从栅极绝缘膜120放出的氧不易供给至氧化物半导体层144的下表面，主要供给至氧化物半导体层144的侧面及上表面。此外，通过氧化退火而从栅极绝缘膜150放出的氧被供给至氧化物半导体层144的上表面及侧面。通过上述的氧化退火，有时从栅极绝缘膜110、120放出氢，但该氢被金属氧化物层132阻挡。
如上述这样，通过氧化退火的工序，能够在抑制氧向氧缺陷的量少的氧化物半导体层144的下表面的供给的同时，进行向氧缺陷的量多的氧化物半导体层144的上表面141及侧面的氧供给。
同样地，在上述的氧化退火中，打入栅极绝缘膜150的氧被金属氧化物膜190阻挡，因此抑制向大气中放出。因此，通过该氧化退火，该氧被高效地供给至氧化物半导体层144，氧缺陷被修复。
接着，在氧化退火之后，将金属氧化物膜190蚀刻(除去)(图15所示的步骤S1015的“MO除去”)。作为金属氧化物膜190的蚀刻，可以使用湿式蚀刻，也可以使用干式蚀刻。作为湿式蚀刻，例如使用稀释氢氟酸(DHF)。通过该蚀刻，形成于整面的金属氧化物膜190被除去。换言之，金属氧化物膜190的除去在不使用掩模的情况下进行。进一步换言之，通过该蚀刻，至少俯视下，与形成为某一图案的氧化物半导体层144重叠的区域的全部金属氧化物膜190被除去。
然后，在栅极绝缘膜150之上，形成栅电极160(图15所示的步骤S1009“顶部GE形成”)。步骤S1009～步骤S1013所示的工序与图3所示的步骤S1009～步骤S1013同样，因此省略说明。通过经历步骤S1009～步骤S1013，能够形成图15所示的半导体器件10。
对于由上述的制造方法制作的半导体器件10而言，与第1实施方式中说明的半导体器件10的制造方法相比，能够进一步减少氧化物半导体层144中包含的氧缺陷。因此，对于本实施方式中说明的半导体器件10而言，在沟道区域144CH的沟道长度L为2μm以上4μm以下、并且沟道区域144CH的沟道宽度为2μm以上25μm以下的范围内，能够获得迁移率为50cm2/Vs以上、55cm2/Vs以上、或60cm2/Vs以上的电特性。
在第1实施方式及第2实施方式中，可以在形成金属氧化物膜130后进行等离子体处理。在本说明书等中，等离子体处理是指通过在设置有被处理基板的空间内产生等离子体、从而将被处理基板暴露于等离子体的处理。等离子体处理例如通过基于溅射装置的反溅射、或者使用了电感耦合等离子体(ICP：Inductively Coupled Plasma)装置的蚀刻进行。
反溅射是不对靶侧施加电压，而在氩气氛下使用RF电源对基板侧施加电压，在基板附近形成等离子体，使离子碰撞基材的表面，由此对表面进行改性的处理。在利用反溅射进行等离子体处理的情况下，例如，在利用溅射法将氧化物半导体膜140成膜之前，向腔室导入氩气而产生等离子体。基于电感耦合等离子体的蚀刻是通过等离子体中存在的离子、自由基而对基材的表面进行改性的处理。
通过对金属氧化物膜130进行等离子体处理，金属氧化物膜130的表面被改性。此处，表面被改性是指：金属氧化物膜130的表面的化学组成变化；或者，金属氧化物膜130的表面粗糙度下降。
表面被改性的金属氧化物膜130的状态可通过表面的水接触角的大小来确认。通过对金属氧化物膜130的表面进行等离子体处理，金属氧化物膜130的水接触角下降。等离子体处理后的金属氧化物膜130的表面的水接触角成为20°以下，优选成为15°以下，更优选成为10°以下。本说明书等中，作为水接触角，采用遵照ISO19403-2：2017而测定的值。在作为等离子体处理通过反溅射对金属氧化物膜130进行处理的情况下，水接触角成为20°以下。另外，在通过基于电感耦合等离子体的蚀刻对金属氧化物膜130进行处理的情况下，水接触角成为15°以下。需要说明的是，水接触角的测定下限值为2°。
可以通过等离子体处理，将金属氧化物膜130的表面除去。金属氧化物膜130的表面被除去的量例如为1nm以上10nm以下、或1nm以上5nm以下。
另外，通过等离子体处理，可降低金属氧化物膜130的表面的粗糙度。金属氧化物膜130的表面的粗糙度(例如，算术平均粗糙度(Ra))例如可以设为1nm以下。表面的粗糙度可以使用原子力显微镜(AFM：Atomic Force Microscope)进行评价。
在本变形例中，金属氧化物膜130的表面被改性。在金属氧化物膜130的经改性的表面之上，将晶体成分少的状态的氧化物半导体膜140成膜。然后，通过对图案状的氧化物半导体层142进行OS退火，从而在氧化物半导体层142进行结晶化时，能够抑制在金属氧化物膜130与氧化物半导体层144的界面处结晶化被羟基、水阻碍。即，能够进一步降低金属氧化物膜130与氧化物半导体层144的界面处的界面能级密度。由此，在半导体器件10中，能够进一步提高可靠性。
〈第3实施方式〉
使用图17～图20，对使用了本发明的一实施方式涉及的半导体器件10的显示装置20进行说明。以下所示的实施方式中，对第1实施方式中说明的半导体器件10被应用于液晶显示装置的电路的构成进行说明。
[显示装置20的概要]
图17为示出本发明的一实施方式涉及的显示装置20的概要的俯视图。如图17所示，显示装置20具有阵列基板300、密封部310、对置基板320、柔性印刷电路基板330(FPC330)、及IC芯片340。阵列基板300及对置基板320通过密封部310而贴合。在被密封部310包围的液晶区域22中，多个像素电路301呈矩阵状配置。液晶区域22是俯视下与后述的液晶元件311重叠的区域。
设置有密封部310的密封区域24为液晶区域22周围的区域。FPC330设置于端子区域26。端子区域26是阵列基板300从对置基板320露出的区域，设置于密封区域24的外侧。密封区域24的外侧是指设置有密封部310的区域及被密封部310包围的区域的外侧。IC芯片340设置于FPC330上。IC芯片340供给用于驱动各像素电路301的信号。
[显示装置20的电路构成]
图18为示出本发明的一实施方式涉及的显示装置20的电路构成的框图。如图18所示，在与配置有像素电路301的液晶区域22在第2方向D2(列方向)上相邻的位置，设置有源极驱动电路302，在与液晶区域22在第1方向D1(行方向)上相邻的位置，设置有栅极驱动电路303。源极驱动电路302及栅极驱动电路303设置于上述的密封区域24。但是，设置有源极驱动电路302及栅极驱动电路303的区域不限于密封区域24，只要为设置有像素电路301的区域的外侧，则可以为任何区域。
源极布线304从源极驱动电路302起在第2方向D2上延伸，与沿第2方向D2排列的多个像素电路301连接。栅电极160从栅极驱动电路303起在第1方向D1上延伸，与沿第1方向D1排列的多个像素电路301连接。
在端子区域26，设置有端子部306。端子部306与源极驱动电路302由连接布线307连接。同样地，端子部306与栅极驱动电路303由连接布线307连接。通过FPC330与端子部306连接，从而连接有FPC330的外部设备与显示装置20连接，显示装置20中设置的各像素电路301被来自外部设备的信号驱动。
第1实施方式及第2实施方式所示的半导体器件10作为像素电路301、源极驱动电路302、及栅极驱动电路303中包含的晶体管使用。
[显示装置20的像素电路301]
图19为示出本发明的一实施方式涉及的显示装置20的像素电路的电路图。如图19所示，像素电路301包含半导体器件10、保持电容350、及液晶元件311等元件。半导体器件10具有栅电极160、源电极201、及漏电极203。栅电极160连接至栅电极160。源电极201与源极布线304连接。漏电极203与保持电容350及液晶元件311连接。本实施方式中，为方便说明，将由附图标记“201”表示的电极称为源电极，将由附图标记“203”表示的电极称为漏电极，但也可以是由附图标记“201”表示的电极作为漏电极发挥功能、由附图标记“203”表示的电极作为源电极发挥功能。
[显示装置20的构成]
图20为本发明的一实施方式涉及的显示装置20的截面图。如图20所示，显示装置20为应用了半导体器件10的显示装置20。
如图20及图21所示，在基板100之上设置有栅电极105。栅电极105为浮动电位状态。关于栅电极105的材料，参照源电极201及漏电极203的说明即可。另外，在栅电极105之上设置有氧化物半导体层144。在氧化物半导体层144之上，栅电极160沿着第1方向D1延伸存在。栅电极160中的与氧化物半导体层144重叠的区域作为栅电极160发挥功能。在栅电极160之上设置有源极布线304及漏电极203。源极布线304介由开口171与源极区域144S连接。源极布线304中的与氧化物半导体层144连接的区域作为源电极201发挥功能。另外，漏电极203介由开口173与漏极区域144D连接。
在源电极201及漏电极203之上设置有绝缘膜360。在绝缘膜360之上，设置有对多个像素共通地设置的公共电极370。在公共电极370之上设置有绝缘膜380。在绝缘膜360、380中设有开口381。在绝缘膜380之上及开口381的内部设有像素电极390。像素电极390与漏电极203连接。
图21为本发明的一实施方式涉及的显示装置20的像素电极390及公共电极370的俯视图。如图21所示，公共电极370具有俯视下与像素电极390重叠的重叠区域、和不与像素电极390重叠的非重叠区域。若向像素电极390与公共电极370之间供给电压，则从重叠区域的像素电极390朝向非重叠区域的公共电极370形成横向电场。通过该横向电场，液晶元件311中包含的液晶分子工作，由此决定像素的灰度。
本实施方式中，示例了半导体器件10用于像素电路301的构成，但半导体器件10也可以用于包含源极驱动电路302及栅极驱动电路303的周边电路。
〈第4实施方式〉
使用图22及图23，对使用了本发明的一实施方式涉及的半导体器件10的显示装置20进行说明。本实施方式中，对第1实施方式中说明的半导体器件10被应用于有机EL显示装置的电路的构成进行说明。显示装置20的概要及电路构成与图22及图23所示的相同，因此省略说明。
[显示装置20的像素电路301]
图22为示出本发明的一实施方式涉及的显示装置20的像素电路的电路图。图22所示，像素电路301包含驱动晶体管11、选择晶体管12、保持电容210、及发光元件DO等元件。驱动晶体管11及选择晶体管12具备与半导体器件10同样的构成。选择晶体管12的源电极与信号线211连接，选择晶体管12的栅电极与栅极线212连接。驱动晶体管11的源电极与阳极电源线213连接，驱动晶体管11的漏电极与发光元件DO的一端连接。发光元件DO的另一端与阴极电源线214连接。驱动晶体管11的栅电极与选择晶体管12的漏电极连接。保持电容210与驱动晶体管11的栅电极及漏电极连接。向信号线211供给决定发光元件DO的发光强度的灰度信号。向栅极线212供给对写入上述灰度信号的像素行进行选择的信号。
[显示装置20的截面结构]
图23为本发明的一实施方式涉及的显示装置20的截面图。图23所示的显示装置20的构成与图20所示的显示装置20类似，但图23的显示装置20中比绝缘膜360更靠上方的结构与图20的显示装置20中比绝缘膜360更靠上方的结构不同。以下，关于图23所示的显示装置20的构成中的与图20所示的显示装置20同样的构成，省略说明，对两者的不同点进行说明。
如图23所示，显示装置20在绝缘膜360的上方具有像素电极390、发光层392、及公共电极394(发光元件DO)。像素电极390设置于绝缘膜360之上及开口381的内部。在像素电极390之上设置有绝缘膜362。在绝缘膜362中设置有开口363。开口363与发光区域对应。即，绝缘膜362将像素划定。在因开口363而露出的像素电极390之上设置有发光层392及公共电极394。像素电极390及发光层392针对各像素而分别设置。另一方面，公共电极394共通地设置于多个像素。发光层392根据像素的显示颜色而使用不同的材料。
在第3实施方式及第4实施方式中，对将第1实施方式中说明的半导体器件应用于液晶显示装置及有机EL显示装置的构成进行了示例，但也可以将该半导体器件应用于这些显示装置以外的显示装置(例如，有机EL显示装置以外的自发光型显示装置或电子纸型显示装置)。另外，从中小型的显示装置至大型的显示装置，能够没有特别限定地应用上述半导体器件10。
实施例
(实施例1)
本实施例中，说明对氧化物半导体膜140的耐蚀刻性进行验证的结果。
本实施例中，按照第2实施方式的图15所示的顺序制造半导体器件10后，利用光学显微镜拍摄半导体器件的表面的照片，确认氧化物半导体层144的有无。
本实施例中，在图15所示的步骤S1002中，作为金属氧化物膜130，将10nm的氧化铝膜成膜。接着，在图15所示的步骤S1003中，使用IGO系的溅射靶，以基板温度成为100℃以下的方式将氧化物半导体膜140成膜。关于氧分压及氧化物半导体膜的膜厚，变更条件。
在氧分压为2％的情况下，将氧化物半导体膜的膜厚的条件变更为20nm、30nm、及40nm。另外，在氧分压为4％的情况下，将氧化物半导体膜的膜厚的条件变更为20nm、30nm、40nm。另外，在氧分压为5％的情况下，设为30nm。
在图15所示的步骤S1004中，使用抗蚀剂掩模并使用草酸来对氧化物半导体膜140进行蚀刻。在图15所示的步骤S1005中，进行OS退火。然后，在图15所示的步骤S1006中，将氧化物半导体层144作为掩模，使用DHF对金属氧化物膜130进行蚀刻。以下，按照图15所示的顺序，制作了半导体器件10。
在图15所示的步骤S1013的工序结束后，利用光学显微镜拍摄半导体器件的表面的照片。图24为利用光学显微镜拍摄半导体器件的表面而得的照片。
如图24所示，当氧分压为2％时，确认了在膜厚为20nm、30nm、及40nm中的任意情况下，在蚀刻处理时氧化物半导体层消失。另外，当氧分压为4％时、及氧分压为5％时，确认了氧化物半导体层不消失而是残留。
在氧分压为2％的情况下，认为即使在氧化物半导体膜的成膜后进行加热处理，也无法充分地结晶化。因此认为，在对金属氧化物膜130进行蚀刻时，氧化物半导体层也消失。另一方面，在氧分压为3％以上的情况下，认为通过氧化物半导体膜的成膜后的加热处理，氧化物半导体层充分地结晶化，因此氧化物半导体层残留。
(实施例2)
接着，说明对按照第1实施方式的图3所示的顺序而制造的半导体器件10的电特性进行验证的结果。
本实施例中，在图3所示的步骤S1003中，使用IGO系的溅射靶，以基板温度成为100℃以下的方式将氧化物半导体膜140成膜。关于氧分压及氧化物半导体膜的膜厚，变更条件。
在氧分压为5％的情况下，将氧化物半导体膜的膜厚的条件变更为10nm、20nm、及30nm。
在图3所示的步骤S1004中，使用抗蚀剂掩模并对氧化物半导体膜140进行蚀刻。在图3所示的步骤S1005中，进行OS退火。以下，按照图3所示的顺序，制作了半导体器件10。
接着，测定半导体器件10的电特性。半导体器件10的电特性的测定条件如下所示。
·沟道区域的尺寸：W/L＝4.5μm/3μm
·源极·漏极间电压：0.1V、10V
·栅极电压：-15V～+15V
·测定环境：室温、暗室
·氧化物半导体层的厚度：10nm、20nm、30nm
·测定部位：基板面内26处
图25为具有膜厚为10nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。图26为具有膜厚为20nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。图27为具有膜厚为30nm的氧化物半导体层的半导体器件10的电特性(Id-Vg特性)。横轴为栅极电压Vg，纵轴为漏极电流(Id)。
如图25所示，具有膜厚为10nm的氧化物半导体层的半导体器件10未获得开关特性。认为其原因在于，在氧化物半导体层的膜厚为10nm的情况下，通过加热处理，氧化物半导体层并未结晶化而是保持非晶质。在图26及图27中，半导体器件10获得良好的电特性。具有膜厚为20nm的氧化物半导体层的半导体器件10的迁移率为31.5cm2/Vs。具有膜厚为30nm的氧化物半导体层的半导体器件10的迁移率为31.4cm2/Vs。
(实施例3)
接着，说明对按照第2实施方式的图15所示的顺序制造的半导体器件10的电特性进行验证的结果。本实施例中，对氧分压和膜厚的条件进一步详细地进行变更，说明对本征迁移率和可靠性进行验证的结果。
本实施例中，在图15所示的步骤S1002中，作为金属氧化物膜130，将氧化铝膜成膜。另外，在图15所示的步骤S1003中，使用IGO系的溅射靶，以基板温度成为100℃以下的方式将氧化物半导体膜140成膜。关于氧分压及氧化物半导体膜的膜厚，变更条件。
对于氧分压为3％、4％、5％的各情况，将氧化物半导体膜的膜厚的条件变更为15nm、20nm、25nm、及30nm。
在图15所示的步骤S1004中，使用抗蚀剂掩模、并使用草酸来对氧化物半导体膜140进行蚀刻。在图15所示的步骤S1005中，进行OS退火。然后，在图15所示的步骤S1006中，将氧化物半导体层144作为掩模，使用DHF对金属氧化物膜130进行蚀刻。以下，按照图15所示的顺序，制作了半导体器件10。
接着，测定本实施例中制作的半导体器件10的电特性。半导体器件10的电特性的测定条件如下所示。
·沟道区域144CH的尺寸：W/L＝4.5μm/3μm
·源极·漏极间电压：0.1V、10V
·栅极电压：-15V～+15V
·测定环境：室温、暗室
·氧化物半导体层的厚度：10nm、20nm、30nm
·测定部位：基板面内26处
图28为相对于氧化物半导体膜的各成膜条件的本征迁移率。横轴为氧化物半导体膜的成膜条件，纵轴为本征迁移率。
根据图28的结果确认了下述倾向：氧化物半导体膜成膜时的氧分压越低，则本征迁移率越增加，氧化物半导体层的膜厚越薄，则氧化物半导体层的本征迁移率越增加。即确认了，将氧化物半导体膜成膜时的氧分压越低、氧化物半导体层的膜厚越薄，则氧化物半导体层的本征迁移率越提高。
接着，对进行本实施例中制作的半导体器件的可靠性试验而得的结果进行说明。此处，作为可靠性试验，进行PBTS及NBTIS(Negative Bias Illumination TemperatureStress，负偏压照明温度应力)。PBTS是对半导体器件的栅电极施加正的电压，评价电压的施加前后的阈值电压的变动量。另外，NBTIS是对半导体器件的栅电极施加负的电压，评价电压的施加前后的阈值电压的变动量。
图29为相对于氧化物半导体膜的各成膜条件的阈值电压的变动量ΔVth。横轴为氧化物半导体膜的成膜条件，纵轴为阈值电压的变动量。
根据图29的结果确认了下述倾向：将氧化物半导体膜成膜时的氧分压越低，则阈值电压的变动量越小，氧化物半导体层的膜厚越薄，则阈值电压的变动量越小。即确认了，将氧化物半导体膜成膜时的氧分压越低、氧化物半导体层的膜厚越薄，则半导体器件的可靠性越提高。
作为本发明的实施方式的上述各实施方式及变形例只要彼此不矛盾，就可以适当组合而实施。另外，以各实施方式及变形例的半导体器件及显示装置为基础，本领域技术人员适当进行构成要素的追加、删除、或设计变更而得的实施方式、或者进行工序的追加、省略、或条件变更而得的实施方式只要具备本发明的主旨，则也包含在本发明的范围内。
应理解，根据本说明书的记载能明确的或本领域技术人员能够容易预料的作用效果，即使是不同于通过上述的各实施方式的形态所获得的作用效果，当然也是通过本发明可获得的。

Claims (7)

1.半导体器件的制造方法，其包括：
在基板之上将以铝作为主成分的第1金属氧化物膜成膜；
在所述第1金属氧化物膜之上，在氧分压为3％以上5％以下的条件下将无定形的氧化物半导体膜成膜；
将所述氧化物半导体膜加工为图案状的氧化物半导体层；
通过对所述图案状的氧化物半导体层进行第1加热处理，从而使所述氧化物半导体层结晶化；
将所述经结晶化的氧化物半导体层作为掩模，对所述第1金属氧化物膜进行加工；
在所述氧化物半导体层之上将栅极绝缘膜成膜，
在所述栅极绝缘膜之上形成栅电极，
其中，所述氧化物半导体膜的膜厚大于10nm且为30nm以下。
2.如权利要求1所述的半导体器件的制造方法，其中，将所述氧化物半导体膜成膜时的温度为100℃以下。
3.如权利要求2所述的半导体器件的制造方法，其中，进行所述第1加热处理时的温度为300℃以上500℃以下。
4.如权利要求1所述的半导体器件的制造方法，其中，所述第1金属氧化物膜的膜厚为1nm以上50nm以下。
5.如权利要求1所述的半导体器件的制造方法，其中，在将所述栅极绝缘膜成膜后，将以铝作为主成分的第2金属氧化物膜成膜，进行第2加热处理。
6.如权利要求1所述的半导体器件的制造方法，其中，所述氧化物半导体层包含铟元素及至少一种以上的金属元素，
所述铟元素相对于所述铟元素及所述至少一种金属元素的比率为50％以上。
7.如权利要求1所述的半导体器件的制造方法，其中，所述经结晶化的氧化物半导体层具有多晶结构。
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