CN117749163A - 具有模拟多路复用器（mux）的集成电路（ic） - Google Patents

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Abstract

集成电路包括多个模拟输入和模拟多路复用器(MUX)。所述MUX包括被配置成提供MUX输出的共同输出节点、多个模拟开关和共享缓冲器。每个开关包括耦合到对应传递晶体管的控制电极的对应自举电路，其中所述对应自举电路包括对应升压电容器。所述多个模拟开关中的每个模拟开关具有耦合到所述多个模拟输入中的对应模拟输入的第一输入、第二输入以及耦合到所述共同输出节点的输出。所述共享缓冲器的输入耦合到所述共同输出节点并且被耦合成提供共同缓冲MUX输出给所述多个模拟开关中的每个模拟开关的所述第二输入。

Description

具有模拟多路复用器(MUX)的集成电路(IC)
技术领域
本公开大体上涉及集成电路，且更具体地说，涉及具有模拟多路复用器(MUX)的集成电路。
背景技术
在许多模拟应用中，期望使多个模拟输入信号共享一个资源。在这类应用中，模拟多路复用器(MUX)允许多个模拟输入信号中的选定模拟输入信号连接到模拟MUX的共同输出。举例来说，模拟MUX可包括多个模拟开关，其中的每个模拟开关连接于对应模拟输入与共同输出之间。在一个例子中，模拟MUX可用以在不同电压之间选择提供给模/数转换器(ADC)的电压。模拟MUX的每个模拟开关通常使用自举电路通过维持模拟开关的传递晶体管上相当恒定的栅极到源极电压栅极到源极电压Vgs)来改进线性。然而，如果自举电路直接接收选定输入电压，那么这会带来不想要的寄生和泄漏。出于此原因，每个模拟开关可包括缓冲器以便提供输入电压的缓冲版本给自举电路。但是，这在输入电压需要大于晶体管的电压额定值的情况下是个问题。随着技术越来越先进且不再支持能够满足所需输入电压的装置，归因于需要过电压保护，缓冲器设计变得越来越大且越来越复杂。此外，为模拟MUX的每个输入设置缓冲器带来高面积成本且因而可限制特定设计中可行输入的数目。因此，需要改进模拟MUX配置以能够应对所需输入电压，同时维持线性且不会过于增加模拟MUX所需的电路区域。
发明内容
以下是本发明的各种实施例。
在一个实施例中，一种集成电路(IC)包括多个模拟输入；以及模拟多路复用器(MUX)。所述模拟MUX包括共同输出节点，所述共同输出节点被配置成提供MUX输出；多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应自举电路，所述对应自举电路包括对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有耦合到所述多个模拟输入中的对应模拟输入的第一输入、第二输入，以及耦合到所述共同输出节点的输出；以及共享缓冲器，所述共享缓冲器具有耦合到所述共同输出节点的输入，并被耦合成将共同缓冲MUX输出提供给所述多个模拟开关中的每个模拟开关的所述第二输入。在此实施例的一个方面中，所述多个模拟开关中的每个模拟开关的所述第一输入耦合到所述对应传递晶体管的第一电流电极，所述多个模拟开关中的每个模拟开关的所述输出耦合到所述对应传递晶体管的第二电流电极，且所述多个模拟开关中的每个模拟开关的所述第二输入耦合到所述对应升压电容器的第一板。在另一方面，所述多个模拟开关的所述升压电容器中的所述每个升压电容器的所述第一板被耦合成经由对应反馈启用晶体管选择性地接收所述缓冲MUX输出，且所述升压电容器中的每个升压电容器的第二板耦合到所述对应传递晶体管的所述控制电极。在另一方面，在采样阶段期间，所述缓冲MUX输出经由所述多个模拟开关中的选定模拟开关的所述对应反馈启用晶体管驱动选定升压电容器。在又另一个方面，在所述采样阶段之前，所述多个模拟开关中的每个模拟开关的所述对应自举电路将所述对应升压电容器预充电。在此实施例的另一方面中，所述IC另外包括具有耦合到所述MUX输出的输入的模/数转换器(ADC)。在另一方面中，所述多个模拟输入中的每个模拟输入被配置成接收大于所述模拟MUX中的晶体管的最大电压额定值的电压摆幅。在另一方面，所述电压摆动是所述最大电压额定值的两倍。在又一方面中，所述共享缓冲器包括源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到所述MUX输出的栅极电极、被耦合成提供所述缓冲MUX输出的源极，以及耦合到SF漏极控制电路的漏极。在另一方面中，所述SF漏极控制电路包括第一p型晶体管，所述第一p型晶体管耦合于第一电压供应节点与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极；第一n型晶体管，所述第一n型晶体管具有耦合到第二电压供应节点的漏极、经由电阻元件耦合到所述第二电压供应节点的栅极电极，以及源极；以及第二n型晶体管，所述第二n型晶体管耦合于所述第一n型晶体管的所述源极与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极，其中所述第一电压供应节点被配置成供应大于零的第一电压供应，且所述第二电压供应节点被配置成供应大于所述第一电压供应的第二电压供应。在另一方面中，所述共享缓冲器另外包括耦合于SF的所述源极与第三电压供应节点之间的共源共栅cascode电流源电路，所述第三电压供应节点被配置成提供小于所述第一电压供应的第三电压供应。在又另一个方面中，所述SF漏极控制电路另外包括第二p型晶体管，所述第二p型晶体管耦合于所述第一电压供应节点与所述SF晶体管的所述栅极电极之间；以及第三p型晶体管，所述第三p型晶体管耦合于所述第一n型晶体管的栅极电极与所述第一电压供应节点之间。在又一方面中，所述SF漏极控制电路另外包括第四p型晶体管，所述第四p型晶体管耦合于所述第二p型晶体管的漏极与所述SF晶体管的所述栅极电极之间，其中所述第四p型晶体管的栅极电极被耦合成接收第一采样信号，所述第一采样信号在所述模拟MUX的采样阶段期间被断言到所述第一电压供应，且所述第二p型晶体管的栅极电极被耦合成接收第二采样信号，所述第二采样信号在所述采样阶段期间被断言到所述第二电压供应；以及第五p型晶体管，所述第五p型晶体管耦合于所述第一n型晶体管的所述栅极电极与所述第三p型晶体管的源极之间，其中所述第三p型晶体管的栅极电极耦合到所述SF晶体管的所述栅极电极，且所述第五p型晶体管的栅极电极被耦合成接收第三采样信号，所述第三采样信号在所述采样阶段期间被断言到所述第二电压供应。
在另一实施例中，一种集成电路(IC)包括多个模拟输入；以及模拟多路复用器(MUX)，所述模拟多路复用器(MUX)包括共同输出节点，所述共同输出节点被配置成提供MUX输出；多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有耦合到所述多个模拟输入中的对应模拟输入的第一输入、第二输入以及耦合到所述共同输出节点的输出；以及共享缓冲器，所述共享缓冲器包括源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到漏极控制电路的漏极、耦合到所述共同输出节点的栅极电极以及被配置成向所述多个模拟开关中的每个模拟开关的所述第二输入提供共同反馈电压的源极，其中所述漏极控制电路被配置成在所述多个模拟输入中的选定模拟输入增加到超过所述第一供电电压时，将所述SF晶体管的所述漏极上的电压从第一供电电压切换到较高供电电压。在一个方面中，在采样阶段期间，所述反馈电压驱动所述多个开关中与所述选定模拟输入相对应的选定模拟开关的选定升压电容器。在另一方面，在所述采样阶段期间，所述选定模拟输入上的电压驱动所述MUX输出。在另一方面中，在所述采样阶段之前，所述多个模拟开关中的每个模拟开关的对应自举电路被配置成将所述对应升压电容器预充电。在另一方面中，在所述采样阶段之前，所述漏极控制电路被配置成将所述共同输出节点预充电到所述第一供电电压。在又另一个方面，在所述采样阶段期间，所述选定模拟输入上的电压不驱动所述多个模拟开关中与所述选定模拟输入相对应的所述选定模拟开关的所述选定升压电容器。
在又一实施例中，一种模拟多路复用器(MUX)包括多个模拟输入；共同输出节点，所述共同输出节点被配置成提供所述多个模拟输入中的选定模拟输入作为MUX输出；多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有被耦合成接收所述多个模拟输入中的对应模拟输入的第一输入、第二输入、接收对应启用信号的第三输入，以及耦合到所述共同输出节点的输出；以及共享缓冲器。所述共享缓冲器包括源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到所述共同输出节点的栅极电极，以及源极，所述源极耦合到所述SF晶体管的主体端且被配置成将共同反馈电压提供给所述多个模拟开关中的每个模拟开关的所述第二输入；以及漏极控制电路，所述漏极控制电路耦合到所述SF晶体管的漏极。所述漏极控制电路包括第一p型晶体管，所述第一p型晶体管耦合于第一电压供应节点与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极；第一n型晶体管，所述第一n型晶体管具有耦合到第二电压供应节点的漏极、经由电阻元件耦合到所述第二电压供应节点的栅极电极，以及源极；以及第二n型晶体管，所述第二n型晶体管耦合于所述第一n型晶体管的所述源极与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极，其中所述第一电压供应节点被配置成供应大于零的第一电压供应，且所述第二电压供应节点被配置成供应大于所述第一电压供应的第二电压供应。
附图说明
本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。
图1以框图形式示出根据本发明的一个实施例的包括数/模转换器(DAC)和模拟MUX的模/数转换器(ADC)。
图2以框图形式示出根据本发明的一个实施例的图1的包括多个模拟开关和共同缓冲器的模拟MUX的更详细视图。
图3以示意形式示出根据本发明的一个实施例的图2的模拟MUX的模拟开关。
图4以示意形式示出根据本发明的一个实施例的图2的共同缓冲器的更详细视图。
图5示出根据本发明的一个实施例的图4的共同缓冲器的各种信号的波形。
图6以示意形式示出根据本发明的一个实施例的图2的模拟开关的更详细视图。
具体实施方式
在一个方面中，模拟MUX包括多个模拟输入和共同MUX输出。具有一个或多个相应传递晶体管的对应模拟开关耦合于每个模拟输入与共同MUX输出之间。对于每个模拟开关，对应自举电路耦合到一个或多个对应传递晶体管的栅极。共同MUX输出耦合到所有模拟开关共享的共同缓冲器的输入，其中共同缓冲器的输出跟踪模拟MUX的输出，因此提供缓冲MUX输出。缓冲MUX输出反馈给模拟开关中的每一个模拟开关的对应自举电路。以此方式，缓冲MUX输出作为输入耦合到每个对应自举电路，而模拟输入作为输入提供给一个或多个对应传递晶体管而非提供给对应自举电路。通过使用共同缓冲器，相较于在每个输入处具有缓冲器可实现面积节约，同时解决过压输入的难题(具有应对大于供电电压，例如大两倍的输入电压的能力)。
图1示出根据本发明的一个实施例的包括数/模转换器(DAC)106、模拟MUX 102、比较器104和逐次逼近寄存器(SAR)108的ADC 100。ADC 100实施为SAR ADC，所述SAR ADC从MUX 102接收模拟电压Vout作为其模拟输入并且在SAR 108中提供所得数字代码作为对应转换后数字输出。SAR ADC用以通过实施采样阶段和后续逼近(即，比较)阶段来执行每个转换。ADC 100可形成于具有模拟MUX 102的集成电路(IC)上。在一个实施例中，ADC 100和模拟MUX 102实施为芯片上系统(SoC)的部分。
在所示实施例中，模拟MUX 102(也被简称为MUX 102)包括接收N个输入电压Vin1-VinN的N个输入。模拟MUX 102还接收N个启用信号EN[1-N]以通过启用MUX 102的对应模拟开关选择Vin1-VinN中的一个供在提供Vout时使用。EN可视需要包括任何数目的位以选择N个输入电压中的一个输入电压。在所示实施例中，EN是N位值，但可包括被解码以选择N个输入电压中的一个输入电压的较少位。应注意，输入是独热码以使得EN[1-N]仅可选择一个输入电压产生Vout。模拟MUX 102还接收采样信号(smp)，也可被称作采样控制信号。如将在下文更详细地描述，smp是在逻辑电平高和逻辑电平低之间双态切换，并且用以区分采样阶段和非采样阶段的数字信号。在一个实施例中，smp信号具有周期性波形，例如，时钟信号。在一些应用中，例如在具有ADC的用例中，非采样阶段可为操作的逼近阶段(即，比较阶段)。也在非采样阶段期间，可在模拟MUX 102内执行预充电操作。在所示实施例中，模拟MUX 102也可被称作对选定输入电压采样的电压采样开关电路。应注意，Vin1-VinN中的任一个均可超过模拟MUX 102和DAC 106中的至少一些晶体管的电压额定值。下文提供模拟MUX 102的另外细节。
仍然参考图1，可如在所属领域中已知地实施SAR ADC，所述SAR ADC接收模拟输入电压(来自模拟MUX 102的Vout)并且包括DAC 106、SAR 108和比较器104。由于SAR ADC在所属领域中已知，因此仅简单论述图1的SAR ADC的操作。DAC 106被耦合成接收来自模拟MUX102的Vout、参考电压VREF、来自SAR 108的数字值，并且耦合到比较器104的第一输入和第二输入(其中一个输入对应于非反相输入且另一输入对应于反相输入)。如所属领域中已知，DAC 106通常包括耦合到比较器104的第一输入的DAC阵列(例如，使用电容元件或电阻元件或电容器和电阻元件的组合实施的电荷分布阵列)。在单端DAC的情况下，VREF可由耦合到比较器104的第二输入的虚设DAC阵列形成。对于差分DAC，与DAC阵列相同的复制DAC阵列可耦合到比较器104的第二输入。
在操作中，DAC 106将数字值(存储于其DAC阵列上)转换成对应模拟信号(作为其输出提供给比较器104的第一输入)。在采样阶段期间，DAC 106将发往ADC 100的模拟输入电压(对应于来自模拟MUX 102的Vout)采样到DAC阵列上。还在采样阶段期间，在将Vout采样的同时，可视需要将ADC 100的元件预充电(例如将比较器104的输入预充电到共模电压)。在DAC 106的后续逼近阶段(还被称作比较阶段)期间，通过来自SAR 108的数字值控制DAC阵列使用比较器104的输出逐次逼近输入电压，进而做出关于如何开关DAC阵列的元件的决策。在逼近阶段重复期间，比较器104的输出产生存储于SAR 108中的下一个位。在逼近阶段结束时，转换完成且SAR 108中的所得数字代码提供为ADC 100的输出，所述输出对应于模拟输入电压(即，来自MUX 102的Vout)的数字表示。
在所示实施例中，模拟MUX 102的输出提供给SAR ADC的电路系统。然而，在其它实施例中，模拟MUX 102可以与需要从多个模拟输入接收选定模拟输入的不同类型的电路系统一起使用。举例来说，模拟MUX 102可用于不同类型的ADC(例如快闪ADC、西格马-德耳塔ADC等等)中，用于数据转换器、传感器和其它模拟或处理装置中。而且，在一个实施例中，可一次一个地断言启用信号(例如EN[1-7])，继而对N个输入电压中的每一个输入电压采样。举例来说，每个输入电压可对应于特定传感器的输出。
图2以框图形式示出根据本发明的一个实施例的模拟MUX 102的更详细视图。在所示实施例中，MUX 102包括N个模拟开关201-204，其中每个模拟开关包括自举电路和传递晶体管。N个模拟开关中的每一个模拟开关被耦合成接收来自N个输入电压Vin1-VinN的一个对应输入、来自启用信号EN[1-N]的一个对应启用信号(EN)，以及采样信号(smp)。每个模拟开关的输出连接到共同电路节点208以提供MUX_OUT给共同缓冲器210(也被简称为缓冲器210)的输入。电路节点208是共同电路节点，这是因为所有模拟开关201-204的输出连接到此同一电路节点，且缓冲器210是共同缓冲器，这是因为所有模拟开关201-204共享缓冲器。缓冲器210提供缓冲MUX输出电压VBUFF作为发往模拟开关210-204中的每一个模拟开关的反馈。类似地，缓冲MUX输出电压是共同输出电压，这是因为同一缓冲MUX输出电压提供给所有模拟开关201-204。MUX_OUT对应于模拟MUX 102的输出，且也可被称作Vout，可作为模拟输入提供给任何电路块，例如，图1的ADC 100。
在操作中，输入电压Vin1-VinN中的选定输入电压的缓冲版本作为反馈提供给MUX102的所有自举电路。通过使用共同缓冲器210，在MUX 102中仅需要一个共享缓冲器提供N个可能输入电压的任一选定输入电压的缓冲版本。以此方式，每个模拟开关201-204不需要其自身的对应缓冲器，因此减小实施模拟MUX 102所需的电路面积量，同时仍减少每个模拟开关内的自举电路引入的不想要的寄生和泄漏。
图3以示意形式示出根据本发明的一个实施例的可用于实施模拟MUX 102的模拟开关201-204中间每一个模拟开关的模拟开关300的简化视图。模拟开关300接收EN、smp、Vin和VBUFF作为输入，其中Vin对应于Vin1-VinN中的选定者，并且包括传递晶体管302和自举电路304。在所示实施例中，传递晶体管302是n型晶体管。传递晶体管302的第一电流电极被耦合成接收Vin，且传递晶体管302的第二电流电极被耦合成提供MUX_OUT(在共同电路节点208处)。自举电路304被耦合成接收VBUFF(来自共同缓冲器210)、EN和smp，并且具有耦合到传递晶体管302的控制电极(即，栅极电极)的输出。自举电路304包括升压电容器306和如下电路系统：所述电路系统使用EN和smp控制升压电容器306的预充电以及来自升压电容器306的升压电荷到传递晶体管的栅极的施加。应注意，在替代实施例中，传递晶体管302可实施为多个晶体管，例如多个串联连接的晶体管，如下文例如参考图6所见。自举电路304还可包括由寄生元件308表示的寄生元件。
在操作中，将升压电容器306预充电，使得当模拟开关300是MUX 102的选定模拟开关(同时EN被断言)时，升压电容器上的电荷有助于针对不同Vin电压维持传递晶体管的栅极上相当恒定的栅极到源极电压(Vgs)。在一个实施例中，当不在采样阶段中(例如而是在逼近阶段中)时，升压电容器306被预充电到供电电压(例如VDD)，且在进入采样阶段之后，升压电容器306上存储的电荷即刻传送到传递晶体管302的栅极，使得传递晶体管302的所述转到Vin+VDD，这有助于启动采样阶段。以此方式，通过添加升压电荷，传递晶体管302的Vgs保持与输入电压完全无关。应注意，在此描述中，模拟开关300表示模拟开关201-204中被启用(通过其对应的EN被断言)以提供Vin1-VinN的选定输入电压作为MUX_OUT的模拟开关。如将在下文参考图6更详细地描述，对应EN结合smp用以产生用于每个模拟开关的适当采样信号以将升压电容器预充电并且将对应升压电荷恰当地施加到与选定输入电压对应的选定模拟开关的通栅晶体管(pass gate transistor)。因此，通过对应选定(即，被启用)模拟开关提供Vin1-VinN的选定输入电压作为电路节点208处的MUX_OUT，且共同缓冲器210将缓冲的选定输入电压作为VBUFF返回提供给开关201-204。
采样信号(smp)还供缓冲器210用于控制缓冲器210的操作，如将参考图4进行描述。如本文中所使用且信号名称使用“smp”缩写的采样信号在采样阶段期间被断言(例如被断言为逻辑电平高或逻辑电平一)并且在逼近阶段期间被否定(例如被否定为逻辑电平低或逻辑电平零)。采样信号的反相信号(名称使用“smpb”缩写)在采样阶段期间被否定且在逼近阶段期间被断言。应注意，smp信号中的一些smp信号的逻辑电平高的电压可对应于较低供电电压，例如Vdd_1p8＝1.8V，而其它smp信号的逻辑电平高的电压可对应于较高供电电压，例如Vdd_3p3＝3.3V。因此，在一个实施例中，smp或smp_1p8可对应于较低供电电压(其中采样信号在0和1.8V之间转变)，而smp_3p3可对应于高供电电压(其中采样信号在0和3.3V之间转变)。而且，在一个实施例中，smp_1p8_to_3p3对应于在作为逻辑电平低的1.8V和作为逻辑电平高的3.3V之间转变的采样信号，使得其被断言为3.3V，但被否定为1.8V。因此，可在适当的电压电平处基于所接收的采样信号smp产生任何采样信号和任何反相采样信号。
在所示实施例中，假设装置(例如晶体管)额定在低供电电压电平，例如1.8V。这意味着装置的任何两端上支持的最大电压是1.8V，其中较高电压可能损坏装置。在所示实施例中，还假设发往MUX 102的每个输入电压Vin1-VinN可在从0V到较高(且可能为损坏性)电压的范围内。举例来说，在一个实施例中，在装置额定在1.8V处的情况下，Vin1-VinN中的每一者可在从0V到最大电压额定值的两倍，例如3.6V的范围内。(应注意，在一个实施例中，Vdd_3p3的最大限值是3.6V。)如将参考图4更详细地描述，VBUFF跟踪选定输入电压(作为MUX_OUT提供给缓冲器210的输入)，即使是在选定输入电压超过1.8V上升到例如3.6V时仍进行跟踪。为了执行对较高电压电平的此跟踪，n型晶体管作为源极跟随器(SF)(被称为NSF)被连接，其中在选定输入电压(即，MUX_OUT)上升到超过1.8V，SF漏极控制电路控制NSF的漏极。
图4以部分示意图和部分框图形式示出根据本发明的一个实施例的缓冲器210的更详细视图。缓冲器210包括NSF 402(可简称为NSF)、耦合到NSF的漏极的SF漏极控制电路404，以及耦合到NSF的源极的共源共栅电流源电路406。NSF的控制电极(即，栅极)对应于缓冲器210的输入，所述输入耦合到节点208以接收MUX_OUT，且NSF的主体端连接到NSF的源极，所述源极对应于缓冲器210的输出以提供VBUFF。SF漏极控制电路404包括n型晶体管N1408和N2 410(可分别简称为N1和N2)、P型晶体管P1 412、P2 414、P3 416、P4 418和P5420(可分别简称为P1、P2、P3、P4和P5)，以及电阻器R1 422((可简称为R1)。SF漏极控制电路404还耦合到被配置成提供第一电压供应的第一电压供应节点以及被配置成提供大于第一电压供应的第二电压供应的第二电压供应节点。在所示实施例中，第一电压供应是Vdd_1p8且第二电压供应是Vdd_3p3。因此，应注意，为易于描述第一电压供应节点和第二电压供应节点中的每一者可分别称为Vdd_1p8和Vdd_3p3。
在SF漏极控制电路404中，NSF的漏极处的电路节点被称为DRAIN_CTRL。R1的第一端、N2的第一电流电极(例如漏极)以及P2、P3和P5的主体端耦合到Vdd_3p3。P1的主体端、P3的第一电流电极(例如源极)以及P5的第一电流电极(例如源极)耦合到Vdd_1p8。P4的第一电流电极(例如源极)耦合到P5的第二电流电极(例如漏极)，且P4的第二电流电极(例如漏极)耦合到NSF的控制电极(且因此还被耦合成接收MUX_OUT)。P4的主体端耦合到P4的源极。P5的漏极和P4的源极处的电路节点被称为MID_P4P5。P4的控制电极(例如栅极)被耦合成接收采样信号smp_1p8，且P5的控制电极(例如栅极)被耦合成接收采样信号smp_3p3。
继续SF漏极控制电路404，P3的第二电流电极(例如漏极)耦合到DRAIN_CTRL，N1的第一电流电极(例如漏极)耦合到N2的第二电流电极(例如源极)，且N1的第二电流电极(例如源极)耦合到DRAIN_CTRL。N2的主体端耦合到N2的源极，且N2的源极和N1的漏极处的电路节点被称为DRAIN_MID。N1的主体端耦合到N1的源极(在DRAIN_CTRL处)。P1的控制电极(例如栅极)、N1的控制电极(例如栅极)和P3的控制电极(例如栅极)耦合到NSF的栅极(且因此还被耦合成接收MUX_OUT)。R1的第二端耦合到N2的控制电极(例如栅极)，其中R1的第二端和N2的栅极处的电路节点可被称为LY。P2的第一电流电极(例如源极)耦合到R1的第二端(在LY处)，P1的第一电流电极(例如源极)耦合到P2的第二电流电极(例如漏极)，且P1的第二电流电极(例如漏极)耦合到Vdd_1p8。P2的漏极和P1的源极处的电路节点被称为MID_P1P2。P2的控制电极(例如栅极)被耦合成接收采样信号smp_1p8_to_3p3。
共源共栅电流源电路406在NSF的源极处提供偏压电流，并且包括P型晶体管430和428以及n型晶体管426，所有这些晶体管均用作开关。共源共栅电流源电路406还包括用作共源共栅电流源的n型晶体管432和433，以及二极管连接式n型晶体管438和434。共源共栅电流源电路还包括n型晶体管440、442、444和436、缓冲器446、反相器448以及电流源450和452。晶体管426的第一电流电极耦合到NSF的源极且晶体管426的第二电流电极耦合到晶体管432的第一电流电极。晶体管432的第二电流电极耦合到晶体管433的第一电流电极，且晶体管433的第二电流电极耦合到第三电压供应节点，所述第三电压供应节点被配置成提供小于第一电压供应和第二电压供应的第三电压供应VSS。在一个实施例中，VSS是地或0V，且第三电压供应节点可简称为VSS。缓冲器446的输入被耦合成接收smp_1p8，且缓冲器446的输出耦合到反相器448的输入并且被耦合成提供缓冲smp_1p8给晶体管426的控制电极。反相器448的输出被耦合成提供smp_1p8的反相以控制晶体管430和428的电极。电流源450和452的第一端彼此耦合，电流源450的第二端耦合到晶体管428的第一电流电极，且电流源452的第二端耦合到晶体管430的第一电流电极。
仍参考共源共栅电流源电路406，晶体管430的第二电流电极耦合到晶体管438的第一电流电极和晶体管438的控制电极。晶体管438的控制电极在电路节点g2处耦合到晶体管432的控制电极。晶体管440的第一电流电极耦合到晶体管438的第二电流电极，晶体管442的第一电流电极耦合到晶体管440的第二电流电极，晶体管442的控制电极在g2处耦合到晶体管438和432的控制电极，晶体管444的第一电流电极耦合到晶体管442的第二电流电极，晶体管444的第二电流电极耦合到VSS，且晶体管444的控制电极在g2处耦合到晶体管442、438和432的控制电极。晶体管436的第一电流电极耦合到晶体管428的第二电流电极，且晶体管436的栅极电极耦合到晶体管440的栅极电极。晶体管434的第一电流电极耦合到晶体管436的第二电流电极，晶体管434的第二电流电极耦合到VSS，且晶体管434的控制电极在电路节点g1处耦合到晶体管436的第一电流电极和晶体管433的控制电极。
在操作中，缓冲器210在采样阶段期间操作以使得VBUFF跟踪选定模拟输入电压。以此方式，在MUX_OUT将通过MUX 102选择的输入电压提供给ADC 100的同时，缓冲器210将选定输入电压的缓冲版本提供给MUX 102的自举电路(例如304)以控制MUX 102的传送门(例如302)。在逼近阶段期间，当smp被否定(例如0)时，设置缓冲器210用于下一采样阶段。在smp被否定的情况下，P4和P5接通(例如导电)以便将MUX_OUT拉到Vdd_1p8。DRAIN_CTRL还穿过N1(由于MUX_OUT被拉高)和N2(由于LY处于Vdd_3p3)上拉到Vdd_1p8。因此，在NSF的栅极和漏极两者处于Vdd_1p8下，NSF用作源极跟随器，所述源极跟随器还将VBUFF预充电到Vdd_1p8。回想一下，升压电容器例如306也被预充电到供电电压(Vdd_1p8，在所示出的实施例中)。
在进入采样阶段之后，即刻断言采样信号。当采样信号在被断言之后即刻开始从0转变到其被断言电压电平(例如1.8V或3.3V)时，mux_vg(对应于对应自举电路的传递晶体管，例如302的栅极电压)也开始从0V转变到1.8V以接通传递晶体管，因而朝向选定输入电压驱动MUX_OUT(Vin＝Vin1-VinN中的选定者)。与这些转变同时地，预充电的VBUFF使升压电容器(例如306)的底板升压，继而使升压电容器的顶板升高，这实际上驱动传递晶体管(例如302)。因此，如将参考图6更详细地看见。VBUFF而非Vin驱动自举电路的升压电容器。而且，在smp被断言下，P4和P5关断(变成不导电)并且阻挡MUX_OUT和Vdd_1p8之间的路径。这释放MUX_OUT，进而允许通过选定输入电压将MUX_OUT一直驱动到最高3.3V。
在smp被断言下，P2的栅极处于3.3V。当MUX_OUT被向上驱动到1.8V以上时，P1和P2关断并且切断LY和VDD_1p8之间的路径，从而释放LY。这允许穿过LY将R1向上拉到Vdd_3p3。此时，N1和N2允许VBUFF继续被上拉到高于1.8V。举例来说，通过LY上拉到3.3，N2的漏极和栅极处于3.3。当在N1的栅极处朝3.3V上拉MUX_OUT时，NSF的漏极处的DRAIN_CTRL也不拉到3.3V。以此方式，在MUX_OUT继续向上通过1.8V上升到3.3V时，VBUFF继续跟踪MUX_OUT。因此，SF漏极控制电路404用作“切换电路”以在Vin增加到超过1.8V时，允许NSF的漏极(DRAIN_CTRL)从1.8V切换到3.3V，从而在Vin继续向上超过1.8V时，允许NSF的源极(即，NSF的输出)处的VBUFF保持跟踪Vin。应注意，VBUFF跟踪Vin(并且同样地，跟踪MUX_OUT)，但归因于NSF发生栅极-源极电压下降。然而，这作为反馈提供已足以触发自举电路，同时MAX_OUT完整跟踪Vin(其为MUX 102的输出)。
还在采样阶段期间，在VBUFF正跟踪MUX_OUT时，共源共栅电流源电路406在NSF的源极上提供小偏压电流。在smp被断言下，缓冲器446的输出接通晶体管426，且反相器448的输出接通晶体管430和428(各自还被称作开关)。应注意，当VBUFF是1.8V或高于晶体管432的栅极或源极的电压时，晶体管426用作开关和保护装置两者。在晶体管430和428接通下，穿过晶体管438、440、442和444向下提供来自电流源452的电流并且穿过晶体管436和434向下提供来自电流源450的电流。晶体管438、442和444被二极管连接，在g2处产生偏压电压，且晶体管434被二极管连接，在g1处产生偏压电压。这使得接通共源共栅电流源晶体管432和433，进而将来自NSF的源极的偏压电流提供到VSS。这提供源极跟随器的功能性所需的负载电流。
图5示出根据本发明的一个实施例的图4的与Vin(选定输入电压)的值有关的各种信号的波形。应注意，电压值是近似的，主要是为了示出信号的趋势。举例来说，在输入电压从0V增加到3.3V(沿着X轴)时，顶部波形对应于节点LY处(Y轴上)的电压。可见，LY从约2.2V一直增加到3.3V。从顶部的第二波形对应于节点DRAIN_MID处的电压，所述电压开始为约1.8V，随着Vin增加到1.8V而下降，并且接着随着Vin增加而一直增加到约2.5V。从顶部的第三波形对应于MUX_OUT的电压，所述电压开始于当Vin为0时为0，当Vin为1.8时为约1.8V，并且接着当Vin达到3.3V时为约3.3V，因此完整跟踪Vin，正如期望。从顶部的第四波形对应于VBUFF的电压，所述电压跟踪Vin但归因于NSF而为低于MUX_OUT的电压降。因此，VBUFF开始为约0V，随后当Vin为1.8V时增加到约1.5V，并且接着当Vin为3.3V时增加到约2.5V。第五波形和第六波形分别对应于节点MID_P1P2和MID_P4P5处的电压，所述电压在Vin从0增加到3.3V时从约1.8V增加到3.3V。
图6以部分框图和部分示意图形式示出根据本发明的一个实施例的模拟开关300的更详细视图，包括自举电路304和传递晶体管302。自举电路304以p型晶体管606、608、618和622、n型晶体管620、624、626、628、638、640、642、644、614和616、反相器602和604以及NAND门603予以实施，且传递晶体管302以n型晶体管630、632、634和636予以实施。NAND门603具有被耦合成接收对应启用信号(EN)的第一输入和被耦合成接收smp的第二输入。NAND门603的输出耦合到反相器602的输入。反相器602在其输出处提供局部采样信号loc_smp。NAND门603在其输出处提供loc_smpb，所述loc_smpb对应于loc_smp的反相。反相器604在输入处接收loc_smpb并且在其输出处提供vbgate。局部采样信号loc_smp和loc_smpb在模拟开关300本地，而smp被所有模拟开关接收(且因此可被称为全局采样信号)。基于EN和smp产生局部采样信号。举例来说，当smp以及特定模拟开关的对应EN被断言时(例如当EN[1-7]选择特定模拟开关的Vin时)，仅断言loc_smp。如所示出的实施例中所见，当EN被断言时，loc_smp跟在smp之后，但当EN被否定时，loc_smp保持在逻辑电平低而不考虑smp的值。通过NAND门603和反相器602的逻辑，当smp被否定时，loc_smp也被否定，而不考虑EN的值。应注意在替代实施例中，用于产生loc_smp和loc_smpb的电路系统可为用以基于smp产生loc_smp和loc_smpb的期望功能性的门或电路系统的任何组合。
继续图6，升压电容器306的顶板耦合到标记为cap_top的电路节点(且因此参考电容器306的顶板上的电压)，且升压电容器306的底板耦合到标记为cap_bot的电路节点(且因此参考电容器306的底板上的电压)。晶体管606的第一电流电极耦合到Vdd_1p_8，晶体管606的控制电极耦合到cap_bot，晶体管608的第一电流电极耦合到晶体管606的第二电流电极，且晶体管608的控制电极被耦合成接收loc_smp。晶体管608的第二电极耦合到标记为casc的电路节点且因而还耦合到晶体管612、晶体管618、晶体管638和晶体管640中的每一者的第一电流电极。第二电流电极耦合到cap_top并且耦合到晶体管612的主体端。晶体管622的第一电流电极耦合到cap_top，晶体管622的第二电流电极在标记为mux_vg的电路节点处耦合到晶体管638的第一电流电极。晶体管638的第二电流电极耦合到晶体管640的第一电流电极，晶体管640的第二电流电极耦合到晶体管642的第一电流电极，晶体管642的第二电流电极耦合到晶体管644的第一电流电极，且晶体管644的第二电流电极耦合到VSS。晶体管638和640的主体端被耦合成接收vbgate。晶体管642的控制电极耦合到Vdd_1p8，且晶体管644的控制电极被耦合成接收loc_smpb。
仍参考图6的连接性，晶体管618的第一电流电极在casc处耦合到晶体管608的第二电流电极，晶体管620的第一电流电极在标记为pgate的电路节点处耦合到晶体管618的第二电流电极，晶体管620的第二电流电极耦合到cap_bot，且晶体管618和620的控制电极被耦合成接收loc_smp。晶体管622的主体端、晶体管628的控制电极和晶体管630和636的控制电极耦合到cap_top。晶体管622的控制电极在节点pgate处耦合到晶体管624的第一电流电极，且因而还耦合到晶体管618的第二电流电极和晶体管620的第一电流电极。晶体管612的控制电极在mux_vg处耦合到晶体管624、626、632和634的控制电极。晶体管626的第一电流电极耦合到cap_bot，晶体管626的第二电流电极耦合到晶体管628的第一电流电极，且第二电流电极628被耦合成接收VBUFF(且因而是自举电路304的第一输入)。晶体管630的第一电流电极被耦合成接收作为Vin的选定输入电压(且因而是模拟开关300的第二输入)。晶体管632的第一电流电极耦合到晶体管630的第二电流电极，晶体管634的第二电流电极耦合到晶体管632的第二电流电极，晶体管636的第一电流电极耦合到晶体管634的第二电流电极，且晶体管636的第二电流电极被耦合成提供MUX_OUT(即，Vout)。
仍参考图6的连接性，晶体管640和642的主体端耦合到VSS，晶体管626、628、630、632、634和636的主体端耦合到cap_bot。晶体管606、608和618的主体端耦合到casc。晶体管614的第一电流电极耦合到cap_bot，晶体管614的控制电极耦合到Vdd_1p8，晶体管614的主体端被耦合成接收vbgate，且晶体管614的第二电流电极耦合到晶体管616的第一电流电极。晶体管616的控制电极被耦合成从NAND门603接收loc_smpb，且晶体管616的第二电流电极和主体端耦合到VSS。
在操作中，模拟开关300包括接收VBUFF的第一输入和接收Vin的第二输入，其中VBUFF提供给串联连接的晶体管626和628以驱动cap_bot，同时Vin提供给串联连接的晶体管630、632、634和636(用作传递晶体管302)以驱动MUX_OUT。因此，如上文所描述，Vin不用以驱动升压电容器306，可替换的是，升压电容器由来自共享缓冲器210的VBUFF反馈驱动(当晶体管626和628接通，即启用时)。还如上文所描述，在逼近阶段期间(当smp且因此loc_smp被否定为0时)，晶体管606、608和612将cap_top拉到1.8V，而晶体管614和616将cap_bot拉到0，因此将升压电容器306预充电到1.8V。在采样阶段期间(假设通过EN的断言来启用模拟开关300，使得loc_smp＝smp)，释放cap_top和cap_bot，且通过VBUFF(而非Vin)驱动cap_bot，且cap_top接通晶体管628、630和636。在smp(且因此loc_smp)从0转变到1.8V时，pgate接通晶体管622，因此也使mux_vg转变到1.8V，进而接通晶体管626、632和634。(应注意，在loc_smpb＝0下，晶体管644从拉到地中释放mux_vg，且晶体管616从地释放cap_bot。)在晶体管630、632、634和634接通的情况下，Vin驱动MUX_OUT，且在升压电容器306(由VBUFF经由晶体管626和628驱动)使升压mux_vg(超过1.8V)下，mux_vg可维持在相当恒定处。另外，通过使晶体管626和628和晶体管630、632、634和636级联，可保护这些低电压装置(额定，在一个实施例中，处于仅1.8V处)免于经历过压条件。
应注意，在所示实施例中，标记为casc、pgate和cap_top的节点的电压在1.8V和3.6V之间变化，标记为cap_bot的节点的电压在0和3.6V之间变化。然而，标记为mux_vg的节点的电压在0和5.4V之间变化。剩余节点的电压在0和1.8V之间变化。以此方式，升压电容器306可使mux_vg升压到最高5.4V，但级联晶体管(例如晶体管632和634)的使用会保护低电压装置。
在一个实施例中，晶体管626和628可统称为反馈启用晶体管，在接通时，允许VBUFF提供给电容器306的底板以便驱动电容器306。因此，在采样期间，反馈启用晶体管使得来自共同缓冲器210的反馈电压能够驱动升压电容器306。在其它实施例中，反馈启用晶体管可使用任何数目个晶体管，例如一个或多个串联连接的晶体管实施。
因此，现在，通过提供共享缓冲器的输出作为反馈以驱动每个模拟开关内的升压电容器，可了解在模拟MUX的模拟开关当中共享单个共享缓冲器的方式。以此方式，选定输入电压的缓冲版本可作为反馈提供给每个模拟开关而不需要将缓冲器添加到每个模拟开关的输入或输出，同时选定输入电压可用以驱动模拟MUX的输出。这可使得电路面积减小，且因此降低成本，同时仍允许超出过程中的可用装置的电压额定值的输入电压能力。使用共享缓冲器还有助于维持减小的电路面积和成本，即使是模拟MUX的输入的数目增加，这是因为并非每个输入(即，每个输入通道)都需要缓冲器。而且，在一个实施例中，通过将共享缓冲器的输出耦合到选定模拟开关的升压电容器以在采样期间驱动升压电容器，而非耦合选定输入电压自身以驱动升压电容器，可避免不想要的寄生和泄漏。
应注意，如本文中所使用，术语“耦合”并不旨在局限于直接耦合或机械耦合。然而，在参考本文中的电路元件中的任一个时，在一些实施例中，任何电路元件耦合可为不存在居间电路元件的“直接连接”。举例来说，虽然R1的第二端被描述为耦合到N2的栅极，但在一个或多个实施例中，R1的第二端直接连接到N2的栅极。
本文中在参考使信号、状态位或类似设备呈现为其逻辑真或逻辑假状态时分别使用术语“断言”或“设置”和“否定”(或“撤销断言”或“清除”)。如果逻辑真状态为逻辑电平一，那么逻辑假状态为逻辑电平零。并且如果逻辑真状态为逻辑电平零，则逻辑假状态为逻辑电平一。
本文中所描述的每个信号可以被设计为正逻辑或负逻辑，其中负逻辑可以用信号名称上的横线或名称后的“B”表示。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平零。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平一。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，且描述为负逻辑信号的那些信号可以实施为正逻辑信号。
由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比以上图示认为必要的任何更大程度阐述电路细节。
虽然本发明已相对于特定导电类型或电势的极性进行描述，但本领域的技术人员会了解到，可颠倒导电型或电势的极性。
在适当时，以上实施例中的一些可以使用多种不同信息处理系统实施。举例来说，虽然图1以及其论述描述示例性信息处理架构，例如包括SAR ADC，但呈现此示例性架构仅为了在论述本发明的各种方面时提供有用的参考。当然，出于论述的目的，对所述架构的描述已被简化，并且其只是可根据本发明使用的合适架构的许多不同类型中的一种。本领域的技术人员应认识到，逻辑块之间的边界仅为说明性的，且替代实施例可合并逻辑块或电路元件，或在各种逻辑块或电路元件上强加功能性的替代分解。因此，应理解，在本文中描绘的架构仅仅是示例性的，并且实际上，可以实施实现相同功能性的许多其它架构。
并且，例如，在一个实施例中，图1所示出的元件是位于单个集成电路上或同一装置内的电路系统。此外，本领域的技术人员将认识到，上述操作的功能性之间的边界仅为说明性的。多个操作的功能可以组合成单一操作，和/或单一操作的功能可分布在另外的操作中。此外，替代实施例可包括特定操作的多个例子，且操作的次序可在不同其它实施例中改变。
虽然本文中参考具体实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，可视需要，使用不同解码或电压摆动，以不同方式将采样信号提供给模拟开关和共享缓冲器。此外，可使用除所示出的ADC以外的需要模拟MUX提供的模拟输入的不同电路系统。因此，说明书和附图应视为示意性而不具有限制性意义，并且所有这些修改旨在都包括在本发明的范围内。并不希望将本文中相对于特定实施例描述的任何益处、优势或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。
此外，如本文中所使用，术语“一”被定义为一个或一个以上。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”导入的另一权利要求要素将包含此引导的权利要求要素的任何特定权利要求限制为仅包含一个此要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。这同样适用于定冠词的使用。
除非以其它方式陈述，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先级排序。

Claims (10)

1.一种集成电路(IC)，其特征在于，所述集成电路(IC)包括：
多个模拟输入；以及
模拟多路复用器(MUX)，所述模拟多路复用器(MUX)包括：
共同输出节点，所述共同输出节点被配置成提供MUX输出；
多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应自举电路，所述对应自举电路包括对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有耦合到所述多个模拟输入中的对应模拟输入的第一输入、第二输入，以及耦合到所述共同输出节点的输出；以及
共享缓冲器，所述共享缓冲器具有耦合到所述共同输出节点的输入，并被耦合成将共同缓冲MUX输出提供给所述多个模拟开关中的每个模拟开关的所述第二输入。
2.根据权利要求1所述的集成电路，其特征在于，所述多个模拟开关中的每个模拟开关的所述第一输入耦合到所述对应传递晶体管的第一电流电极，所述多个模拟开关中的每个模拟开关的所述输出耦合到所述对应传递晶体管的第二电流电极，且所述多个模拟开关中的每个模拟开关的所述第二输入耦合到所述对应升压电容器的第一板。
3.根据权利要求2所述的集成电路，其特征在于，所述多个模拟开关的所述升压电容器中的所述每个升压电容器的所述第一板被耦合成经由对应反馈启用晶体管选择性地接收所述缓冲MUX输出，且所述升压电容器中的每个升压电容器的第二板耦合到所述对应传递晶体管的所述控制电极。
4.根据权利要求1所述的集成电路，其特征在于，所述共享缓冲器包括：
源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到所述MUX输出的栅极电极、被耦合成提供所述缓冲MUX输出的源极，以及耦合到SF漏极控制电路的漏极。
5.根据权利要求4所述的集成电路，其特征在于，所述SF漏极控制电路包括：
第一p型晶体管，所述第一p型晶体管耦合于第一电压供应节点与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极；
第一n型晶体管，所述第一n型晶体管具有耦合到第二电压供应节点的漏极、经由电阻元件耦合到所述第二电压供应节点的栅极电极，以及源极；以及
第二n型晶体管，所述第二n型晶体管耦合于所述第一n型晶体管的所述源极与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极，
其中所述第一电压供应节点被配置成供应大于零的第一电压供应，且所述第二电压供应节点被配置成供应大于所述第一电压供应的第二电压供应。
6.根据权利要求5所述的集成电路，其特征在于，所述共享缓冲器另外包括耦合于SF的所述源极与第三电压供应节点之间的共源共栅cascode电流源电路，所述第三电压供应节点被配置成提供小于所述第一电压供应的第三电压供应。
7.根据权利要求6所述的集成电路，其特征在于，所述SF漏极控制电路另外包括：
第二p型晶体管，所述第二p型晶体管耦合于所述第一电压供应节点与所述SF晶体管的所述栅极电极之间；以及
第三p型晶体管，所述第三p型晶体管耦合于所述第一n型晶体管的栅极电极与所述第一电压供应节点之间。
8.根据权利要求7所述的集成电路，其特征在于，所述SF漏极控制电路另外包括：
第四p型晶体管，所述第四p型晶体管耦合于所述第二p型晶体管的漏极与所述SF晶体管的所述栅极电极之间，其中所述第四p型晶体管的栅极电极被耦合成接收第一采样信号，所述第一采样信号在所述模拟MUX的采样阶段期间被断言到所述第一电压供应，且所述第二p型晶体管的栅极电极被耦合成接收第二采样信号，所述第二采样信号在所述采样阶段期间被断言到所述第二电压供应；以及
第五p型晶体管，所述第五p型晶体管耦合于所述第一n型晶体管的所述栅极电极与所述第三p型晶体管的源极之间，其中所述第三p型晶体管的栅极电极耦合到所述SF晶体管的所述栅极电极，且所述第五p型晶体管的栅极电极被耦合成接收第三采样信号，所述第三采样信号在所述采样阶段期间被断言到所述第二电压供应。
9.一种集成电路，其特征在于，所述集成电路包括：
多个模拟输入；以及
模拟多路复用器(MUX)，所述模拟多路复用器(MUX)包括：
共同输出节点，所述共同输出节点被配置成提供MUX输出；
多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有耦合到所述多个模拟输入中的对应模拟输入的第一输入、第二输入以及耦合到所述共同输出节点的输出；以及
共享缓冲器，所述共享缓冲器包括源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到漏极控制电路的漏极、耦合到所述共同输出节点的栅极电极以及被配置成向所述多个模拟开关中的每个模拟开关的所述第二输入提供共同反馈电压的源极，其中所述漏极控制电路被配置成在所述多个模拟输入中的选定模拟输入增加到超过所述第一供电电压时，将所述SF晶体管的所述漏极上的电压从第一供电电压切换到较高供电电压。
10.一种模拟多路复用器(MUX)，其特征在于，所述模拟多路复用器(MUX)包括：
多个模拟输入；
共同输出节点，所述共同输出节点被配置成提供所述多个模拟输入中的选定模拟输入作为MUX输出；
多个模拟开关，每个开关包括耦合到对应传递晶体管的控制电极的对应升压电容器，其中所述多个模拟开关中的每个模拟开关具有被耦合成接收所述多个模拟输入中的对应模拟输入的第一输入、第二输入、接收对应启用信号的第三输入，以及耦合到所述共同输出节点的输出；以及
共享缓冲器，所述共享缓冲器包括：
源极跟随器(SF)晶体管，所述源极跟随器(SF)晶体管具有耦合到所述共同输出节点的栅极电极，以及源极，所述源极耦合到所述SF晶体管的主体端且被配置成将共同反馈电压提供给所述多个模拟开关中的每个模拟开关的所述第二输入；以及
漏极控制电路，所述漏极控制电路耦合到所述SF晶体管的漏极并且包括：
第一p型晶体管，所述第一p型晶体管耦合于第一电压供应节点与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极；
第一n型晶体管，所述第一n型晶体管具有耦合到第二电压供应节点的漏极、经由电阻元件耦合到所述第二电压供应节点的栅极电极，以及源极；以及
第二n型晶体管，所述第二n型晶体管耦合于所述第一n型晶体管的所述源极与所述SF晶体管的所述漏极之间，并且具有耦合到所述SF晶体管的所述栅极电极的栅极电极，其中所述第一电压供应节点被配置成供应大于零的第一电压供应，且所述第二电压供应节点被配置成供应大于所述第一电压供应的第二电压供应。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030016070A1 (en) 2001-07-17 2003-01-23 Wenhua Yang Bootstrap module for multi-stage circuit
US8493255B2 (en) * 2011-02-24 2013-07-23 Texas Instruments Incorporated High speed, high voltage multiplexer
EP2634774B1 (en) 2012-02-28 2019-09-18 Nxp B.V. Track and hold circuit and method
CN103997326A (zh) 2014-06-09 2014-08-20 上海华力微电子有限公司 一种导通电阻恒定的自举开关电路
CN107852160B (zh) * 2015-07-23 2021-05-14 日本电信电话株式会社 模拟多路复用器核心电路和模拟多路复用器电路
US9484905B1 (en) 2016-01-22 2016-11-01 Freescale Semiconductor, Inc. Voltage sampling switch and method therefor
KR102629400B1 (ko) * 2016-08-18 2024-01-24 노보큐어 리미티드 종양치료장을 전달하기 위한 어레이들 내의 온도 측정
US10163521B2 (en) 2016-10-11 2018-12-25 Microchip Technology Incorporated High voltage bootstrap sampling circuit
CN107241088A (zh) 2017-06-07 2017-10-10 中国电子科技集团公司第二十四研究所 一种消除衬偏效应的深亚微米cmos自举开关
US10295572B1 (en) 2018-04-12 2019-05-21 Nxp Usa, Inc. Voltage sampling switch

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