CN115499009A - 采样开关电路 - Google Patents

采样开关电路 Download PDF

Info

Publication number
CN115499009A
CN115499009A CN202210647900.XA CN202210647900A CN115499009A CN 115499009 A CN115499009 A CN 115499009A CN 202210647900 A CN202210647900 A CN 202210647900A CN 115499009 A CN115499009 A CN 115499009A
Authority
CN
China
Prior art keywords
transistor
voltage
sampling
capacitor
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210647900.XA
Other languages
English (en)
Inventor
弗拉德·克雷楚
工藤真大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of CN115499009A publication Critical patent/CN115499009A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种采样开关电路，包括：输入节点，其被连接成接收待被采样的输入电压信号；采样晶体管，其包括栅极端子、源极端子和漏极端子，源极端子连接至输入节点；电容器；电流源，其被配置成使限定的电流流过其中，以及切换电路系统，其被配置成根据时钟信号在预充电配置与输出配置之间交替。在预充电配置中，切换电路系统将电容器连接到电流源与第一电压参考节点之间的电流路径中，以在电容器两端形成取决于限定的电流的电势差。在输出配置中，切换电路系统将电容器连接在第二电压参考节点与采样晶体管的栅极端子之间，使得在采样晶体管的栅极端子处施加的电压电平取决于限定的电流。

Description

采样开关电路
技术领域
本发明涉及可以被称为采样电路系统的采样开关电路和电路系统。根据本发明的采样开关电路可以被称为采样保持电路或采样保持开关电路。
背景技术
一般而言，已知电压模式采样和电流模式采样，并且采样保持电路可以被认为是电压模式采样电路的示例。
在典型的电压模式采样器中，采样晶体管例如场效应晶体管(FET)充当简单的开关，该开关在采样(跟踪或输出)阶段期间导通(ON)并且在保持阶段期间关断(OFF)。器件(采样晶体管)的导通电阻取决于输入电压(例如，在FET的情况下，为栅极-源极电压)，这转而产生谐波失真，即与输入相关的失真。在电压模式采样器位于模数转换器(ADC)的前端的情况下，谐波失真可能限制ADC的动态范围。
自举电路最初以无源电平移位器的形式出现，它在连续模式下工作以提供与输入成比例的栅极电压。例如，参见M.Kikushi和M.Takeda的“Distortionless FET switchingcircuit”，US3942039。后来，为了降低连续的功耗(随着实现的开关数量的增加)和电压裕量(随着供电电压的降低)而进行了开发，导致了广泛使用的自举拓扑，例如如M.Dessouky和A.Kaiser的“Very low-voltage digital audio TR modulator with 88-dB dynamicrange using local switch bootstrapping”，IEEE J.固态电路，第36卷，第349至355页，2001年3月中所探讨的。
自举电路的作用是通过维持恒定的栅极-源极电压Vgs来维持开关的连续的导通电阻。现在将以介绍的方式探索先前考虑的自举方法(bootstrapping method)。
如以上所述，自举电路可以用于(在采样阶段或跟踪阶段期间)在开关的栅极-源极上提供或施加恒定电压，该恒定电压至少在理论上与输入信号无关。这使采样开关的与输入相关的导通电阻变化减少或最小化。
图1是采样开关电路1的示意图，用于全面理解自举概念。输入信号VIN被施加至采样开关MS的源极(源极端子)，在这种情况下该采样开关MS是晶体管(特别是场效应晶体管)。然后，电压源V0(例如，电池)经由受时钟控制的开关连接在源极与栅极(栅极端子)之间，使得在跟踪阶段期间电压V0+VIN被施加至采样开关MS的栅极，在跟踪阶段期间，V0为恒定电压。栅极经由另一受时钟控制的开关单独连接至地(接地供电电压)。采样电容器CS连接至采样开关MS的漏极(漏极端子)，采样开关MS的漏极充当电路1的输出节点，在该输出节点处产生输出信号VOUT。采样电容器CS连接在漏极与地之间。
通常，如所示出的，V0＝VDD，其中，VDD是供电电压，并且这使得能够在器件MS上获得最大可能的栅极-源极电压，器件MS产生最小的导通电阻。在图1中，CLK是频率为fs的采样时钟(时钟信号)。
电路1的操作如下。当CLK为高(并且-CLK为低)时，采样开关MS的栅极连接至地(接地供电电压)。术语“高”和“低”可以指电压电平，诸如数字电压电平，例如分别指VDD电压电平和GND(0V)电压电平。因此，晶体管MS关断(OFF)并且电路1处于采样电容器CS上的采样值(电压)被保持的保持阶段(或时期)。当CLK为低(-CLK为高)时，VIN+VDD被施加至该开关的栅极。因此，晶体管MS导通并且现在电路1进入跟踪模式(跟踪阶段或时期)，并且采样电容器CS两端的电压跟踪输入信号VIN。因此，跟踪模式下的栅极-源极电压为VIN+VDD–VIN＝VDD，即与输入信号VIN无关。
图2示出了先前考虑的自举电路10，作为电路1的详细实现，在自举电路10中电压源V0(换言之，图1中的电池)用相当大的电容器CB实现。
电路10的操作如下。
当采样时钟为高(即，CLK＝高)时，晶体管M5和M5t导通，晶体管M5和M5t导通使节点G上(即，采样开关MS的栅极处)的电压降低至地。这将采样开关MS关断并且开始采样电容器CS上的采样值被保持的保持阶段。在该阶段(即，保持阶段)期间，晶体管M2和M7也关断。时钟信号“-CLK”(其为时钟信号CLK的反相版本)为低(即，-CLK＝低)。这将晶体管M6关断并且将晶体管M8导通。这将节点Z处的电压提高至供电电压，即VDD。由于节点Z现在连接至VDD，因此晶体管M4关断。同时，由于节点G处的电压处于地(即，具有接地供电电压)，因此晶体管M3导通。晶体管M1也导通(由于CLK＝高)。在这种情况下，电容器CB在其底板处连接至地(GND)并且在其顶板处连接至VDD。因此，这也称为预充电阶段，因为当样本被保持在采样电容器CS上时，电容器CB被预充电以存储电压VDD。
当采样时钟为低(即，CLK＝低)时，晶体管M5和M5t被切换为关断并且因此节点G与地断开连接。晶体管M8快速关断，并且晶体管M6快速导通(-CLK＝高)并将节点X(其电压电平在该阶段开始时处于地)连接至节点Z，这转而使节点Z上的电压从VDD降低至地。这将晶体管M4导通并将节点Y连接至节点G。在这种情况下，节点G上的电压开始升高(因为在预充电/保持阶段期间节点Y被充电至VDD)。在节点G上的电压升高的同时，晶体管M2和M7开始传导(换言之，它们转为导通)。这使节点Z和节点X处的电压朝向输入信号VIN的电压升高。此时，节点Y处的电压升高至VDD+VIN(因为VDD是电容器CB上的初始电压)。该电压(VDD+VIN)被传送至节点G(即，采样开关MS的栅极)。在这种情况下，该开关的栅极-源极电压为VDD+VIN-VIN＝VDD，该栅极-源极电压是恒定的并且与输入信号VIN无关。如之前所提及的，该阶段被称为采样、跟踪或输出阶段，在该阶段中采样开关MS导通，并且采样电容器CS两端的电压跟踪输入信号VIN。
发明人还考虑如上所述的图2中的电路10关于超高采样频率的操作。发明人认识到的一个问题是VIN处的输入阻抗相对较低，例如，查看电路的自举部分(负责向采样开关MS提供栅极电压的部分，即，在图2中，包括晶体管M1至M8和电容器CB的部分)，从而导致采样开关MS的相对高的输入负载。
期望解决以上问题中的一个或更多个问题，并且特别地，期望提供例如在较高操作速度下具有改善的性能的采样开关电路。期望提供改进的可以用作ADC的电压模式采样器前端的采样开关电路，例如用于直接RF应用中。
发明内容
根据本发明的第一方面的实施方式，提供了一种采样开关电路，该采样开关电路包括：输入节点，其被连接成接收待被采样的输入电压信号；采样晶体管，其包括栅极端子、源极端子和漏极端子，源极端子连接至输入节点；电容器；电流源，其被配置成使限定的电流流过其中；以及切换电路系统，其被配置成根据时钟信号在预充电配置与输出配置之间切换。在预充电配置中，切换电路系统将电容器连接到所述电流源与第一电压参考节点之间的电流路径中，以在电容器两端形成取决于限定的电流的电势差。在输出配置中，切换电路系统将电容器连接在第二电压参考节点与采样晶体管的栅极端子之间，使得在采样晶体管的栅极端子处施加的电压电平取决于限定的电流。
预充电配置可以被称为保持配置。输出配置可以被称为采样配置。在预充电配置与输出配置之间切换的一个示例可以是在预充电配置与输出配置之间交替。
第一电压参考节点可以被配置成提供第一参考电压信号，并且第二电压参考节点可以被配置成提供第二参考电压信号。第一参考电压信号和第二参考电压信号可以是DC电压信号、参考DC电压信号、恒定电压信号或恒定DC电压信号。第一参考电压信号和第二参考电压信号可以具有彼此相同的电压电平。
电流源可以是可控电流源并且可以被配置成使得限定的电流取决于控制信号。
控制信号可以包括控制电压信号，并且可控电流源可以被配置成使得限定的电流取决于控制电压信号的电压电平。控制信号可以包括控制数字信号，并且可控电流源可以被配置成使得限定的电流取决于控制数字信号的数字值。控制信号可以是通过控制数字信号控制的DAC(数模转换器)的输出。
控制电压信号可以是输入电压信号或可以取决于输入电压信号。
可控电流源可以包括至少一个晶体管，该至少一个晶体管被连接成基于该至少一个晶体管的栅极电压来控制限定的电流。可控电流源的至少一个晶体管可以被连接，使得其栅极电压取决于控制信号。可控电流源可以包括连接至至少一个晶体管的栅极端子的DAC。
可控电流源可以包括多个晶体管，多个晶体管被连接成基于它们各自的栅极电压来控制限定的电流。可控电流源的多个晶体管可以被连接，使得它们的栅极电压取决于控制信号。
限定的电流、电容器、时钟信号和第一电压参考节点和第二电压参考节点处的电压电平可以被配置成使在切换电路系统处于输出配置中时在采样晶体管的栅极端子和源极端子处提供的电压电平之间的差大于或等于采样晶体管的阈值电压。
电容器可以包括第一端子和第二端子。切换电路系统可以包括第一对开关和第二对开关。第一对开关可以包括连接在电容器的第一端子与电流源之间的第一开关以及连接在电容器的第二端子与第一电压参考节点之间的第二开关。第二对开关可以包括连接在电容器的第一端子与第二电压参考节点之间的第三开关以及连接在电容器的第二端子与采样晶体管的栅极端子之间的第四开关。
在预充电配置中，切换电路系统可以被配置成使得，第一开关和第二开关是导通的，并且第三开关和第四开关是关断的，并且在输出配置中，切换电路系统可以被配置成第一开关和第二开关是关断的，并且第三开关和第四开关是导通的。
第一开关、第二开关、第三开关和第四开关可以被实现为晶体管，可选地实现为场效应晶体管。
电流源可以包括至少一个晶体管，并且其中，第三开关和第四开关可以大于至少一个晶体管，并且可选地大于第一开关和第二开关。
第四开关可以是包括栅极端子、源极端子和漏极端子的晶体管。电容器可以是第一电容器。采样开关电路可以包括第二电容器。在预充电配置中，切换电路系统可以连接第二电容器，以在第二电容器两端形成给定的电势差。在输出配置中，切换电路系统可以将第二电容器连接在第四开关的栅极端子与源极端子之间，使得第四开关的栅极-源极电压由所述给定电势差限定。
切换电路系统可以被配置成在预充电配置中，将采样晶体管的栅极端子连接至第三电压参考节点，使得在预充电配置中的采样晶体管的栅极端子处施加的电压电平可以取决于在第三电压参考节点处提供的电压电平。
第三电压参考节点可以被配置成提供第三参考电压信号，该第三参考电压信号可选地是DC电压信号并且可选地具有以下电压电平，其用于使在切换电路系统处于预充电配置中时在采样晶体管的栅极端子与源极端子处提供的电压电平之间的差小于采样晶体管的阈值电压。
切换电路系统可以包括连接在采样晶体管的栅极端子与第三参考电压参考节点之间的保持开关。切换电路系统可以被配置成使得在预充电配置中保持开关导通并且在输出配置中保持开关关断。可选地，保持开关可以实现为晶体管。
根据本发明的第二方面的实施方式，提供了一种多通道采样电路系统，该多通道采样电路系统包括多个根据本发明的前述第一方面的采样开关电路。每个所述采样开关电路可以被配置成基于其自己的时钟信号进行操作。所述采样开关电路的输入节点可以连接在一起以形成共用输入节点，并且可以接收彼此相同的输入电压信号。
多个通道和/或所述通道的切换电路系统可以具有共用(即共享)参考电压或供电电压。多个通道和所述通道的切换电路系统可以具有它们各自的参考电压或供电电压。
根据本发明的第三方面的实施方式，提供了一种模数转换器，该模数转换器包括根据本发明的前述第一方面的采样开关电路或者根据本发明的前述第二方面的多通道采样电路系统。
根据本发明的第四方面的实施方式，提供了一种集成电路系统，例如IC芯片，该集成电路系统包括根据本发明的前述第一方面的采样开关电路、或根据本发明的前述第二方面的多通道采样电路系统或根据本发明的前述第三方面的模数转换器。
附图说明
现在将通过示例的方式参照附图，在附图中：
图1如上所述是先前考虑的采样开关电路的示意图；
图2如上所述示出了先前考虑的自举电路作为图1电路的详细实现；
图3是体现本发明的采样开关电路的示意图；
图3A是预充电配置中的图3采样开关电路的示意图；
图3B是输出配置中的图3采样开关电路的示意图；
图4示出了图3采样开关电路的电流源的变体；
图5示出了图3采样开关电路的电流源的另外的变体；
图6是具有n位数字控制的图3采样开关电路的电流源的变体；
图7是体现本发明的采样开关电路的示意图；
图8是体现本发明的多通道采样开关电路的示意图；
图9示出了在第一操作模式期间图7采样开关电路的采样开关的栅极端子处的电压信号随时间的曲线；
图10示出了在第二操作模式期间图7采样开关电路的采样开关的栅极端子处的电压信号随时间的曲线；
图11是体现本发明的ADC的示意图；以及
图12是体现本发明的集成电路系统的示意图。
具体实施方式
本发明的实施方式试图解决以上问题。
特别地，通过概述和回顾图1和图2的讨论，在本文描述的实施方式中，降低了采样开关MS的输入负载，这在电压模式采样应用中是有利的。电路的配置允许电路在两个不同的模式下操作。第一模式允许电路作为输入参考并像常规的自举电路一样操作，但具有上述优点。第二模式替代地使用参考电压(或其他控制信号)而不是作为输入参考(并且可以被认为使待被施加至采样晶体管MS的栅极端子的信号电压电平移位(在这种情况下，增大)。本文中将考虑两种模式，其中两种模式都提供高阻抗输入或高输入阻抗(到电路的切换电路系统或自举部分)，这允许在大型阵列中使用。
图3是以简化形式示出的体现本发明的采样开关电路100的示意图。采样开关电路100可以被称为例如采样电路、采样器电路、采样器前端电路、ADC前端电路、采样保持电路或采样保持开关电路，并且本公开内容将相应地被理解。同样体现本发明的采样开关电路100的变型将稍后在下文中考虑。
采样开关电路100包括输入节点VIN、采样晶体管(采样开关)MS、电容器C1、电流源120、切换电路系统和输出节点VOUT。
输入节点被连接成接收待被采样的输入电压信号VIN。采样晶体管MS包括栅极端子、源极端子和漏极端子，源极端子连接至输入节点。
电流源120被配置成使限定的电流ID流过其中。如以虚线形式所示出的，电流源120可以是可控电流源并且受输入电压信号VIN(第一模式)控制，使得限定的电流ID取决于输入电压信号VIN(例如与输入电压信号VIN成比例)。然而，这不是必需的。例如，电流源120可以是非可控电流源(第二模式)，使得限定的电流ID有效地固定并被预限定。作为另一示例，电流源120可以是可控电流源并且受与输入电压信号VIN不同(例如无关)的控制信号控制(第二模式)。
电容器C1包括被标记为a和b的第一端子和第二端子，并且切换电路系统包括第一开关SW1至第四开关SW4和第五开关SW5。第一开关、第二开关、第三开关和第四开关可以被实现为晶体管，可选地实现为场效应晶体管。第五开关也可以实现为晶体管，可选地实现为场效应晶体管。
第一开关SW1和第二开关SW2可以被认为是第一对开关，并且第三开关SW3和第四开关SW4可以被认为是第二对开关。
聚焦于第一对开关，第一开关SW1连接在电容器C1的第一端子a与电流源120之间，并且第二开关SW2连接在电容器C1的第二端子b与第一电压参考节点VDD1之间。电流源连接在第一开关SW1与另外的参考电压节点之间，该参考电压节点可以被认为是接地电压参考节点(GND)。
转至第二对开关，第三开关SW3连接在电容器C1的第一端子a与第二电压参考节点VDD2之间，并且第四开关SW4连接在电容器C1的第二端子b与采样晶体管的标记为节点c的栅极端子之间。
第一电压参考节点VDD1被配置成提供第一参考电压信号，并且第二电压参考节点VDD2被配置成提供第二参考电压信号，该第二参考电压信号可以是DC电压信号(DC参考电压或DC参考电压信号)。第一参考电压信号和第二参考电压信号可以具有彼此相同的电压电平(例如(核心)供电电压VDD)，或者它们可以不同。例如，VDD2电压电平可以高于VDD1电压电平。接地电压参考节点GND被配置成提供接地参考电压信号，该接地参考电压信号可以是DC电压信号。名义上，接地电压参考节点GND处的电压电平可以被称为0V。为方便起见，节点VDD1和VDD2处的(供电)电压电平可以被称为VDD1和VDD2。
第五开关SW5连接在采样晶体管的栅极端子即节点c和另外的参考电压节点之间，该另外的参考电压节点也可以是如所示的接地电压参考节点(GND)，但在其他布置中可以提供具有与地的电压电平(即0V)不同的电压电平的DC电压信号。
采样电容器CS连接至采样开关MS的充当输出节点的漏极端子，在该漏极端子处产生输出信号VOUT。采样电容器CS连接在漏极端子与另外的参考电压节点之间，如所示的，该另外的参考电压节点也可以是接地电压参考节点(GND)。尽管在一些布置中采样电容器CS被指示为分立部件，但它可以是寄生电容。
采样开关电路100被配置成根据时钟信号CLK在预充电配置和输出配置中操作(在预充电配置与输出配置之间切换或交替)。在预充电配置中，采样开关电路100的切换电路系统将电容器C1连接到电流源120与第一电压参考节点VDD1之间的电流路径中，以在电容器C1两端形成取决于限定的电流ID的电势差。在输出配置中，切换电路系统将电容器C1连接在第二电压参考节点VDD2与采样晶体管的栅极端子之间，使得在采样晶体管的栅极端子即节点c处施加的电压电平取决于限定的电流ID。
为了提供预充电配置和输出配置，第一开关SW1和第二开关SW2被连接成通过时钟信号CLK控制，并且第三开关SW3和第四开关SW4被连接成通过时钟信号/CLK(该时钟信号可以被称为-CLK、时钟反转(clock-bar)或反相时钟，并且是时钟信号CLK的反相版本)控制。第五开关SW5也被连接成通过时钟信号CLK控制。
图3还示出了时钟信号CLK和/CLK的示例时序图或波形，其示出了当/CLK为低(标记为0)时，CLK处于高电平(标记为VDD)，并且当/CLK为高时，CLK处于低电平。所示的两个时钟信号都具有50％的占空比(即，时钟信号在与时钟信号为低时相同比例的时间内为高)，但是可以理解的是，占空比可以是任何百分比，表示在给定的时段或周期内时钟信号为高时的时间量与时钟信号为低时的时间量之间的任何比率。
图3A示出了预充电配置中的电路100。当CLK为高(例如，VDD)并且/CLK为低(例如，GND)时，切换电路系统被配置到预充电配置中。在该配置中，第一开关SW1和第二开关SW2导通，并且第三开关SW3和第四开关SW4关断。在该配置中，第五开关SW5也导通。
在预充电配置中，电容器C1连接到电流源120与第一电压参考节点VDD1之间的电流路径中。如早前所述取决于限定的电流ID的电势差形成在电容器C1两端。一旦电路开始操作，该电势差可能在由初始输出配置时段或周期分开的一系列(多个)初始预充电配置时段或周期内形成。在正常操作期间，该电势差也可能跟随限定的电流ID在由输出配置时段或周期分开的多个预充电配置时段或周期内的任何改变。
具体地，电容器C1两端的电势差变得与限定的电流ID成比例。例如，如果限定的电流ID增大，节点a处的电压Va将会减小，使得电容器C1两端的电势差VDD1-Va将会增大。在预充电配置的持续时间内，以这种方式基于限定的电流ID控制电容器C1两端的电势差。
由于SW5也导通，采样晶体管MS的栅极端子被提供有来自接地电压参考节点的接地电压，并且采样晶体管MS被控制成关断，使得样本(呈基于先前时钟周期的VIN的电势差的形式)被保持在采样电容器CS上。
图3B示出了输出配置中的电路100。当CLK为低(例如，GND)并且/CLK为高(例如，VDD)时，切换电路系统被配置到输出配置中。在该配置中，第一开关SW1和第二开关SW2关断，第三开关SW3和第四开关SW4导通。在该配置中，第五开关SW5也关断。
因此，在图3B的布置中，采样晶体管MS的栅极端子被提供有由存储在电容器C1两端的电势差与电压电平VDD2之和限定的电压电平。具体地，采样晶体管MS的栅极端子处的电压电平可以被表示为VDD2+(VDD1-Va)。
因此，输出配置中的采样晶体管MS的栅极-源极电压可以被表示为VDD2+(VDD1-Va)-VIN。通常，限定的电流、电容器、时钟信号和第一电压参考节点和第二电压参考节点处的电压电平可以被配置成使在切换电路系统处于输出配置中时在采样晶体管的栅极端子和源极端子处提供的电压电平之间的差大于或等于采样晶体管的阈值电压。这使采样晶体管MS转为导通并使采样电容器CS两端的电压跟踪输入信号VIN。
如早前所提及的，电流源120可以是可控电流源并且受输入电压信号VIN控制(第一模式)，使得限定的电流ID取决于输入电压信号VIN(例如，与输入电压信号VIN成比例)。在这种情况下，电压Va可能与VIN成反比，使得输出配置中的采样晶体管的栅极-源极电压(VDD2+(VDD1-Va)-VIN)变得与VIN基本上无关(即，VGS是恒定的)。也就是说，虽然以上的VGS电压等式包含VIN，但VGS与VIN无关，因为Va与VIN成反比。这使采样开关的与输入相关的导通电阻变化减少或最小化。
然而，如早前所提及的，电流源120不一定是可控电流源，或者电流源120受输入电压信号VIN控制。可控电流源可以被配置成使得限定的电流取决于控制信号，其中控制信号与VIN无关(第二模式)。例如，在电流源120是可控电流源并且受与输入电压信号VIN不同(例如，在第二模式下与输入电压信号VIN无关)的控制信号控制的情况下，输出配置中的采样晶体管的栅极-源极电压(VDD2+(VDD1-Va)-VIN)可能会保留对输入电压信号VIN的一些依赖性(即，VGS随VIN变化)。然而，对输入电压信号VIN的这种依赖性可以在一些布置中是可接受的。
无论电流源120是否是受输入电压信号VIN控制的可控电流源，与图1和图2的采样开关电路相比，存在与采样开关电路100相关联的优点。
特别地，一个优点在于，通过使用电流源120，考虑到在电流源120被控制时到电流源120的高阻抗输入，即使当它受输入电压信号VIN控制时，采样晶体管(采样开关)MS的输入负载也减小，这例如允许在大型阵列中使用。在电流源120由输入电压信号VIN控制的情况下，由于电流源有效地充当缓冲器，因此到电流源120的高阻抗输入使采样开关电路100的输入节点(标记为VIN)的负载减小。
此外，在使用一个或更多个晶体管(如本文稍后详述)来实现电流源120的情况下，由于在预充电配置中采样晶体管MS的栅极端子未被驱动，因此这样的晶体管(以及用于实现开关SW1和SW2的任何晶体管)可以相对小。相反地，用于实现开关SW3和SW4的任何晶体管都可以相对大，以在不影响到电流源120的控制输入端(或采样开关电路100的输入节点)处的负载的情况下有效地驱动采样晶体管MS的栅极端子，其中电流源120受输入电压信号VIN控制。
出于类似的原因，如早前所提及的，VDD2电压电平可以高于VDD1电压电平，以实现对采样晶体管MS的栅极端子的强驱动。由于在预充电配置中，采样晶体管MS的栅极端子未被驱动，并且由于存储在电容器C1上的电势差在如早前所提及的多个预充电周期内被控制，因此VDD1电压电平可以低于VDD2电压电平。此外，这使能实现控制电压电平VDD2+(VDD1-Va)-VIN(即VDD2≠VDD1)的另一种方式。
图4示出了有助于理解图3的电流源120的可能实现的示意图。为简单起见，仅示出了连接在SW1与接地参考节点之间的电流源。
为了便于比较，图4示出了在该电流源不是可控制(第二模式)的情况下与图3的电流源120相同的电流源120A。还示出了电流源120B，即电流源120A的实现，在这种情况下作为场效应晶体管，其栅极端子连接至参考电压VREF，该参考电压VREF限定了限定的电流ID。VREF可以是恒定的DC电压信号，以提供恒定的(非可控的)电流。
替选地，电流源可以受控制。可以使用控制信号来控制电流源的电流。控制信号可以包括控制电压信号(CVS)，并且可控电流源可以被配置成使得限定的电流取决于控制电压信号的电压电平。
图4示出了该电流源可由控制信号CS控制的情况下的表示图3的电流源120的电流源120C。还示出了电流源120D，即电流源120C的实现。通常，可控电流源可以包括至少一个晶体管，该至少一个晶体管被连接成基于该至少一个晶体管的栅极电压来控制限定的电流，并且可控电流源的至少一个晶体管被连接，使得该至少一个晶体管的栅极电压取决于控制信号。在这种情况下，120D包括场效应晶体管，其栅极端子连接至控制电压信号CVS，该控制电压信号CVS限定了限定的电流ID。
控制信号可以包括控制数字信号(CDS)，并且可控电流源可以被配置成使得限定的电流取决于控制数字信号的数字值。如电流源120D中的虚线所示，可以由数模转换器(DAC)根据控制数字信号CDS生成控制电压信号CVS。控制电压信号CVS(和控制数字信号CDS)可以是输入电压信号VIN或可以取决于输入电压信号VIN(第一模式)。控制电压信号CVS(和控制数字信号CDS)可以与输入电压信号VIN无关(第二模式)。
图4示出了表示电流源120C的电流源120E，其中控制信号CS是(或取决于)输入电压信号VIN(第一模式)。还示出了电流源120F，即电流源120E的实现，在这种情况下作为场效应晶体管，其栅极端子连接至输入电压信号VIN，该输入电压信号VIN限定限定的电流ID。当然，尽管未示出，可以由数模转换器(DAC)以与电流源120D相同或相似的方式根据对应的数字信号生成输入电压信号VIN。
如所描述的，电流源可以包括至少一个晶体管。电路100的第三开关和第四开关可以大于(电流源的)至少一个晶体管并且可选地可以大于第一开关和第二开关。第三开关和第四开关可以在尺寸上比(电流源的)至少一个晶体管以及可选地第一开关和第二开关更大，因此在栅极电容上也更大。因此，由第一对开关和第二对开关确定的沿各个电流路径的晶体管的尺寸包括在预充电配置中的沿信号路径的较小晶体管和在输出配置中的沿信号路径的较大晶体管。
图5示出了有助于理解电流源120以及实际上电流源120B、120D和120F中的任何一个的另外的可能实现的示意图。
图5示出了电流源120G，其被实现为关于电流源120B、120D和120F的场效应晶体管，简单地指示可以应用源极退化(借助于与晶体管的源极端子串联的电阻器R1)。
通常，可控电流源可以包括多个晶体管，这样的多个晶体管被连接成基于它们各自的栅极电压来控制限定的电流，并且其中可控电流源的多个晶体管可以被连接，使得它们的栅极电压取决于控制信号。
图5示出了具有多个电流源的电流源120H，其被实现为串联连接在一起的场效应晶体管，并相应地受到控制它们的栅极端子。电流源120H可以理解为用多个场效应晶体管实现的单个电流源。还示出了电流源120I，其指示电流源可以被实现为连接在一起的场效应晶体管的并联布置(或阵列)，并相应地控制它们的栅极端子。并联布置(或阵列)的所有晶体管都连接在共享节点(即，开关SW1)与共享参考电压节点(即，GND)之间。当然，也可以采用场效应晶体管的串联连接和并联连接的组合。
图6是有助于理解电流源120的另外的可能实现的示意图，并且示出了被实现为与电流源120I一致的场效应晶体管的并联连接的电流源120J。
在这种情况下，电流源120J是可控电流源，其控制信号CS包括输入电压信号VIN和数字控制信号的示例位b0至bn。最左边的晶体管由输入电压信号VIN控制，其余晶体管由数字控制信号的位b0至bn控制。其余晶体管(由位b0至bn控制)的尺寸可以与位b0至bn的二进制加权一致地进行二进制加权。如由位bn以及b1晶体管与bn晶体管之间的虚线所示，数字控制信号可以具有任意数量的位，晶体管的总数被相应地调整。
在需要对ID的数字控制的情况下，实现120I和120J可以是有用的。
实现120J的示例变体可以包括由位信号b0至bn控制的各个开关，然后这些开关控制(基于相关的位值)它们对应的晶体管的栅极是连接至VIN还是连接至地GND。在这种情况下，当位信号b0至bn中全部被选择(即具有逻辑值1)时，栅极中的全部可以连接至VIN，并且当位信号b0至bn中的任何一个被禁用(即具有逻辑值0)时，它们对应的晶体管可以使其栅极连接至地GND。可能附加的DAC/参考电压不可用(例如，由于空间、电力、并联的自举电路的数量)。在这种情况下，使附加的并联器件经二进制缩放使得位信号b0至bn能够用于实现电流导向式DAC。在这种情况下，VIN可以为并联自举电路所共用，并且可以通过参考电流IREF生成，其中IREF可以是可控电流信号。例如，可以在二极管连接的场效应晶体管的漏极端子处提供这样的参考电流IREF，其漏极端子连接至地GND并且其栅极电压用作VIN。
图7是体现本发明的采样开关电路200的示意图。采样开关电路200可以被称为例如采样电路、切换电路、采样器电路、采样器前端电路、ADC前端电路、采样保持电路或采样保持开关电路，并且本公开内容将相应地被理解。
采样开关电路200可以被认为是采样开关电路100的示例实现，并且同样地，相似的元件已经用相似的附图标记表示。可以关于电路的基本结构与图3进行比较，其中为了易于理解，与图3类似地标记部件。
如以上所说明的，电路200以与图3的方式类似的方式进行操作，其中，添加了保护电路240以帮助防止给定晶体管两端的电压超出安全操作范围的电压。保护电路240由围绕晶体管M7至M9、另外的电压参考节点和电容器C2的虚线框指示。取决于应用，不需要提供保护电路240，如稍后所评论的。
将详细描述图7。类似于电路100，电路200包括输入节点VIN、采样晶体管(采样开关)、电容器C1、电流源220、切换电路系统(呈晶体管M1至M6的形式)和输出节点VOUT。
与图3一样，输入节点被连接成接收待被采样的输入电压信号VIN。采样晶体管MS包括栅极端子、源极端子和漏极端子，源极端子连接至输入节点。
电流源220被配置成使限定的电流ID流过其中，并且可以是如先前所述的可控或非可控电流源，或者是图4至图6中所示的任何电流源配置。
电容器C1包括被标记为A和B(对应于图3中的a和b)的第一端子和第二端子，并且可以被认为是第一电容器。切换电路系统包括第一晶体管至第六晶体管M1至M6。这样的晶体管被实现为MOSFET，但可以是任何其他类型的晶体管。
第一晶体管M1和第二晶体管M2可以被认为是第一对开关(并且与图3中的SW1和SW2进行比较)，并且第三晶体管M3和第四晶体管M4可以被认为是第二对开关(并且与图3中的SW3和SW4进行比较)。第五晶体管M5和第六晶体管M6可以共同地与图3中的开关SW5进行比较。第七晶体管M7至第九晶体管M9可以被认为是一组保护开关，或形成保护电路240的一部分的开关。晶体管M1至M9中的每一个包括栅极端子、源极端子和漏极端子。
为了充分理解如以下详述的电路200的操作，将按照N型MOSFET和P型MOSFET以及它们相对于时钟信号CLK和/CLK的操作来描述晶体管M1至M9。在该配置中，在栅极信号为高(HIGH)或导通(ON)时，N型晶体管导通，并且在栅极信号为低(LOW)或关断(OFF)时，N型晶体管关断。在栅极信号为低或关断时，P型晶体管导通，并且在栅极信号为高或导通时，P型晶体管关断。
将理解的是，在其他实现中，所使用的MOSFET的类型和时钟信号可以一起变化(即，使用时钟信号CLK与N型晶体管，而不是时钟信号/CLK与P型晶体管)以在给定的预充电配置或输出配置中实现相同的功能。
聚焦于第一对开关，第一晶体管M1连接在电容C1的第一端子A与电流源220之间，并且第二晶体管M2连接在电容C1的第二端子B与第一电压参考节点VDD1之间。电流源220连接在第一晶体管M1与另外的参考电压节点之间，该另外的参考电压节点可以被认为是接地电压参考节点(GND)。晶体管M1为N型晶体管，并且晶体管M2为P型晶体管。晶体管M1具有它的连接至时钟信号CLK的其栅极端子。
转到第二对开关，第三晶体管M3连接在电容器C1的第一端子A与第二电压参考节点VDD2之间，并且第四晶体管M4连接在电容器C1的第二端子B与采样晶体管的标记为节点C(对应于图3中的节点c)的栅极端子之间。节点C也连接至晶体管M2的栅极端子。晶体管M3和M4是P型晶体管。晶体管M3具有它的连接至时钟信号CLK的其栅极端子。
如图3中所示，第一电压参考节点VDD1被配置成提供第一参考电压信号，并且第二电压参考节点VDD2被配置成提供第二参考电压信号，该第二参考电压信号可以是DC(供电)电压信号。如之前的，节点VDD1和VDD2处的电压电平可以彼此相同或者可以彼此不同。接地电压参考节点GND被配置成提供接地参考电压信号，该接地参考电压信号可以是DC(供电)电压信号。名义上，接地电压参考节点GND处的电压电平可以被称为0V。为方便起见，节点VDD1和VDD2处的(供电)电压电平可以被称为VDD1和VDD2。
第六晶体管M6连接在采样晶体管的栅极端子即节点C与第五晶体管M5之间，并且第五晶体管M5连接在第六晶体管M6与第三参考电压节点之间，该第三参考电压节点也可以是如所指示的接地电压参考节点(GND)，但在其他布置中该第三参考电压节点可以提供具有与地电压(即0V)的电压电平不同的电压电平的DC电压信号。
晶体管M5(或第五晶体管M5和第六晶体管M6的组合)可以被描述为连接在采样晶体管的栅极端子与第三参考电压参考节点之间的保持开关。在预充电配置中，保持开关导通，并且在输出配置中，保持开关(M5)关断。第三参考电压节点被配置成提供第三参考电压信号，该第三参考电压信号可选地是DC电压信号并且可选地具有以下电压电平，其用于使在切换电路系统处于预充电配置中时在采样晶体管的栅极端子和源极端子处提供的电压电平之间的差小于采样晶体管MS的阈值电压。这样的电压使采样晶体管MS关断。
晶体管M5表示图3的SW5，并且晶体管M6被放置在节点C与M5之间，以保护晶体管M4，因为晶体管M4上的漏极-源极电压可能超出晶体管的安全操作范围，其中在晶体管M4的源极端子处看到在电容器C1上充电的相对大的电压，并且通过晶体管M5在晶体管M4的漏极端子处看到相对低的电压(即，GND)。晶体管M5和M6是N型晶体管。晶体管M5具有它的连接至时钟信号CLK的栅极端子，晶体管M6具有它的连接至恒定电压源VDD的栅极端子。
该组保护开关M7至M9与另外的参考节点和电容器C2一起形成保护电路240。电容器C2可以被描述为第二电容器。电容器C2连接在节点B与晶体管M9之间，其中晶体管M9还连接至另外的参考节点(即，GND)。晶体管M8连接在晶体管M9与晶体管M4的标记为节点D的栅极端子之间。晶体管M7连接在节点D与另外的参考电压节点VDD之间。以与开关电路100可以被认为是采样晶体管MS的自举电路相同的方式，保护电路240可以被认为是晶体管M4的自举电路。晶体管M7是P型晶体管，并且晶体管M8和M9是N型晶体管。晶体管M7和M8具有它们地连接至时钟信号/CLK的各自的栅极端子，并且晶体管M9具有它的连接至时钟信号CLK的栅极端子。
如图3中所示，采样电容器CS连接至采样开关MS的用作输出节点的漏极端子，在该漏极端子处产生输出信号VOUT。采样电容器CS连接在漏极端子与另外的参考电压节点之间，如所示的，该另外的参考电压节点也可以是接地电压参考节点(GND)。尽管在一些布置中采样电容器CS被指示为分立部件，但它可以是寄生电容。
类似于电路100，电路200被配置成根据时钟信号CLK在预充电配置和输出配置中操作(在预充电配置与输出配置之间切换或交替)。在预充电配置中，采样开关电路200的切换电路系统将电容器C1连接到电流源220与第一电压参考节点VDD1之间的电流路径中，以在电容器C1两端形成取决于限定的电流ID的电势差。在输出配置中，切换电路系统将电容器C1连接在第二电压参考节点VDD2与采样晶体管的栅极端子之间，使得在采样晶体管的栅极端子即节点C处施加的电压电平取决于限定的电流ID。
当CLK为高(例如，VDD)并且/CLK为低(例如，GND)时，切换电路系统被配置到预充电配置中。
在该配置中，第一晶体管M1导通并且第三晶体管M3关断。第五晶体管M5和第六晶体管M6两者都导通，并且因此切换电路系统被配置成将采样晶体管的栅极端子连接至第三电压参考节点，使得在预充电配置中的采样晶体管的栅极端子处施加的电压电平取决于在第三电压参考节点处提供的电压电平。在图7中，节点C通过晶体管M5和M6被提供有地电压(即，GND)。节点C处的地电压使晶体管M2导通，向节点B提供电压VDD1，并向电容器C2的第一端子提供电压VDD1。晶体管M7导通，并且晶体管M8关断，并且因此通过晶体管M7向节点D提供电压VDD，并且使晶体管M4关断。晶体管M9导通并向电容器C2的第二端子提供地电压。
在该布置中，因此，通过节点C向采样晶体管MS的栅极端子提供地电压，并且采样晶体管MS被控制成关断，使得样本(呈基于来自先前时钟周期的VIN的电势差的形式)保持在采样电容器CS上。
同样在预充电配置中，电容器C1连接到电流源220与第一电压参考节点VDD1之间的电流路径中。如早前所述取决于限定的电流ID的电势差形成在电容器C1两端。具体地，电容器C1两端的电势差变得与限定的电流ID成比例。例如，如果限定的电流ID增大，节点A处的电压VA将减小，使得电容器C1两端的电势差VDD1-VA将增大。
切换电路系统连接第二电容器C2以在第二电容器两端形成给定电势差。电容C2通过晶体管M9连接到节点B(提供有第一参考电压VDD1)与地电压之间的电流路径中，并且C2充电到电压VDD1。
当CLK为低并且/CLK为高时，切换电路系统被配置到输出配置中。
在该配置中，第一晶体管M1关断，并且第三晶体管M3导通。第五晶体管M5关断(第六晶体管M6保持导通)，并且因此节点C不再被提供有地电压(即，GND)。晶体管M7关断，晶体管M8导通，并且晶体管M9关断，并且因此晶体管M9不再向电容器C2的第二端子提供地电压。因此，节点D连接至电容器C2的第二端子，并且切换电路系统将第二电容器C2连接在第四晶体管(开关)M4的栅极端子(节点D)与源极端子(节点B)之间，使得第四晶体管(开关)M4的栅极-源极电压由在预充电阶段结束时存储在第二电容器C2两端的电势差限定，并且变为有效的VDD1，该VDD1使第四晶体管(开关)M4导通。
在该布置中，通过晶体管M4和节点C向采样晶体管MS的栅极端子(节点C)提供电压VDD2+(VDD1-VA)(使晶体管M2关断)，并且采样晶体管MS被控制成导通，使得在采样晶体管MS的漏极端子和采样电容器CS处跟踪样本(呈与VIN的电势差的形式)。
注意，如果保护电路240被移除并且第四晶体管(开关)M4的栅极端子由时钟信号CLK驱动，则在该布置中第四晶体管(开关)M4的栅极-源极电压的大小将变为VDD2+(VDD1-VA)，即与节点B处的电压电平相同，并且这可能超过第四晶体管(开关)M4的栅极-源极电压的操作极限。通过提供保护电路240，该布置中的第四晶体管(开关)M4的栅极-源极电压的大小变为如上所述的VDD1，从而将该栅极-源极电压保持在可接受的极限内。在一些布置中，如早前所提及的，可能的是，保护电路240是不必要的，并且第四晶体管(开关)M4的栅极端子可以由时钟信号CLK驱动。
与电路100一样，在电路200中，输出配置中的采样晶体管MS的栅极-源极电压可以表示为VDD2+(VDD1-VA)-VIN。同样与电路100一样，在电路200中，电流源220可以是可控电流源并且通过输入电压信号VIN控制(第一模式)，使得限定的电流ID取决于输入电压信号VIN(例如，与输入电压信号VIN成比例)。在这种情况下，电压VA可能与VIN成反比，使得输出配置中的采样晶体管的栅极-源极电压(VDD2+(VDD1-VA)-VIN)变得与VIN基本无关(即，VGS是恒定的))。与之前类似地，电流源220不一定是可控电流源，或者也不一定是受输入电压信号VIN控制。可控电流源可以被配置成使得限定的电流取决于控制信号，其中控制信号与VIN无关(第二模式)。例如，在电流源220是可控电流源并且受与输入电压信号VIN不同(例如，在第二模式下与输入电压信号VIN无关)的控制信号控制的情况下，输出配置中的采样晶体管的栅极-源极电压(VDD2+(VDD1-VA)-VIN)可能会保留对输入电压信号VIN的一些依赖性(即，VGS随VIN变化)。然而，如之前的，对输入电压信号VIN的这种依赖性可以在一些布置中是可接受的。
聚焦于第一模式，在该第一模式下，电流源220受输入电压信号VIN控制的情况下，采样晶体管的栅极处的电压(VDD2+(VDD1-VA))如上所述通过VA具有对VIN的依赖性。在预充电配置时钟周期中，即在后续的输出配置时钟周期之前的时间处，当输入电压信号VIN影响存储在采样电容器CS上的电压时，该相关分量(VA)在电容器C1上充电。该分量可以被描述为VIN,T-1，该值取决于输出配置之前的预充电配置时段处的VIN。由于输入信号VIN和VIN在栅极端子上的分量取自不同的时钟周期(特别是半个时钟周期)，因此输入信号VIN与VIN,T-1的值之间可能出现小的差异。换句话说，VIN的值可能会在预充电配置与输出配置之间稍微改变，并且采样晶体管MS的源极端子处的VIN的值可能与在采样晶体管MS的栅极端子处看到的VIN的分量不同(或异相)，从而引入了误差。然而，将理解的是，在时钟频率(远)大于输入信号频率的情况下，可以认为这样的差异是可忽略不计的，并且在任何情况下，该误差可能在一些应用中是非关键的。
在与图2的自举电路类似的自举电路中，在将VIN添加并施加至采样晶体管的栅极之前，可以使用电容器将其充电至供电电压VDD。与这样的电路相比，图3和图7中的电容器C1首先充电至基于VIN的值，然后加上VDD(具体地，VDD2)。除了先前描述的增大的输入阻抗和减小的信号负载之外，该实现的益处是由于在预充电配置期间可以将较小(较低电容)的晶体管用于VIN信号路径，而在输出配置期间，当驱动采样晶体管MS时可以在输出路径上使用较大(较高电容)的晶体管。这允许电路以较高的频率和在较宽的带宽上进行操作。
如以上所提及的，并且为避免任何疑问，本文中的晶体管可以实现为场效应晶体管或任何其他类型的晶体管。晶体管可以实现为MOSFET型晶体管。
本公开内容还扩展至多通道采样电路系统，包括多个采样开关电路。所述多个采样开关电路可以对应于被布置成用于时间交错操作的多个通道。应当理解，这样的配置可以用作时间交错ADC的前端。
图8示出了多通道采样电路300的示例。每个通道可以具有其自己的采样开关电路，为简单起见示出为采样开关电路100，其中n对应于通道的数量。通道的输入节点VIN可以连接在一起以形成共用输入节点VIN(如所示出的)并接收彼此相同的输入电压信号。将理解的是，多通道采样电路可以具有任何数量的通道n。
如图8所示，第一参考电压VDD1和第二参考电压VDD2以及供电电压VDD可以为不同通道共用(即，在不同通道之间共享)，或者每个通道可以具有其自己的第一参考电压VDD1和第二参考电压VDD2以及供电电压VDD。如上所述，在一些布置中，VDD1和VDD2两者都可以等于VDD，在这种情况下仅需要提供供电电压VDD。
如之前的，每个采样开关电路的切换电路系统可以包括可控或非可控的电流源。图8示出了(可选的)控制信号CS作为到通道1至n的切换电路系统的共用(共享)输入。控制信号CS输入可以省略，单独地连接至每个通道，或者由与输入信号VIN的连接替换，使得每个通道中的可控电流源被配置成受VIN控制。
每个通道具有其自己的输出节点和其自己的对应采样电容器CS,n(未示出)。
每个通道的切换电路系统可以受其自己的时钟信号CLK和其自己的反相时钟信号/CLK(未示出)控制。如果时钟信号CLK1至CLKn(对应于通道1至n)是一组时间交错的时钟信号，则通道1至n将以时间交错的方式对输入信号VIN进行采样。也就是说，多个采样开关(MS,1、MS,2、...、MS,n——未示出)用n个切换电路(未示出)驱动，这些切换电路用n个采样时钟(CLK1、CLK2、...、CLKn)驱动。将理解的是，时钟CLK和/CLK可以相对于图3的右上角中示出的时序图在它们的频率和占空比方面变化，以用于这样的多通道配置。
将理解的是，本文中公开的任何单通道采样开关电路配置(电路100或200)或使用图4至图6的任何电流源配置的那些电路的变体都可以用作多通道配置的基础。
如以上详述的，电流源可以连接至输入信号VIN，或者可以连接至控制信号CS，甚至连接至恒定的参考供电电压。这有效地产生了两种不同的操作模式，参照图9和图10可以更好地理解这两种操作模式。
图9示出了当电路200在第一模式下操作时的电路200的节点C处的电压信号的曲线图，其中电流源受输入信号VIN控制。在该模式下，电路以与图2的自举电路类似的方式进行操作。如从图中可以看出，在节点C处看到的电压(以及施加至采样晶体管MS的栅极端子的电压)跟踪示例输入信号VIN，在这种情况下该示例输入信号VIN为正弦波。假设示例输入信号VIN具有～450mV的DC偏置电压，并且通过针对VDD2施加～0.9V，可以看到节点C处的DC偏置电压已增大到大约1.35V的电压。因此，采样晶体管MS的栅极-源极电压VGS变为大约0.9V(1.35–0.45)。
如可以通过详细考虑曲线图看出的，电压电平在跟踪输入信号VIN的峰值与0V之间交替，分别对应于输出配置(采样/跟踪阶段)和预充电配置(保持阶段)。这对应于时钟信号CLK和/CLK，并且其中，在预充电配置中，C处看到的电压为0V，而在输出配置中，节点C处的电压(VDD2+(VDD1-VA))与输入信号成比例。
图10示出了当电路200在第二模式下操作时在电路200的节点C处的电压信号的曲线图，其中电流源受(恒定的)参考电压或控制信号控制。代替节点C处的电压信号跟踪与图9相同的示例输入信号VIN，可以看出峰值在每个周期中具有相同的高度，这表示恒定的峰值电压。由于控制电流源的参考信号或控制信号是恒定的，因此VA保持不变，并且电容器C1总是充电到相同的电压电平。由于VIN不控制电流源，因此在节点C处提供的电压相同并且与随时间改变的VIN无关。
被配置成在第二模式下操作的电路200可能在一些情况下是有用的。例如，在对电容器CS充电时，维持采样开关MS两端的恒定的VGS有助于在输入信号VIN的摆幅两端的开关导通电阻变化。当信号摆幅足够小但输入信号VIN的共模处于中轨时，例如，当VIN摆幅为～300mV但共模为500mV(或更高)，并且因此MS上的VGS从250mV变化到750mV时，250mV的VGS可以证明是非常小的。在这些情况下，通过将MS的栅极信号电平移位250mV，MS可以提供500mV至900mV的VGS。如果MS器件相应地被调整尺寸，则这可以足以避免失真(其中第二种模式减少VIN上的负载，即从信号路径中移除负载)。此外，当大于VDD2或VDD1的供电不可用时，该电平将MS的栅极信号移位至VDD2以上。这再次减小了开关MS的导通电阻，从而允许开关MS被实现为仅一个NMOS(而不是例如其中PMOS和NMOS器件并联使用并且输入信号VIN上存在增加的负载的互补开关)。
当然，在第二模式下，由于在所述栅极电压中不再存在VIN分量，采样晶体管MS的栅极电压以及因此其栅极源极电压VGS不再与VIN无关。然而，在某些应用中，例如在以上示例中，这可能是可接受的。
图10当然可以解释为与第一模式有关，在该第一模式下，VIN具有恒定值，并且因此表示节点C处的随时间的电压的所有峰值都是相等的。
如以上所提及的，体现本发明的采样开关电路可以实现为ADC的一部分，例如作为ADC的前端，以便以由如早前所述的时钟信号CLK限定的采样率来生成输入信号VIN的电压模式样本VOUT。
总之，以上电路是采样保持自举电路的示例，其中在预充电配置期间对与VIN成比例的节点A(或图3中的节点a)进行采样，并用作输出配置的参考电压。类似于图2的自举电路的自举电路将电容器预充电至供电电压(VDD)，并且然后，在电容器充电之后，加上VIN。然而，在图3和图7的拓扑中，电容器被预充电至与VIN成比例的电压，并且然后加上供电电压(VDD或VDD2)。
现在将明显的，电路100和200中的电容器C1表示类似于图2的自举电路的自举电路的电容器，并且电容器C2充当针对晶体管M4的自举电容器，从而帮助晶体管M4保持在其安全操作区域内。
如果在第一模式下使用电路，VIN的频率可能低于时钟CLK的频率。两个信号之间的频率差由采样晶体管MS的最大输出导通电阻变化来限定。节点C处的电压与预充电期间的采样的信号成比例，并且因此在跟踪周期的开始时，采样晶体管MS的源极端子处的VIN的值与采样晶体管MS的栅极端子处的分量VIN之间出现差异。该差异与预充电配置中的与后续输出配置中的输入电压信号VIN之间的差成比例。
上述电路涉及一种两用切换电路，包括两种操作模式。第一模式通过跟踪VIN与电流源操作有关，并且第二模式通过使用恒定的控制信号与电流源操作有关。
该电路的益处可以包括输入信号上的减少的负载，这得益于呈电流源120或220形式的有效缓冲级。输入电阻可以放宽并且可以在千欧姆的数量级。
图11是体现本发明的ADC 1000的示意图。ADC 1000包括本文公开的采样开关电路中的任何采样开关电路，为简单起见在图11中指示为100，但当然采样开关电路200同样适用。如所示出的，ADC 1000可以转而基于电压模式样本VOUT输出数字信号。
本文所公开的任何电路系统可以被实现为集成电路系统或集成电路，例如，被实现为诸如倒装芯片的IC芯片(或作为其一部分)。图12是体现本发明的集成电路系统2000的示意图。集成电路系统2000可以包括图11的ADC 1000和/或本文先前公开的采样开关电路中的任何采样开关电路(例如，电路100和200)，为简单起见在图12中指示为100。
集成电路系统2000可以表示IC芯片的一些或全部。本发明延伸至以上提及的集成电路系统和IC芯片、包括这样的IC芯片的电路板、以及包括这样的电路板的通信网络(例如，因特网光纤网络和无线网络)和这样的网络的网络设备。
在所附权利要求的精神和范围内，可以根据以上公开内容以许多不同的方式来体现本发明。

Claims (15)

1.一种采样开关电路，包括：
输入节点，其被连接成接收待被采样的输入电压信号；
采样晶体管，其包括栅极端子、源极端子和漏极端子，所述源极端子连接至所述输入节点；
电容器；
电流源，其被配置成使限定的电流流过其中；以及
切换电路系统，其被配置成根据时钟信号在预充电配置与输出配置之间交替，
其中：
在所述预充电配置中，所述切换电路系统将所述电容器连接到所述电流源与第一电压参考节点之间的电流路径中，以在所述电容器两端形成取决于所述限定的电流的电势差；并且
在所述输出配置中，所述切换电路系统将所述电容器连接在所述采样晶体管的栅极端子与第二电压参考节点之间，使得在所述采样晶体管的栅极端子处施加的电压电平取决于所述限定的电流。
2.根据权利要求1所述的采样开关电路，其中，所述电流源是可控电流源并且被配置成使得所述限定的电流取决于控制信号。
3.根据权利要求2所述的采样开关电路，其中：
所述控制信号包括控制电压信号，并且所述可控电流源被配置成使得所述限定的电流取决于所述控制电压信号的电压电平；并且/或者
所述控制信号包括控制数字信号，并且所述可控电流源被配置成使得所述限定的电流取决于所述控制数字信号的数字值。
4.根据权利要求3所述的采样开关电路，其中，所述控制信号或所述控制电压信号是所述输入电压信号或者取决于所述输入电压信号。
5.根据权利要求2至4中任一项所述的采样开关电路，其中：
所述可控电流源包括至少一个晶体管，所述至少一个晶体管被连接成基于所述至少一个晶体管的栅极电压来控制所述限定的电流；并且
所述可控电流源的所述至少一个晶体管被连接，使得所述至少一个晶体管的栅极电压取决于所述控制信号。
6.根据前述权利要求中任一项所述的采样开关电路，其中：
所述电容器包括第一端子和第二端子；
所述切换电路系统包括第一对开关和第二对开关；
所述第一对开关包括连接在所述电容器的第一端子与所述电流源之间的第一开关以及连接在所述电容器的第二端子与所述第一电压参考节点之间的第二开关；并且
所述第二对开关包括连接在所述电容器的第一端子与所述第二电压参考节点之间的第三开关以及连接在所述电容器的第二端子与所述采样晶体管的栅极端子之间的第四开关。
7.根据权利要求6所述的采样开关电路，其中：
所述切换电路系统被配置成使得，在所述预充电配置中，所述第一开关和所述第二开关导通，并且所述第三开关和所述第四开关关断，并且在所述输出配置中，所述第一开关和所述第二开关关断，并且所述第三开关和所述第四开关导通。
8.根据权利要求6或7所述的采样开关电路，其中，所述第一开关、所述第二开关、所述第三开关和所述第四开关被实现为晶体管，可选地实现为场效应晶体管。
9.根据权利要求8所述的采样开关电路，其中，所述电流源包括至少一个晶体管，并且其中，所述第三开关和所述第四开关大于所述至少一个晶体管并且可选地大于所述第一开关和所述第二开关。
10.根据权利要求6至9中任一项所述的采样开关电路，其中：
所述第四开关是包括栅极端子、源极端子和漏极端子的晶体管；
所述电容器是第一电容器；
所述采样开关电路包括第二电容器；并且
在所述预充电配置中，所述切换电路系统连接所述第二电容器，以在所述第二电容器两端形成给定电势差；并且
在所述输出配置中，所述切换电路系统将所述第二电容器连接在所述第四开关的栅极端子与源极端子之间，使得所述第四开关的栅极-源极电压由所述给定电势差限定。
11.根据前述权利要求中任一项所述的采样开关电路，其中，所述切换电路系统被配置成在所述预充电配置中，将所述采样晶体管的栅极端子连接至第三电压参考节点，使得在所述预充电配置中的所述采样晶体管的栅极端子处施加的电压电平取决于在所述第三电压参考节点处提供的电压电平。
12.根据权利要求11所述的采样开关电路，其中：
所述切换电路系统包括保持开关，所述保持开关连接在所述采样晶体管的栅极端子与所述第三参考电压参考节点之间；并且
所述切换电路系统被配置成使得在所述预充电配置中所述保持开关导通并且在所述输出配置中所述保持开关关断，
可选地，其中，所述保持开关被实现为晶体管。
13.一种多通道采样电路系统，包括多个根据前述权利要求中任一项所述的采样开关电路，其中：
每个所述采样开关电路被配置成基于其自己的时钟信号进行操作；并且
用于所述采样开关电路的所述输入节点连接在一起以形成共用输入节点，并且接收彼此相同的输入电压信号。
14.一种模数转换器，包括根据权利要求1至12中任一项所述的采样开关电路或根据权利要求13所述的多通道采样电路系统。
15.一种集成电路系统，例如IC芯片，所述集成电路系统包括根据权利要求1至12中任一项所述的采样开关电路、或根据权利要求13所述的多通道采样电路系统或根据权利要求14所述的模数转换器。
CN202210647900.XA 2021-06-18 2022-06-09 采样开关电路 Pending CN115499009A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP21180456.2A EP4106197A1 (en) 2021-06-18 2021-06-18 Sampling switch circuits
EP21180456.2 2021-06-18

Publications (1)

Publication Number Publication Date
CN115499009A true CN115499009A (zh) 2022-12-20

Family

ID=76553484

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210647900.XA Pending CN115499009A (zh) 2021-06-18 2022-06-09 采样开关电路

Country Status (3)

Country Link
US (1) US11689200B2 (zh)
EP (1) EP4106197A1 (zh)
CN (1) CN115499009A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010545A (zh) 1973-05-24 1975-02-03
US6525574B1 (en) * 2001-09-06 2003-02-25 Texas Instruments Incorporated Gate bootstrapped CMOS sample-and-hold circuit
EP1821313A1 (en) * 2006-02-17 2007-08-22 Sicon Semiconductor AB Track and hold circuit
US9287862B2 (en) 2013-12-26 2016-03-15 Texas Instruments Incorporated Bootstrapped sampling switch circuits and systems
CN103762986A (zh) 2014-01-16 2014-04-30 四川和芯微电子股份有限公司 采样保持开关电路
US10298252B2 (en) 2016-11-13 2019-05-21 Analog Devices, Inc. Dynamic anti-alias filter for analog-to-digital converter front end

Also Published As

Publication number Publication date
EP4106197A1 (en) 2022-12-21
US11689200B2 (en) 2023-06-27
US20220407513A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
US7061421B1 (en) Flash ADC with variable LSB
US7511465B2 (en) Digital pulse width modulated power supply with variable LSB
US8289198B2 (en) Low power bit switches and method for high-voltage input SAR ADC
US20030090400A1 (en) Multi-output dac and method using single dac and multiple s/h circuits
US6992509B2 (en) Switched-capacitor sample/hold having reduced amplifier slew-rate and settling time requirements
US5397944A (en) Dense offset calibration circuitry and method
US10063251B2 (en) Low-noise current-in class D amplifier with slew rate control mechanism
CN112953503B (zh) 一种高线性度的栅压自举开关电路
GB2270431A (en) Voltage storage circuits
US6486816B2 (en) CDAC operation at low supply voltages
US20050219102A1 (en) Analog switch circuit and sample-and-hold circuit including the same
US10305452B2 (en) Five-level switched-capacitance DAC using bootstrapped switches
JP2577450B2 (ja) アナログ−ディジタル変換回路
US8106803B2 (en) Discharge digital-to-analog converter
US6693479B1 (en) Boost structures for switched-capacitor systems
US20090039924A1 (en) Systems and methods for reducing distortion in semiconductor based sampling systems
US8232904B2 (en) Folding analog-to-digital converter
US7821305B1 (en) Dual voltage buffer with current reuse
CN115499009A (zh) 采样开关电路
US7414556B2 (en) Analog-to-digital converter
CN113141164B (zh) 声频驱动电路及其方法
US10916321B2 (en) Circuit with capacitors and corresponding method
US20170149398A1 (en) Programmable resistor array for a continuous time pga filter
EP4344064A1 (en) Integrated circuit (ic) having an analog multiplexer (mux)
JP2007243656A (ja) Ａ／ｄ変換器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination