CN117747642A - 半导体器件及其制备方法 - Google Patents

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Abstract

本申请提供了一种半导体器件及其制备方法，实现了第一电极层与外延层的欧姆接触，减小了欧姆接触的接触电阻率，有助于减小半导体器件的导通电阻，进而降低半导体器件的功率损耗。半导体器件可以包括外延层、掺杂层、介质层和第一电极层。其中，外延层和介质层层叠设置。半导体器件设有第一凹槽，掺杂层和第一电极层的一部分可以层叠设置于第一凹槽内部。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体技术领域，并且更具体地，涉及一种半导体器件及其制备方法。
背景技术
随着科技的飞速发展，半导体器件(如高电子迁移率晶体管等)在手机、平板电脑等电子设备中得到了广泛的应用。相关技术提供的半导体器件往往通过电极层(如源极层和漏极层)的金属种类与配比、外延层的厚度等形成电极层与外延层的欧姆接触。但是，欧姆接触的电阻率较高，通常会大于1Ω·mm，不利于减小半导体器件的导通电阻。
因此，如何减小欧姆接触的接触电阻率成了亟需解决的技术问题。
发明内容
本申请提供了一种半导体器件及其制备方法，实现了第一电极层与外延层的欧姆接触，减小了欧姆接触的接触电阻率，有助于减小半导体器件的导通电阻，进而降低半导体器件的功率损耗。
第一方面，本申请提供了一种半导体器件，可以包括外延层、掺杂层、介质层和第一电极层。其中，外延层和介质层可以层叠设置。半导体器件可以设有第一凹槽，掺杂层和第一电极层的一部分可以层叠设置于第一凹槽内部。可以理解的，第一电极的一部分设置于第一凹槽内部，第一电极的另一部分可以设置于第一凹槽外部。
本申请提供的半导体器件通过掺杂层形成第一电极层与外延层的欧姆接触，减小了欧姆接触的接触电阻率，有助于减小半导体器件的导通电阻，进而降低半导体器件的功率损耗。
在一种可能的实现方式中，掺杂层、外延层和第一电极层均不同。也就是说，掺杂层与外延层之间存在明确的界限。掺杂层与第一电极层之间也存在明确的界限。
在另一种可能的实现方式中，掺杂层的材料可以为硅、氧化硅、氮化硅和氮氧化硅中的任意一种或多种。掺杂层的状态可以为单晶状态、多晶状态或非晶状态。掺杂层的厚度可以为1nm～50nm。通过掺杂层可以实现第一电极层与外延层的欧姆接触。当然，掺杂层的材料还可以为其他材料，掺杂层的厚度还可以为其他厚度范围，本申请不做限定。
在一示例中，掺杂层从硅的峰值浓度降到硅浓度为10％的厚度可以小于20nm。其中，硅的峰值浓度可以为80％、70％、60％等。可以理解的，硅的浓度为峰值浓度的情况下，掺杂层可以对应一个厚度。硅的浓度为10％的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的峰值浓度降到硅浓度为10％的厚度不做限定。
在另一示例中，掺杂层从硅的第一浓度降到硅浓度为10％的厚度可以小于20nm。其中，第一浓度可以大于或等于60％。例如，第一浓度可以为70％或60％等。可以理解的，在硅的第一浓度的情况下，掺杂层可以对应一个厚度。在硅浓度为10％的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的第一浓度降到硅的第二浓度的厚度不做限定。
在一种可能的实现方式中，外延层可以包括层叠设置于衬底表面的沟道层、势垒层和盖帽层。也就是说，衬底、沟道层、势垒层和盖帽层依次层叠设置。
可选地，第一凹槽的底部可以位于盖帽层、势垒层或沟道层。也就是说，第一凹槽的底部可以位于盖帽层的表面或内部、势垒层的表面或内部，还可以位于沟道层的内部。进而能够使第一电极层与盖帽层、势垒层或沟道层形成欧姆接触。
进一步地，第一凹槽的底部与沟道层的表面可以距离20nm以内。沟道层与势垒层之间可以具有明确的边界，可以将沟道层厚度的边界看作为沟道层的表面。沟道层的表面可以用于指示沟道层靠近势垒层的表面。
可以看出，第一凹槽的底部可以位于势垒层内部，或者位于沟道层内部。不管第一凹槽的底部位于第一凹槽的底部还是势垒层内部，第一凹槽的底部距离沟道层的表面的距离都可以在20nm以内。可以实现第一电极层与势垒层的欧姆接触，或者实现第一电极层与沟道层的欧姆接触，且可以最大程度的降低欧姆接触的接触电阻率，可以将接触电阻率降低到0.5Ω·mm，提高半导体器件的工作效率的同时，能够降低半导体器件的制备成本。
在另一种可能的实现方式中，介质层可以设有第二凹槽，第二凹槽的底部可以位盖帽层的表面，其中，盖帽层的表面可以用于指示盖帽层背离势垒层的表面。半导体器件还可以包括第二电极层，第二电极层可以位于第二凹槽内部，第二电极层与盖帽层可以形成肖特基接触。
示例性的，第二电极层可以为栅极层，因此，栅极层可以与盖帽层可以形成肖特基接触。
在一种可能的实现方式中，第一电极层的材料可以包括钛Ti、金Au和铝Al中的任意一种或多种。
由于第一电极层可以包括源极层和漏极层，因此，源极层的材料可以包括钛Ti、金Au和铝Al中的任意一种或多种。漏极层的材料也可以包括钛Ti、金Au和铝Al中的任意一种或多种。当然，源极层和漏极层的材料还可以为其他类型，本申请不做限定。
在另一种可能的实现方式中，第二电极层的材料可以包括钛Ti、金Au和镍Ni中的任意一种或多种。当然，第二电极层的材料还可以为其他类型，本申请不做限定。
第二方面，本申请提供了一种半导体器件的制备方法，可以用于制备上述第一方面及其可能的实现方式提供的半导体器件。制备方法可以包括：对外延层进行光刻，形成掩膜层。根据掩膜层形成掺杂层。在掺杂层的表面形成第一电极层，按照预设退火温度对第一电极层进行退火。其中，预设退火温度可以为400℃～800℃。
本申请提供的制备方法过程简洁，制备的半导体器件中第一电极层与外延层的欧姆接触的接触电阻率大幅度减小，接触电阻率可达到0.5Ω·mm，提高半导体器件的工作效率的同时，能够降低半导体器件的制备成本。
在一种可能的实现方式中，对外延层进行光刻，形成掩膜层，可以包括：在外延层表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的外延层进行烘烤。按照预设曝光时间，对烘烤后的外延层进行曝光。采用显影液，并按照预设显影时间对曝光后的外延层进行显影，形成掩膜层。
其中，预设烘烤温度可以为90℃～120℃。预设烘烤时间可以为60s～120s，能够使液态的光刻胶在外延层表面固化。当然，预设烘烤温度还可以为其他温度范围，预设烘烤时间还可以为其他时间范围，本申请不做限定。
可选地，预设曝光时间可以为100ms～1000ms，能够将掩模版上的图形转移转移到固化后的光刻胶上。当然，预设曝光时间还可以为其他时间范围，本申请不做限定。
示例性的，显影液可以为四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液(可以简称为TMAH溶液)。预设显影时间可以为30s～90s，可以将固化后的光刻胶上的图形转移至外延层上。当然，显影液还可以为其他溶液，预设显影时间还可以为其他时间范围，本申请不做限定。
在另一种可能的实现方式中，根据掩膜层形成掺杂层可以包括：根据掩膜层，在外延层的表面形成掺杂层。也就是说，可以根据掩膜层在外延层的表面直接形成掺杂层。
进一步地，在根据掩膜层形成掺杂层之前，本申请提供的制备方法还可以包括：按照预设处理时间，采用等离子体对外延层的表面进行处理。也就是说，在光刻外延层形成掩膜层之后，可以对外延层的表面进行处理，再形成掺杂层。能够增大外延层表面的粗糙度，进一步降低第一电极层与外延层的欧姆接触的接触电阻率。
其中，预设处理时间可以为2min～60min。等离子体可以包括氢气H2、氮气N2、氨气NH3、氯气Cl2、氩气Ar和氧气O2中的任意一种或多种。
在另一种可能的实现方式中，根据掩膜层形成掺杂层可以包括：根据掩膜层对部分外延层进行刻蚀，形成第一凹槽。采用沉积工艺在第一凹槽内部形成掺杂层。
可以理解的，由于外延层可以包括层叠设置于衬底表面的沟道层、势垒层和盖帽层，那么，可以根据掩膜层对盖帽层进行刻蚀，可以根据掩膜层对盖帽层和势垒层进行光刻，或者可以根据掩膜层对盖帽层、势垒层和沟道层进行刻蚀。于是，第一凹槽的底部可以位于盖帽层表面或内部，可以位于势垒层表面或内部，还可以位于沟道层表面或内部。
可以想到的是，在第一凹槽内部形成的掺杂层也可以随着第一凹槽的底部位置的不同而处于外延层中不同的位置。
其中，沉积工艺可以包括原子层沉积(atomic layer deposition，ALD)工艺(简称为ALD工艺)、等离子体增强原子层沉积(plasma enhanced atomic layer deposition，PEALD)工艺(简称为PEALD工艺)、等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)工艺(简称为PECVD工艺)、电感耦合等离子体化学气相沉积(inductively coupled plasma chemical vapor deposition，ICPCVD)工艺(简称为ICPCVD工艺)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺(简称为LPCVD工艺)、电子束蒸发(electronic beam evaporation，EBE)工艺(简称为EBE工艺)和溅射沉积工艺中的任意一项。
进一步地，形成掺杂层之后，本申请提供的制备方法还可以包括：在外延层的表面形成介质层。对介质层进行光刻和刻蚀，形成第二凹槽。在第二凹槽内部形成第二电极层。
在一种可能的实现方式中，掺杂层、外延层和第一电极层均不同。也就是说，掺杂层与外延层之间存在明确的界限。掺杂层与第一电极层之间也存在明确的界限。
在另一种可能的实现方式中，掺杂层的材料可以为硅、氧化硅、氮化硅和氮氧化硅中的任意一种或多种。掺杂层的状态可以为单晶状态、多晶状态或非晶状态。掺杂层的厚度可以为1nm～50nm。通过掺杂层可以实现第一电极层与外延层的欧姆接触。当然，掺杂层的材料还可以为其他材料，掺杂层的厚度还可以为其他厚度范围，本申请不做限定。
在一示例中，掺杂层从硅的峰值浓度降到硅浓度为10％的厚度小于20nm。其中，硅的峰值浓度可以为80％、70％、60％等。可以理解的，硅的浓度为峰值浓度的情况下，掺杂层可以对应一个厚度。硅的浓度为10％的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的峰值浓度降到硅浓度为10％的厚度不做限定。
在另一示例中，掺杂层从硅的第一浓度降到硅浓度为10％的厚度小于20nm。其中，第一浓度可以大于或等于60％。例如，第一浓度可以为70％或60％等。可以理解的，在硅的第一浓度的情况下，掺杂层可以对应一个厚度。在硅浓度为10％的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的第一浓度降到硅的第二浓度的厚度不做限定。
第三方面，本申请提供了一种半导体器件的制备方法，，可以用于制备上述第一方面及其可能的实现方式提供的半导体器件。制备方法可以包括对介质层进行光刻，形成掩膜层。根据掩膜层形成掺杂层。在掺杂层的表面形成第一电极层，按照预设退火温度对第一电极层进行退火。其中，预设退火温度可以为400℃～800℃。
本申请提供的制备方法过程简洁，制备的半导体器件中第一电极层与外延层的欧姆接触的接触电阻率大幅度减小，接触电阻率可达到0.5Ω·mm，提高半导体器件的工作效率的同时，能够降低半导体器件的制备成本。
在一种可能的实现方式中，对介质层进行光刻，形成掩膜层，可以包括：在介质层表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的介质层进行烘烤。按照预设曝光时间，对烘烤后的介质层进行曝光。采用显影液，并按照预设显影时间对曝光后的介质层进行显影，形成掩膜层。
其中，预设烘烤温度可以为90℃～120℃。预设烘烤时间可以为60s～120s，能够使液态的光刻胶在外延层表面固化。当然，预设烘烤温度还可以为其他温度范围，预设烘烤时间还可以为其他时间范围，本申请不做限定。
可选地，预设曝光时间可以为100ms～1000ms，能够将掩模版上的图形转移转移到固化后的光刻胶上。当然，预设曝光时间还可以为其他时间范围，本申请不做限定。
示例性的，显影液可以为四甲基氢氧化铵TMAH溶液。预设显影时间可以为30s～90s，可以将固化后的光刻胶上的图形转移至外延层上。当然，显影液还可以为其他溶液，预设显影时间还可以为其他时间范围，本申请不做限定。
在另一种可能的实现方式中，根据掩膜层形成掺杂层，可以包括：根据掩膜层对介质层进行刻蚀，形成第一凹槽。或者，根据掩膜层对介质层和部分外延层进行刻蚀，形成第一凹槽。也就是说，可以根据掩膜层只对介质层进行刻蚀，还可以根据掩膜层对介质层和部分外延层进行刻蚀，都可以形成第一凹槽。之后，可以采用沉积工艺在第一凹槽内部形成掺杂层。
其中，沉积工艺可以包括ALD工艺、PEALD工艺、PECVD工艺、ICPCVD工艺、LPCVD工艺、EBE工艺和溅射沉积工艺中的任意一项。
进一步地，在根据掩膜层形成掺杂层之前，本申请提供的制备方法还可以包括：按照预设处理时间，采用等离子体对外延层的表面进行处理。也就是说，在光刻外延层形成掩膜层之后，可以对外延层的表面进行处理，再形成掺杂层。能够增大外延层表面的粗糙度，进一步降低第一电极层与外延层的欧姆接触的接触电阻率。
其中，预设处理时间可以为2min～60min。等离子体可以包括氢气H2、氮气N2、氨气NH3、氯气Cl2、氩气Ar和氧气O2中的任意一种或多种。
在按照预设退火温度对第一电极层进行退火之后，本申请提供的制备方法还可以包括：对介质层进行光刻和刻蚀，形成第二凹槽。在第二凹槽内部形成第二电极层。
在一种可能的实现方式中，掺杂层、外延层和第一电极层均不同。也就是说，掺杂层与外延层之间存在明确的界限。掺杂层与第一电极层之间也存在明确的界限。
在另一种可能的实现方式中，掺杂层的材料可以为硅、氧化硅、氮化硅和氮氧化硅中的任意一种或多种。掺杂层的状态可以为单晶状态、多晶状态或非晶状态。掺杂层的厚度可以为1nm～50nm。通过掺杂层可以实现第一电极层与外延层的欧姆接触。当然，掺杂层的材料还可以为其他材料，掺杂层的厚度还可以为其他厚度范围，本申请不做限定。
在一示例中，掺杂层从硅的峰值浓度降到硅浓度为10％的厚度小于20nm。其中，硅的峰值浓度可以为80％、70％、60％等。可以理解的，硅的浓度为峰值浓度的情况下，掺杂层可以对应一个厚度。硅的浓度为10％的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的峰值浓度降到硅浓度为10％的厚度不做限定。
在另一示例中，掺杂层从硅的第一浓度降到硅浓度为10％的厚度小于20nm。其中，第一浓度可以大于或等于60％。例如，第一浓度可以为70％或60％等。可以理解的，在硅的第一浓度的情况下，掺杂层可以对应一个厚度。在硅的第二浓度的情况下，掺杂层可以对应另一个厚度。两个厚度之间的厚度差可以小于20nm，能够减小第一电极层与外延层之间欧姆接触的接触电阻率。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请对掺杂层从硅的第一浓度降到硅的第二浓度的厚度不做限定。
第四方面，本申请提供了一种电子芯片，可以包括无源器件和上述第一方面及其可能的实现方式提供的半导体器件。其中，无源器件可以与半导体器件电连接。
可选地，无源器件可以为电阻、电容等。当然，无源器件还可以为其他器件，本申请不做限定。
第五方面，本申请提供了一种电子设备，可以包括电路板和上述第四方面及其可能的实现方式提供的电子芯片。其中，电子芯片可以设置在电路板上。
应当理解的是，本申请的第二方面至第五方面与本申请的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图进行简单介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中半导体器件1的一种示意性结构图；
图2为本申请实施例中凹槽A的一种示意性结构图；
图3为本申请实施例中凹槽A的另一种示意性结构图；
图4为本申请实施例中凹槽A的另一种示意性结构图；
图5为本申请实施例中凹槽A的另一种示意性结构图；
图6为本申请实施例中凹槽A的另一种示意性结构图；
图7为本申请实施例中凹槽A的另一种示意性结构图；
图8为本申请实施例中半导体器件1的另一种示意性结构图；
图9为本申请实施例中半导体器件1的制备方法的一种示意性流程图；
图10为本申请实施例中对外延层20进行光刻形成掩膜层70的一种示意性结构图；
图11为本申请实施例中对外延层20进行光刻形成掩膜层70的一种示意性流程图；
图12为本申请实施例中根据掩膜层70形成掺杂层30的一种示意性流程图；
图13为本申请实施例中对外延层20进行刻蚀形成凹槽A的一种示意性结构图；
图14为本申请实施例中对凹槽A进行处理的一种示意性结构图；
图15为本申请实施例中根据掩膜层70形成掺杂层30的一种示意性结构图；
图16为本申请实施例中根据掩膜层70形成掺杂层30的另一种示意性流程图；
图17为本申请实施例中对外延层20表面进行处理的一种示意性结构图；
图18为本申请实施例中在外延层20表面形成掺杂层30的一种示意性结构图；
图19为本申请实施例中在掺杂层30的表面形成电极层50的一种示意性结构图；
图20为本申请实施例中去除掩膜层70的一种示意性结构图；
图21为本申请实施例中去除掩膜层70的另一种示意性结构图；
图22为本申请实施例中形成栅极层60的一种示意性流程图；
图23为本申请实施例中形成介质层40的一种示意性结构图；
图24为本申请实施例中形成凹槽B的一种示意性结构图；
图25为本申请实施例中半导体器件1的制备方法的另一种示意性流程图；
图26为本申请实施例中半导体器件1的制备方法的又一种示意性流程图；
图27为本申请实施例中半导体器件1的制备方法的又一种示意性流程图；
图28为本申请实施例中在外延层20的表面形成介质层40的一种示意性结构图；
图29为本申请实施例中对介质层40进行光刻形成掩膜层70的一种示意性流程图；
图30为本申请实施例中对介质层40进行光刻形成掩膜层70的一种示意性结构图；
图31为本申请实施例中对介质层40和部分外延层20进行刻蚀形成凹槽A的一种示意性结构图；
图32为本申请实施例中去除掩膜层70的又一种示意性结构图；
图33为本申请实施例中对凹槽A进行处理的另一种示意性结构图；
图34为本申请实施例中在凹槽A内部形成掺杂层30的一种示意性结构图；
图35为本申请实施例中对介质层40进行刻蚀形成凹槽A一种示意性结构图；
图36为本申请实施例中在凹槽A内部形成掺杂层30的另一种示意性结构图；
图37为本申请实施例中半导体器件1的制备方法的又一种示意性流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
随着科技的飞速发展，半导体器件(如高电子迁移率晶体管等)在手机、平板电脑等电子设备中得到了广泛的应用。相关技术提供的半导体器件往往通过电极层(如源极层和漏极层)的金属种类与配比、外延层的厚度等形成电极层与外延层的欧姆接触。但是，欧姆接触的电阻率较高，通常会大于1Ω·mm，不利于减小半导体器件的导通电阻。
为了克服上述不足，本申请实施例提供了一种半导体器件，如图1所示。半导体器件1可以包括衬底10、外延层20、掺杂层30、介质层40和电极层(即第一电极层)50。其中，电极层50可以包括源极层51和漏极层52。
可选地，衬底10、外延层20和介质层40可以层叠设置。由于外延层20可以包括层叠设置的沟道层21、势垒层22和盖帽层23，因此也可以认为，衬底10、沟道层21、势垒层22、盖帽层23和介质层40层叠设置。
可选地，外延层20中还可设置其他层，和/或，衬底10、外延层20和介质层40两两之间还可设置其他层，本申请实施例对此不做限定。
半导体器件1可以设置凹槽A(即第一凹槽，图1中未标出)。掺杂层30和电极层50的一部分可以层叠设置于凹槽A中。也就是说，电极层50的一部分和掺杂层30层叠设置于凹槽A中，电极层50的另一部分可以设置于凹槽A外部。于是，通过掺杂层30可以形成电极层50与外延层20的欧姆接触。需要解释的是，欧姆接触是指电极层50与外延层20相接触的情况下，在接触界面处形成非常小的接触势垒，或在接触界面处未形成接触势垒。也就是说，欧姆接触的接触电阻率较低。欧姆接触也可以叫作非整流接触。
需要说明的是，电极层50可以包括源极层51和漏极层52，因此，半导体器件1设置的凹槽A可以有2个，其中一个用于放置掺杂层30和源极层51，另一个用于放置掺杂层30和漏极层52。
从图1可以看出，源极层51的下部分可以和掺杂层30层叠设置于一个凹槽A中，源极层51的上部分可以设置于一个凹槽A外部。类似的，漏极层52的下部分可以和掺杂层30层叠设置于另一个凹槽A中，漏极层52的上部分可以设置于另一个凹槽A外部。
本申请实施例提供的半导体器件1通过掺杂层30形成电极层50与外延层20的欧姆接触，减小了欧姆接触的接触电阻率，有助于减小半导体器件的导通电阻，进而降低半导体器件的功率损耗。
在一种可能的实现方式中，介质层40可以设有凹槽B(即第二凹槽，图1中未标出)。凹槽B的底部可以位于盖帽层23的表面。其中，盖帽层23的表面可以用于指示盖帽层23背离势垒层22的表面，也就是图1中盖帽层23的上表面。
进一步地，参考图1，半导体器件1还可以包括栅极层60(即第二电极层)，栅极层60可以位于凹槽B内部。栅极层60与盖帽层23可以形成肖特基接触。需要解释的是，肖特基接触是指栅极层60和盖帽层23相接触的情况下，在接触界面处盖帽层23的能带弯曲，形成接触势垒(可以叫作肖特基势垒)。肖特基接触也可以叫作整流接触。
在另一种可能的实现方式中，如图1所示，掺杂层30、外延层20和电极层50均不同。也就是说，掺杂层30与外延层20(可以为盖帽层23、势垒层22或沟道层21)之间存在明确的界限。掺杂层30与电极层50(即掺杂层30与源极层51，掺杂层30与漏极层52)之间也存在明确的界限。
在一示例中，衬底10的材料可以为硅Si(silicon)(可以是含掺杂的硅或者不含掺杂的硅)、碳化硅SiC(silicon carbide)、蓝宝石(sapphire)等各项材料中的任意一种或多种。当然，衬底1的材料还可以为其他材料，本申请实施例不做限定。
在另一示例中，外延层20可以为半导体器件工艺中直接生长在衬底10上的部分。
其中，外延层20中的沟道层21的厚度可以为100nm～500nm，沟道层21的材料可以为氮化镓GaN(gallium nitride)。当然，沟道层21的厚度还可以为其他厚度范围，沟道层21的材料还可以为其他材料，本申请实施例不做限定。
本申请实施例中，沟道层21与外延层20中势垒层22直接可以产生二维电子气(two-dimensional electron gas，2DEG)，如图1所示。需要说明的是，可以用量子限制等物理方法使电子群在一个方向上的运动被局限于一个很小的范围内,而在另外二个方向上可以自由运动的系统称为二维电子系统。于是，可以将二维电子系统中密度较低的电子称为二维电子气。沟道层21可以提高二维电子气的浓度，提高半导体器件1的电流密度，进而提高半导体器件1的输出电流。
在又一些实施例中，势垒层22的材料可以为铝镓氮AlGaN(aluminum galliumnitride)，势垒层22的厚度可以为15nm～40nm。由于势垒层22与沟道层21各自的材料不同，因此两者可以形成异质结。例如，势垒层22的材料可以为铝镓氮AlGaN，沟道层21的材料可以为氮化镓GaN。于是，势垒层22和沟道层21之间可以形成异质结。在异质结的界面处可以获得二维电子气。
需要说明的是，势垒层22的材料还可以为铟铝氮InAlN(indium aluminumnitride)、铟镓氮InGaN(indium gallium nitride)和铝铟铝氮AlInGaN(aluminum indiumgallium nitride)中的任意一种，或前述材料(包括铝镓氮AlGaN)的任意组合。于是，势垒层22的厚度可以为5nm～20nm。同样，势垒层22与沟道层21可以形成异质结。
还需要说明的是，势垒层22的材料可以为其他材料，势垒层22的厚度还可以为其他厚度范围，本申请实施例不做限定。
在又一些实施例中，外延层20中盖帽层23的材料可以为GaN，盖帽层23的厚度可以为1nm～5nm。盖帽层23可以用于防止势垒层22氧化，进而保护势垒层22的界面。当然，盖帽层23的材料还可以为其他材料，盖帽层23的厚度还可以为其他厚度范围，本申请实施例不做限定。
在又一些实施例中，源极层51的材料可以采用钛Ti(titanium)、金Au(aurum)和铝Al(Aluminium)等各项材料中的任意一种或多种。也就是说，源极层51可以采用Ti、Au或Al，还可以采用Ti、Au和Al中至少两种金属的合金。
类似的，漏极层52的材料也可以采用钛Ti(titanium)、金Au(aurum)和铝Al(Aluminium)等各项材料中的任意一种或多种。
栅极层60可以采用Ti、Au和镍Ni(nickel)等各项材料中的任意一种或多种。也就是说，栅极层60可以采用Ti、Au或Ni，还可以采用Ti、Au和Ni中至少两种金属的合金。
当然，源极层51、漏极层52和栅极层60的材料还可以分别其他材料，本申请实施例不做限定。
本申请实施例中，源极层51和漏极层52的材料相同，两者分别采用Ti、Al和Au的合金。而且，可以以Ti、Al、Ti、Au的顺序层叠设置，对应的厚度分别为20nm、150nm、30nm、50nm。
在又一些实施例中，掺杂层30的材料可以为Si、氧化硅SiO2(silicon dioxide)、氮化硅SiN(silicon nitride)和氮氧化硅SiON(silicon oxynitride)中的任意一种或多种。掺杂层30的厚度可以为1nm～50nm。另外，掺杂层30的状态可以为单晶状态、多晶状态或非晶状态。通过掺杂层30可以实现源极层51与外延层20的欧姆接触以及漏极层52与外延层20的欧姆接触。当然，掺杂层30的材料还可以为其他材料，掺杂层30的厚度还可以为其他厚度范围，本申请实施例不做限定。
在一个实施例中，掺杂层30的厚度可以为5nm。掺杂层30的材料可以为Si，状态为多晶状态，也就是说，掺杂层30为多晶硅。
进一步地，掺杂层30从硅的峰值浓度(可以为80％、70％、60％等)降到硅浓度为10％的厚度小于20nm。可以理解的，硅的浓度为峰值浓度的情况下，掺杂层30可以对应一个厚度。硅的浓度为10％的情况下，掺杂层30可以对应另一个厚度。两个厚度之间的厚度差可以为20nm。当然，两个厚度之间的厚度差会随着硅的浓度而改变，本申请实施例对掺杂层30从硅的峰值浓度降到硅浓度为10％的厚度不做限定。
当然，还可以设定掺杂层30中硅的第一浓度为60％，硅的第二浓度为10％。那么，掺杂层30从硅的第一浓度降到硅的第二浓度的厚度可以小于20nm。当然，硅的第一浓度和第二浓度还可以分别为其他浓度，掺杂层30从硅的第一浓度降到硅的第二浓度的厚度也可以为其他厚度范围，本申请实施例不做限定。
在又一些实施例中，介质层40可以包括一层介质层。那么，介质层40的材料可以为SiO2或SiN等，厚度可以为10nm～500nm。
介质层40也可以包括两层层叠设置的介质层。那么，其中一层介质层的材料可以为SiO2，另一层介质层的材料可以为SiN。或者，其中一层介质层的材料可以为Al2O3，另一层介质层的材料可以为SiN。当然，两层介质层的材料可以相同，可以都为SiO2或者SiN。两层介质层的厚度可以分别为5nm～500nm。能够增大介质层40的相对介电常数，进而提高了介质层40的绝缘性，减小了半导体器件1的静态电流，降低半导体器件1的静态功耗。当然，介质层40的材料还可以为其他材料，厚度也可以为其他厚度范围，本申请实施例不做限定。
在本申请的一些实施例中，上述凹槽A的底部可以位于盖帽层23、势垒层22或沟道层21。可以参考以下图2至图7介绍凹槽A的位置。需要说明的是，为了清楚的描述凹槽A底部的位置，上述图2至图7中未示出电极层50。
凹槽A底部的位置可以分以下几种情况：
情况一：凹槽A的底部可以位于盖帽层23内部，如图2所示。或者，凹槽A的底部位于盖帽层23的靠近介质层40的表面，如图3所示。也就是说，凹槽A的底部可以位于盖帽层23的内部或上表面。
于是，掺杂层30与盖帽层23可以发生化学反应，形成N型掺杂(如硅掺杂)区域。电极层50与N型掺杂区域发生化学反应，可形成低电阻率的欧姆接触。也就是说，实现了电极层50与盖帽层23的欧姆接触，且通过掺杂层30减小了欧姆接触的接触电阻率。
情况二：凹槽A的底部可以位于势垒层22的内部，如图4所示。或者，凹槽A的底部可以位于势垒层22的靠近盖帽层21的表面，如图5所示。也就是说，凹槽A的底部可以位于势垒层22的内部或上表面。
于是，掺杂层30与势垒层22可以发生化学反应，形成N型掺杂(如硅掺杂)区域。电极层50与N型掺杂区域发生化学反应，可形成低电阻率的欧姆接触。也就是说，实现了电极层50与势垒层22的欧姆接触，且通过掺杂层30减小了欧姆接触的接触电阻率。
情况三：凹槽A的底部可以位于沟道层21的内部，如图6所示。或者，凹槽A的底部可以位于沟道层21的靠近势垒层22的表面，如图7所示。也就是说，凹槽A的底部可以位于沟道层21的内部或上表面。
于是，掺杂层30与沟道层21可以发生化学反应，形成N型掺杂(如硅掺杂)区域。电极层50与N型掺杂区域发生化学反应，可形成低电阻率的欧姆接触。也就是说，实现了电极层50与沟道层21的欧姆接触，且通过掺杂层30减小了欧姆接触的接触电阻率。
进一步地，凹槽A的底部与沟道层21的上表面距离10nm以内。那么，可以具有以下两种结构：
结构一：凹槽A的底部可以位于势垒层22内部且与沟道层21的上表面距离10nm以内，如图1所示。
结构二：凹槽A的底部可以位于沟道层21内部且与沟道层21的上表面距离10nm以内，如图8所示。
需要说明的是，上述两种结构同样可以实现电极层50与势垒层22的欧姆接触，或者实现电极层50与沟道层21的欧姆接触，且可以最大程度的降低欧姆接触的接触电阻率，可以将接触电阻率降低到0.5Ω·mm，提高半导体器件1的工作效率的同时，能够降低半导体器件1的制备成本。
示例性的，本申请实施例提供的半导体器件1可以为场效应晶体管，进一步可以为高电子迁移率晶体管(high electron mobility transistor，HEMT)、异质结场效应晶体管(heterojunction field effect transistor，HFET)或者调制掺杂场效应管(modulation-doped FET，MODFET)。当然，半导体器件1还可以为其他类型的晶体管，本申请实施例不做限定。
本申请实施例提供了一种半导体器件1的制备方法，如图9所示，制备过程100可以按照如下步骤实现：
步骤S101：对外延层20进行光刻，形成掩膜层70，如图10所示。
进一步地，参考图11，步骤S101中对外延层20进行光刻形成掩膜层70可以进一步按照如下步骤实现：
步骤S101a1：在外延层20(可以是外延层20的盖帽层23)表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的外延层20进行烘烤。
可选地，预设烘烤温度可以为90℃～120℃。预设烘烤时间可以为60s～120s，使液态的光刻胶在外延层20表面固化。当然，预设烘烤温度还可以为其他温度范围，预设烘烤时间还可以为其他时间范围，本申请实施例不做限定。
本申请实施例中，在外延层20的表面涂光刻胶，在90℃的烘烤温度下对涂有光刻胶的外延层20烘烤90s。
在一示例中，光刻胶可以是Az5214型光刻胶。当然，光刻胶还可以为其他类型，本申请实施例不做限定。
步骤S101a2：按照预设曝光时间，对烘烤后的外延层20进行曝光。
可选地，预设曝光时间可以为100ms～1000ms，能够将掩模版上的图形转移到固化后的光刻胶上。当然，预设曝光时间还可以为其他时间范围，本申请实施例不做限定。
本申请实施例中，对烘烤后的外延层20曝光200ms。
步骤S101a3：采用显影液，并按照预设显影时间对曝光后的外延层20进行显影，形成掩膜层70。
在一示例中，显影液可以为四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液(可以简称为TMAH溶液)。当然，显影液还可以为其他溶液，本申请实施例不做限定。
在另一示例中，预设显影时间可以为30s～90s，可以将固化后的光刻胶上的图形转移至外延层20上。
在本申请实施例中，可以采用TMAH溶液对曝光后的外延层20显影50s，形成厚度为1um的掩膜层70。
再次参考图9，制备过程100还可以包括：
步骤S102：根据掩膜层70形成掺杂层30，可以分为以下几种实施例进行介绍：
在本申请的一些实施例中，如图12所示，按照以下步骤形成掺杂层30：
步骤S102a1：根据图10的掩膜层70对部分外延层20进行刻蚀，形成凹槽A，如图13所示。
可选地，可以采用干法刻蚀工艺或者湿法刻蚀工艺对部分外延层20刻蚀5min～100min。其中，干法刻蚀工艺可以包括反应离子刻蚀(reaction ion etch，RIE)工艺(简称RIE工艺)、电感耦合等离子体刻蚀(inductively coupling plasma etch，ICP)工艺(简称为ICP工艺)、离子束刻蚀(ion beam etching，IBE)工艺(简称为IBE工艺)、先进氧化物刻蚀(advanced oxide etch，AOE)工艺(简称为AOE工艺)中的任意一项。
本申请实施例中，可以采用ICP工艺对部分外延层20刻蚀10min，通过电感耦合等离子体对部分外延层20的物理轰击，同时电感耦合等离子体与外延层20发生化学反应，实现双重作用的刻蚀，刻蚀速率快。
本申请实施例中，可以采用Ar对凹槽A处理10min，不仅能够增大凹槽A的表面粗糙度，还可以增加凹槽A表面的N空位，进一步降低电极层50与外延层20的欧姆接触的接触电阻率。
步骤S102a3：采用沉积工艺在凹槽A内部形成掺杂层30，如图14和图15所示。
需要说明的是，掺杂层30的材料、状态和厚度等可以参考上文介绍，本申请实施例不再赘述。
可选地，沉积工艺可以包括原子层沉积(atomic layer deposition，ALD)工艺(简称为ALD工艺)、等离子体增强原子层沉积(plasma enhanced atomic layer deposition，PEALD)工艺(简称为PEALD工艺)、等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)工艺(简称为PECVD工艺)、电感耦合等离子体化学气相沉积(inductively coupled plasma chemical vapor deposition，ICPCVD)工艺(简称为ICPCVD工艺)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺(简称为LPCVD工艺)、电子束蒸发(electronic beam evaporation，EBE)工艺(简称为EBE工艺)和溅射沉积工艺中的任意一项。
本申请实施例中，采用PECVD工艺在凹槽A内部沉积多晶硅，形成厚度为5nm的掺杂层30。
在本申请的另一些实施例中，如图16所示，按照以下步骤形成掺杂层30：
步骤S102b1：按照预设处理时间，采用等离子体对图10中外延层20的表面进行处理，如图17所示。也就是说，得到图10所示的结构后，可以不对外延层20进行刻蚀，直接对外延层20的表面进行处理。
需要说明的是，预设处理时间和等离子体的相关介绍可参考上文，本申请实施例不再赘述。
步骤S102b2：根据掩膜层70，在外延层20(可以是盖帽层23)的表面形成掺杂层30，如图18所示。
通过对比可以发现，图12所示的实施例中，根据掩膜层70对部分外延层20进行刻蚀形成凹槽A，对凹槽A进行处理，进一步在凹槽A内部形成掺杂层30。而图16所示的实施例中，未对部分外延层20进行刻蚀，而是直接对外延层20的表面进行处理，并根据掩膜层70在外延层20的表面形成掺杂层30。
在本申请的一种可能实现的方式中，如图19所示，可以在图15中掺杂层30的表面形成电极层50(包括源极层51和漏极层52)。去除掩膜层70，如图20所示。按照预设退火温度对电极层50进行退火，进而不仅可以实现电极层50与外延层20的欧姆接触，而且通过掺杂层30可以降低欧姆接触的接触电阻率。
在本申请的另一种可能实现的方式中，可以在图18中掺杂层30的表面形成电极层50(包括源极层51和漏极层52)。去除掩膜层70，如图21所示。按照预设退火温度对电极层50进行退火，同样可以实现电极层50与外延层20的欧姆接触，而且通过掺杂层30可以降低欧姆接触的接触电阻率。
上述两种可能实现的方式中，掺杂层30的材料、状态和厚度等可以参考上文介绍，本申请实施例在此不再赘述。
可选地，可以以400℃～800℃的预设退火温度，采用退火炉等退火设备或激光对源极层51和漏极层52进行退火，对退火设备的性能要求低，实现相对较低温度的退火，不仅降低了退火成本，且与后续栅极层60的制备工艺兼容。
进一步地，上述两种可能实现的方式可以采用上述沉积工艺中的任意一项在盖帽层23的表面沉积金属，并通过剥离工艺或者干法刻蚀工艺等将掩膜层70表面的金属去除，形成源极层51和漏极层52。其中，剥离工艺是指盖帽层23经过涂覆光致抗蚀剂、曝光、显影后，以具有一定图形的光致抗蚀剂为掩模，蒸发沉积的金属，然后在去除光致抗蚀剂的同时，剥离掩膜上沉积的金属，即可形成源极层51和漏极层52。干法刻蚀工艺是指利用反应气体与等离子体对沉积的金属进行刻蚀。本申请实施例中，可以采用反应离子刻蚀工艺去除掩膜层70表面的金属，形成源极层51和漏极层52。
本申请实施例中，采用EBE工艺在掺杂层30的表面依次沉积Ti、Al、Ti、Au，形成源极层51和漏极层52。其中，Ti、Al、Ti、Au的厚度对应为20nm、150nm、30nm、50nm。
在本申请的一些实施例中，如图22所示，本申请实施例在图20或图21的基础上，还可以通过以下步骤形成栅极层60：
步骤S104a1：在外延层20(可以是盖帽层23)的表面形成介质层40。
需要说明的是，在图20所示的基础上形成介质层40，如图23所示；或者还可以在图21所示的基础上形成介质层40，此处不再赘述。
步骤S104a2：对介质层40进行光刻和刻蚀，形成凹槽B。
例如，在图23所示的介质层40的基础上，形成凹槽B，如图24所示。
步骤S104a3：在凹槽B内部形成栅极层60。
例如，在图24所示的基础上形成栅极层60，如图1所示。
综上所述，本申请实施例提供半导体器件1的制备方法可以通过图25或图26实现，下面详细介绍步骤。
如图25所示，制备过程200可以通过以下步骤实现：
步骤S201：对外延层20进行光刻，形成掩膜层70，如图10所示。
步骤S202：根据掩膜层70对部分外延层20进行刻蚀，形成凹槽A，如图13所示。
步骤S203：采用等离子体对凹槽A进行处理，如图14所示。
步骤S204：在凹槽A内部形成掺杂层30，如图15所示。
步骤S205：在掺杂层30的表面形成电极层50，如图19所示。
步骤S206：去除掩膜层70，如图20所示。
步骤S207：按照预设退火温度对电极层50进行退火。
步骤S208：在外延层20的表面形成介质层40，如图23所示。
步骤S209：对介质层40进行光刻和刻蚀，形成凹槽B。
步骤S210：在凹槽B内部形成栅极层60，如图1所示。
需要说明的是，上述步骤S201至步骤S210的详细过程可以参考上文介绍，本申请实施例不再赘述。
如图26所示，制备过程300可以通过以下步骤实现：
步骤S301：对外延层20进行光刻，形成掩膜层70，如图10所示。
步骤S302：采用等离子体对外延层20进行处理，如图17所示。
步骤S303：根据掩膜层70，在外延层20的表面形成掺杂层30，如图18所示。
步骤S304：在掺杂层70的表面形成电极层50。
步骤S305：去除掩膜层70，如图21所示。
步骤S306：按照预设退火温度对电极层50进行退火。
步骤S307：在外延层20的表面形成介质层40。
步骤S308：对介质层40进行光刻和刻蚀，形成凹槽B。
步骤S309：在凹槽B内部形成栅极层60。
需要说明的是，上述步骤S301至步骤S309的详细过程可以参考上文介绍，本申请实施例不再赘述。
通过对比可以发现，制备过程200中，对部分外延层20进行刻蚀，之后形成掺杂层30、电极层50、介质层40和栅极层60的。而制备过程300中，仅对外延层20进行光刻，之后形成掺杂层30、电极层50、介质层40和栅极层60。
本申请实施例提供了另一种半导体器件1的制备方法，如图27所示，制备过程400可以按照如下步骤实现：
步骤S401：对介质层40进行光刻，形成掩膜层70。
可选地，在对介质层40进行光刻前，可以在外延层20的表面形成介质层40，如图28所示。
进一步地，参考图29，步骤S101中对介质层40进行光刻形成掩膜层70(如图30所示)可以进一步按照如下步骤实现：
步骤S401a1：在介质层40表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的介质层40进行烘烤。
可选地，可以以90℃～120℃的预设烘烤温度和60s～120s的预设烘烤时间对涂有光刻胶的介质层40进行烘烤，使液态的光刻胶在介质层40表面固化。当然，还可以为其他烘烤温度和其他烘烤时间对涂有光刻胶的介质层40进行烘烤，本申请实施例不做限定。
本申请实施例中，可以在介质层40的表面涂光刻胶Az5214，在90℃的烘烤温度下对涂有光刻胶的介质层40烘烤90s。
步骤S401a2：按照预设曝光时间，对烘烤后的介质层40进行曝光。
类似的，可以以100ms～1000ms的预设曝光时间对烘烤后的介质层40进行曝光，能够将掩模版上的图形转移转移到固化后的光刻胶上。当然，预设曝光时间还可以为其他时间范围，本申请实施例不做限定。
本申请实施例中，可以对烘烤后的介质层40曝光200ms。
步骤S401a3：采用显影液，并按照预设显影时间对曝光后的介质层40进行显影，形成掩膜层70，如图30所示。
类似的，可以采用TMAH溶液，以30s～90s的预设显影时间对曝光后的介质层40进行显影，可以将固化后的光刻胶上的图形转移至介质层40上。当然，显影液还可以为其他溶液，预设显影时间还可以为其他时间范围，本申请实施例不做限定。
在本申请实施例中，可以采用TMAH溶液对曝光后的介质层40显影50s，形成厚度为1um的掩膜层70。
步骤S402：根据掩膜层70形成掺杂层30，可以分为以下几种实施例进行介绍：
在本申请的一些实施例中，可以按照以下步骤形成掺杂层30：
步骤S402a1：根据图30的掩膜层70对介质层40和部分外延层20进行刻蚀，形成凹槽A，如图31所示。
步骤S402a2：去除掩膜层70，如图32所示。
步骤S402a3：按照预设处理时间，采用等离子体对凹槽A进行处理，如图33所示。
需要说明的是，预设处理时间和等离子体的介绍可以参考前文介绍，本申请实施例不再赘述。
本申请实施例中，可以采用Ar对凹槽A处理10min，不仅能够增大凹槽A的表面粗糙度，还可以增加凹槽A表面的N空位，进一步降低电极层50与外延层20的欧姆接触的接触电阻率。
步骤S402a4：采用沉积工艺在凹槽A内部形成掺杂层30，如图34所示。
需要说明的是，掺杂层30的材料、状态和厚度以及沉积工艺等可以参考上文介绍，本申请实施例不再赘述。
本申请实施例中，采用PECVD工艺在凹槽A内部沉积多晶硅，形成厚度为5nm的掺杂层30。
在本申请的另一些实施例中，可以按照以下步骤形成掺杂层30：
步骤S402b1：根据图30的掩膜层70对介质层40进行刻蚀，形成凹槽A，如图35所示。
步骤S402b2：去除掩膜层70。
步骤S402b3：按照预设处理时间，采用等离子体对凹槽A进行处理。
需要说明的是，预设处理时间和等离子体的介绍可以参考前文介绍，本申请实施例不再赘述。
本申请实施例中，可以采用Ar对凹槽A处理10min，不仅能够增大凹槽A的表面粗糙度，还可以增加凹槽A表面的N空位，进一步降低电极层50与外延层20的欧姆接触的接触电阻率。
步骤S402b4：采用沉积工艺在凹槽A内部形成掺杂层30，如图36所示。
需要说明的是，掺杂层30的材料、状态和厚度以及沉积工艺等可以参考上文介绍，本申请实施例不再赘述。
本申请实施例中，采用PECVD工艺在凹槽A内部沉积多晶硅，形成厚度为5nm的掺杂层30。
通过对比可以发现，步骤S402a1至步骤S402a4的实施例中，根据掩膜层70对介质层40和部分外延层20进行刻蚀形成凹槽A，对凹槽A进行处理，进一步在凹槽A内部形成掺杂层30。而步骤S402b1至步骤S402b4的实施例中，根据掩膜层70对仅介质层40进行刻蚀形成凹槽A，对凹槽A进行处理，进一步在凹槽A内部形成掺杂层30。
在本申请的一种可能实现的方式中，可以在图34中掺杂层30的表面形成电极层50(也就是形成源极层51和漏极层52)，如图23所示。按照预设退火温度对电极层50进行退火，进而不仅可以实现电极层50与外延层20的欧姆接触，而且通过掺杂层30可以降低欧姆接触的接触电阻率。
在本申请的另一种可能实现的方式中，可以在图36中掺杂层30的表面形成电极层50(也就是形成源极层51和漏极层52)。按照预设退火温度对电极层50进行退火，同样可以实现电极层50与外延层20的欧姆接触，而且通过掺杂层30可以降低欧姆接触的接触电阻率。
上述两种可能实现的方式中，掺杂层30的材料、状态和厚度等可以参考上文介绍，本申请实施例在此不再赘述。
可选地，可以以400℃～800℃的预设退火温度，采用退火炉等退火设备或激光对源极层51和漏极层52进行退火，对退火设备的性能要求低，实现相对较低温度的退火，不仅降低了退火成本，且与后续栅极层60的制备工艺兼容。
进一步的，上述两种可能实现的方式可以采用上述沉积工艺中的任意一项在盖帽层23的表面沉积金属，并通过剥离工艺或者刻蚀工艺等将掩膜层70表面的金属去除，形成源极层51和漏极层52。
本申请实施例中，采用EBE工艺在掺杂层30的表面依次沉积Ti、Al、Ti、Au，形成源极层51和漏极层52。其中，Ti、Al、Ti、Au的厚度对应为20nm、150nm、30nm、50nm。
在本申请的一些实施例中，本申请实施例在图23的基础上，还可以通过以下步骤形成栅极层60：
步骤S404a1：对介质层40进行光刻和刻蚀，形成凹槽B。
例如，在图23所示的基础上形成凹槽B，如图24所示。
步骤S404a2：在凹槽B内部形成栅极层60。
例如，在图24所示的基础上形成栅极层60，如图1所示。
综上所述，本申请实施例提供半导体器件1的制备方法可以通过图37实现，下面详细介绍步骤。
如图37所示，制备过程500可以通过以下步骤实现：
步骤S501：在外延层20表面形成介质层40，如图28所示。
步骤S502：对介质层40进行光刻，形成掩膜层70，如图30所示。
步骤S503：根据掩膜层70对介质层40和部分外延层20进行刻蚀，形成凹槽A。或者，根据掩膜层70对介质层40进行刻蚀，形成凹槽A。
需要说明的是，若对介质层40和部分外延层2进行刻蚀，形成的凹槽A如图31所示。若对介质层40进行刻蚀，形成的凹槽A如图35所示。
步骤S504：去除掩膜层70，如图32所示。
步骤S505：采用等离子体对凹槽A进行处理，如图33所示。
步骤S506：在凹槽A内部形成掺杂层30，如图34或图36所示。
步骤S507：在掺杂层30的表面形成电极层50，如图23所示。
步骤S508：按照预设退火温度对电极层50进行退火。
步骤S509：对介质层40进行光刻和刻蚀，形成凹槽B。
步骤S510：在凹槽B内部形成栅极层60，如图1所示。
需要说明的是，上述步骤S501至步骤S510的详细过程可以参考上文介绍，本申请实施例不再赘述。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本申请实施例提供了一种电子芯片，可以包括无源器件和半导体器件1。其中，无源器件可以与半导体器件1电连接。
可选地，无源器件可以为电阻、电容等。当然，无源器件还可以为其他器件，本申请实施例不做限定。
本申请实施例提供了一种电子设备，可以包括电路板和上述电子芯片。其中，电子芯片可以设置在电路板上。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (20)

1.一种半导体器件，其特征在于，包括外延层、掺杂层、介质层和第一电极层；
所述外延层和所述介质层层叠设置，所述半导体器件设有第一凹槽，所述掺杂层和所述第一电极层的一部分层叠设置于所述第一凹槽内部。
2.根据权利要求1所述的半导体器件，其特征在于，所述掺杂层的材料为硅、氧化硅、氮化硅和氮氧化硅中的一种或多种；
所述掺杂层的状态为单晶状态、多晶状态或非晶状态；
所述掺杂层的厚度为1nm～50nm。
3.根据权利要求2所述的半导体器件，其特征在于，所述掺杂层从硅的峰值浓度降到硅浓度为10％的厚度小于20nm。
4.根据权利要求2所述的半导体器件，其特征在于，所述掺杂层从硅的第一浓度降到硅浓度为10％的厚度小于20nm；
其中，所述第一浓度大于或等于60％。
5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述掺杂层、所述外延层和所述第一电极层均不同。
6.根据权利要求1至5中任一项所述的半导体器件，其特征在于，所述外延层包括层叠设置于衬底表面的沟道层、势垒层和盖帽层；
所述第一凹槽的底部位于所述盖帽层、所述势垒层或所述沟道层。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一凹槽的底部与所述沟道层的表面距离20nm以内；所述沟道层的表面用于指示所述沟道层靠近所述势垒层的表面。
8.根据权利要求6或7所述的半导体器件，其特征在于，所述介质层设有第二凹槽，所述第二凹槽的底部位于所述盖帽层的表面；所述盖帽层的表面用于指示所述盖帽层背离所述势垒层的表面；
所述半导体器件还包括第二电极层，所述第二电极层的一部分位于所述第二凹槽内部。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一电极层的材料包括钛Ti、金Au和铝Al中的一种或多种；
所述第二电极层的材料包括所述钛Ti、所述金Au和镍Ni中的一种或多种。
10.一种半导体器件的制备方法，其特征在于，包括：
对外延层或介质层进行光刻，形成掩膜层；
根据所述掩膜层形成掺杂层；
在所述掺杂层的表面形成第一电极层，按照预设退火温度对所述第一电极层进行退火。
11.根据权利要求10所述的制备方法，其特征在于，所述根据所述掩膜层形成掺杂层，包括：
根据所述掩膜层，在所述外延层的表面形成所述掺杂层。
12.根据权利要求11所述的制备方法，其特征在于，所述制备方法还包括：
按照预设处理时间，采用等离子体对所述外延层的表面进行处理，
其中，所述预设处理时间为2min～60min；
所述等离子体包括氢气H2、氮气N2、氨气NH3、氯气Cl2、氩气Ar和氧气O2中的一种或多种。
13.根据权利要求10所述的制备方法，其特征在于，所述根据所述掩膜层形成掺杂层，包括：
根据所述掩膜层对部分所述外延层进行刻蚀，形成第一凹槽；
采用沉积工艺在所述第一凹槽内部形成所述掺杂层。
14.根据权利要求10所述的制备方法，其特征在于，所述根据所述掩膜层形成掺杂层，包括：
根据所述掩膜层对所述介质层进行刻蚀，形成第一凹槽；或者，根据所述掩膜层对所述介质层和部分所述外延层进行刻蚀，形成第一凹槽；
采用沉积工艺在所述第一凹槽内部形成掺杂层。
15.根据权利要求13或14所述的制备方法，其特征在于，所述制备方法还包括：
按照预设处理时间，采用等离子体对所述第一凹槽进行处理，
其中，所述预设处理时间为2min～60min；
所述等离子体包括氢气H2、氮气N2、氨气NH3、氯气Cl2、氩气Ar和氧气O2中的一种或多种。
16.根据权利要求10至15中任一项所述的制备方法，其特征在于，所述掺杂层的材料为硅、氧化硅或氮化硅；
所述掺杂层的状态为单晶状态、多晶状态或非晶状态；
所述掺杂层的厚度为1nm～50nm。
17.根据权利要求16所述的制备方法，其特征在于，所述掺杂层从硅的第一浓度降到硅浓度为10％的厚度小于20nm；
所述第一浓度大于或等于60％。
18.根据权利要求10至17中任一项所述的制备方法，其特征在于，所述掺杂层、所述外延层和所述第一电极层均不同。
19.一种电子芯片，其特征在于，包括无源器件和与所述无源器件电连接的如权利要求1至9中任一项所述的半导体器件。
20.一种电子设备，其特征在于，包括电路板和设置在所述电路板上的如权利要求19所述的电子芯片。
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