CN117747635A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明涉及半导体装置及其制造方法。半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域及第三半导体区域、第一导电型的第四半导体区域、栅极电极及第二电极。第四半导体区域包含位于第三半导体区域之上的第一部分和在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上与第一部分并排的第二部分。第一部分的第一导电型的杂质浓度低于第二部分的第一导电型的杂质浓度。栅极电极在第二方向上隔着栅极绝缘层与第二半导体区域相对。第二电极包含在第二方向上与第二半导体区域的一部分及第三半导体区域相接的连接部。第二电极设置在第二半导体区域及第四半导体区域之上。第二电极与第一部分及第二部分相接。

Description

半导体装置及其制造方法

本申请享受以日本专利申请2022-150004号(申请日：2022年9月21日)、以及日本专利申请2022-197259号(申请日：2022年12月9日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置及其制造方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET：Metal Oxide Semiconductor FieldEffect Transistor)等半导体装置被用于电力转换等用途。希望每个半导体装置的特性的偏差小。

发明内容

实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、栅极电极以及第二电极。所述第一半导体区域设置在所述第一电极之上。所述第二半导体区域设置在所述第一半导体区域之上。所述第三半导体区域设置在所述第二半导体区域的一部分之上。所述第三半导体区域的第二导电型的杂质浓度高于所述第二半导体区域的第二导电型的杂质浓度。所述第四半导体区域包含：第一部分，位于所述第三半导体区域之上；以及第二部分，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上与所述第一部分并排。所述第一部分的第一导电型的杂质浓度比所述第二部分的第一导电型的杂质浓度低。所述栅极电极在所述第二方向上隔着栅极绝缘层与所述第二半导体区域相对。所述第二电极包含在所述第二方向上与所述第二半导体区域的所述一部分及所述第三半导体区域相接的连接部。所述第二电极设置在所述第二半导体区域及所述第四半导体区域之上。所述第二电极与所述第一部分及所述第二部分相接。

根据本实施方式，提供能够抑制特性的偏差的半导体装置及其制造方法。

附图说明

图1是表示第一实施方式的半导体装置的一部分的立体剖视图。

图2是将图1的一部分放大后的剖视图。

图3是表示第一实施方式的半导体装置的一部分的俯视图。

图4是表示第一实施方式的半导体装置的制造方法的剖视图。

图5是表示第一实施方式的半导体装置的制造方法的剖视图。

图6是表示第一实施方式的半导体装置的制造方法的剖视图。

图7是表示第一实施方式的半导体装置的制造方法的剖视图。

图8是表示第一实施方式的半导体装置的制造方法的剖视图。

图9是表示参考例的半导体装置的制造方法的剖视图。

图10是表示参考例的半导体装置的制造方法的剖视图。

图11是表示参考例的半导体装置的一部分的剖视图。

图12是表示第一实施方式的第一变形例的半导体装置的一部分的剖视图。

图13是表示第一实施方式的第二变形例的半导体装置的一部分的剖视图。

图14是表示第一实施方式的第三变形例的半导体装置的一部分的剖视图。

图15是表示第一实施方式的第四变形例的半导体装置的一部分的剖视图。

图16是表示第二实施方式的半导体装置的一部分的剖视图。

图17是表示第二实施方式的半导体装置的制造方法的剖视图。

图18是表示第二实施方式的半导体装置的制造方法的剖视图。

具体实施方式

以下，参照附图对本发明的各实施方式进行说明。

附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。

在本申请说明书和各图中，对与已经说明过的要素相同的要素标注相同的附图标记并适当省略详细的说明。

在以下的说明以及附图中，n⁺、n⁺以及p⁺、p的标记表示各杂质浓度的相对的高低。即，带有“+”的标记表示与不带有“+”和“-”中的任一个的标记相比杂质浓度相对较高，带有“-”的标记表示与不带有任一个的标记相比杂质浓度相对较低。这些标记表示在各个区域中包含p型杂质和n型杂质这两者的情况下，这些杂质相互补偿之后的净杂质浓度的相对高低。

关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反转而实施各实施方式。

图1是表示第一实施方式的半导体装置的一部分的立体剖视图。

第一实施方式的半导体装置100是MOSFET。如图1所示，半导体装置100包含n^-型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基底区域2(第二半导体区域)、p⁺型接触区域3(第三半导体区域)、n⁺型源极区域4(第四半导体区域)、p⁺型接触区域5(第五半导体区域)、n⁺型漏极区域6、栅极电极10、栅极绝缘层11、绝缘层12、漏极电极21(第一电极)及源极电极22(第二电极)。另外，在图1中，源极电极22由虚线表示。

在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极21朝向n^-型漂移区域1的方向设为Z方向(第一方向)。将与Z方向垂直且相互正交的两个方向设为X方向(第二方向)及Y方向(第三方向)。另外，为了说明，将从漏极电极21朝向n^-型漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极21与n^-型漂移区域1的相对位置关系，与重力的方向无关。

在半导体装置100的下表面设置有漏极电极21。n⁺型漏极区域6设置在漏极电极21之上，与漏极电极21电连接。n^-型漂移区域1设置在n⁺型漏极区域6之上。n^-型漂移区域1经由n⁺型漏极区域6与漏极电极21电连接。n^-型漂移区域1的n型杂质浓度比n⁺型漏极区域6的n型杂质浓度低。

p型基底区域2设置在n^-型漂移区域1之上。p⁺型接触区域3设置在p型基底区域2的一部分(接触部分2a)之上。p⁺型接触区域3的p型杂质浓度高于p型基底区域2的p型杂质浓度。

n⁺型源极区域4设置在p型基底区域2以及p⁺型接触区域3之上。n⁺型源极区域4包含第一部分4a及第二部分4b。第一部分4a设置在p⁺型接触区域3之上。第二部分4b与第一部分4a在X方向上并排。

栅极电极10在X方向上隔着栅极绝缘层11与p型基底区域2相对。在图示的例子中，栅极电极10隔着栅极绝缘层11与n^-型漂移区域1的一部分、p型基底区域2以及n⁺型源极区域4的一部分相对。

源极电极22设置在半导体装置100的上表面，位于p型基底区域2以及n⁺型源极区域4之上。源极电极22包含连接部22a。连接部22a朝向下方延伸，在X方向上与接触部分2a、p⁺型接触区域3以及n⁺型源极区域4并排。接触部分2a以及p⁺型接触区域3在X方向上位于栅极电极10与连接部22a之间。

p⁺型接触区域5在Z方向上设置在p型基底区域2与连接部22a之间。p⁺型接触区域5的一部分也可以在X-Y面设置在连接部22a的下端的周围。p⁺型接触区域5的p型杂质浓度高于p型基底区域2的p型杂质浓度。

p⁺型接触区域5位于比p⁺型接触区域3靠下方的位置，并与p⁺型接触区域3分离。p型基底区域2的接触部分2a位于p⁺型接触区域3与p⁺型接触区域5之间。p⁺型接触区域3的p型杂质浓度也可以与p⁺型接触区域5的p型杂质浓度相同。优选p⁺型接触区域3的p型杂质浓度低于p⁺型接触区域5的p型杂质浓度。

连接部22a与接触部分2a、p⁺型接触区域3、第一部分4a以及p⁺型接触区域5相接，这些半导体区域与源极电极22电连接。另外。源极电极22还与第一部分4a的上表面和第二部分4b的上表面相接。在栅极电极10与源极电极22之间设置有绝缘层12。通过绝缘层12，源极电极22与栅极电极10电分离。

图2是将图1的一部分放大后的剖视图。

p⁺型接触区域3以及p⁺型接触区域5分别在Z方向上具有p型杂质浓度的梯度。如图2所示，p⁺型接触区域5在Z方向上在第一位置P1处具有p型杂质浓度的峰值。p⁺型接触区域3在Z方向上在第二位置P2处具有p型杂质浓度的峰值。

例如，在半导体装置100的一个剖面中，沿着Z方向测定p⁺型接触区域3以及p⁺型接触区域5各自的杂质浓度的梯度。此时，在第一位置P1以及第二位置P2，分别出现p型杂质浓度的最大值。优选从p⁺型接触区域5与连接部22a之间的界面至第一位置P1为止的Z方向上的第一距离D1比从n⁺型源极区域4的上表面至第二位置P2为止的Z方向上的第二距离D2短。

关于n⁺型源极区域4，第一部分4a及第二部分4b在Z方向与源极电极22相接。n⁺型源极区域4也可以还包含被绝缘层12覆盖的第三部分4c。第二部分4b在X方向上位于第一部分4a与第三部分4c之间。第一部分4a的n型杂质浓度低于第二部分4b的n型杂质浓度，且低于第三部分4c的n型杂质浓度。

第一部分4a与p⁺型接触区域3相接。第二部分4b及第三部分4c与p型基底区域2相接。在图示的例子中，p⁺型接触区域3与第一部分4a之间的第一结J1位于与p型基底区域2和第二部分4b的第二结J2相同的高度。“高度”对应于Z方向上的位置。

对各要素的尺寸关系的一例进行说明。p⁺型接触区域3的Z方向上的长度比p⁺型接触区域5与p⁺型接触区域3之间的Z方向上的距离短。第一部分4a的Z方向上的长度L1比第二部分4b的Z方向上的长度L2短。从n^-型漂移区域1与p型基底区域2之间的pn结至p⁺型接触区域5的下端为止的距离比从p⁺型接触区域5与连接部22a之间的界面至p⁺型接触区域5的下端为止的距离长。

p⁺型接触区域3的外缘基于p型基底区域2的p型杂质浓度以及p⁺型接触区域3的p型杂质浓度来决定。具有与p⁺型接触区域3分离的位置处的p型基底区域2的p型杂质浓度与p⁺型接触区域3的最大的p型杂质浓度的中间值的点的集合相当于p⁺型接触区域3的外缘。同样地，具有与p⁺型接触区域5分离的位置处的p型基底区域2的p型杂质浓度与p⁺型接触区域5的最大的p型杂质浓度的中间值的点的集合相当于p⁺型接触区域5的外缘。

第二部分4b的上表面包含沿着X-Y面的第一面S1。第一部分4a的上表面包含相对于X方向及Z方向倾斜的第二面S2。第二面S2与第一面S1相连。第二面S2可以与一个方向平行，也可以如图所示那样朝向下方弯曲成凸状。第一部分4a还具有与第二面S2相连的第三面S3。第三面S3相对于Z方向的倾斜度比第二面S2相对于Z方向的倾斜度小。第三面S3也可以与Z方向平行。

如图1所示，p型基底区域2、p⁺型接触区域3、n⁺型源极区域4、p⁺型接触区域5、栅极电极10、绝缘层12、连接部22a分别在Y方向上延伸，在X方向上设置有多个。

图3是表示第一实施方式的半导体装置的一部分的俯视图。图3表示通过n⁺型源极区域4及栅极电极10的X-Y剖面中的构造。

如图3所示，1个连接部22a位于1个p型基底区域2之上。1个p⁺型接触区域3沿着X-Y面设置在1个连接部22a的周围。p⁺型接触区域3的宽度在连接部22a的周围大致恒定。在1个p型基底区域2以及1个p⁺型接触区域3之上，设置有在X方向上相互分离的一对n⁺型源极区域4。

对半导体装置100的动作进行说明。

在相对于源极电极22而言向漏极电极21施加正电压的状态下，栅极电极10被施加阈值以上的电压。在p型基底区域2形成沟道(反型层)，半导体装置100成为导通状态。电子通过沟道从源极电极22流向漏极电极21。当施加到栅极电极10的电压变得低于阈值时，p型基底区域2中的沟道消失，半导体装置100成为截止状态。

当半导体装置100切换为截止状态时，漏极电极21相对于源极电极22的电压上升。随着电压的上升，在半导体装置100的内部产生击穿时，生成大量的载流子。电子向n⁺型漏极区域6移动，从漏极电极21被排出。空穴通过p型基底区域2、p⁺型接触区域3以及p⁺型接触区域5从源极电极22排出。

对各构成要素的材料的一例进行说明。

n^-型漂移区域1、p型基底区域2、p⁺型接触区域3、n⁺型源极区域4、p⁺型接触区域5以及n⁺型漏极区域6作为半导体材料包含硅、碳化硅、氮化镓、或者砷化镓。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或锑。作为p型杂质，能够使用硼。

栅极电极10包含多晶硅等导电材料。栅极绝缘层11及绝缘层12包含氧化硅、氮化硅、或氮氧化硅等绝缘材料。漏极电极21及源极电极22包含钛、钨、或铝等金属。

图4的(a)～图8的(b)是表示第一实施方式的半导体装置的制造方法的剖视图。

首先，准备包含n⁺型半导体层6x和n^-型半导体层1x(第一杂质区域)的半导体基板。n^-型半导体层1x设置在n⁺型半导体层6x之上。通过光刻以及反应性离子蚀刻(RIE)，在n^-型半导体层1x形成开口OP0。通过热氧化，沿着开口OP0的内表面及n^-型半导体层1x的上表面形成绝缘层11x。如图4的(a)所示，通过化学气相沉积(CVD)，在绝缘层11x之上形成导电层10x。

通过化学机械研磨(CMP)及化学干式蚀刻(CDE)，使导电层10x的上表面后退。相互断开的多个导电层10x分别形成于多个开口OP0之中。在n^-型半导体层1x的上表面离子注入p型杂质，如图4的(b)所示，形成p型半导体区域2x(第二杂质区域)。从n^-型半导体层1x朝向p型半导体区域2x的方向与Z方向平行。

在p型半导体区域2x的上表面离子注入n型杂质，形成n⁺型半导体区域4x(第三杂质区域)。通过CVD，在绝缘层11x之上形成绝缘层12x。绝缘层12x包含氧化硅。如图5的(a)所示，通过光刻以及RIE，去除绝缘层11x的一部分以及绝缘层12x的一部分，在绝缘层11x以及绝缘层12x形成开口OP1。n⁺型半导体区域4x的一部分通过开口OP1而露出。通过形成开口OP1时的RIE，n⁺型半导体区域4x的露出的部分的上表面的位置比n⁺型半导体区域4x的其他部分的上表面的位置低。

通过到此为止的工序，制作出包含n^-型半导体层1x(第一杂质区域)、p型半导体区域2x(第二杂质区域)、n⁺型半导体区域4x(第三杂质区域)、具有开口OP1(第一开口)的绝缘层11x以及12x(第一绝缘层)的构造体。

通过开口OP1，向p型半导体区域2x中离子注入p型杂质。由此，如图5的(b)所示，形成p⁺型半导体区域3x(第四杂质区域)。在进行离子注入时，调整加速电压，以使p⁺型半导体区域3x中的p型杂质浓度的峰值位置位于比n⁺型半导体区域4x靠下方的位置。p⁺型半导体区域3x的p型杂质浓度比p型半导体区域2x的p型杂质浓度高。另外，在n⁺型半导体区域4x的露出的部分也注入p型杂质。因此，n⁺型半导体区域4x的露出的部分的n型杂质浓度低于n⁺型半导体区域4x的其他部分的n型杂质浓度。

通过CVD，沿着绝缘层11x及绝缘层12x的表面形成绝缘层12y。例如，绝缘层12y包含氧化硅或氮化硅。通过RIE去除在绝缘层12x的上表面以及开口OP1的底部设置的绝缘层12y。由此，如图6的(a)所示，仅在开口OP1的侧面残留绝缘层12y。

使用绝缘层12x以及绝缘层12y作为掩模，通过开口OP1，通过RIE去除p型半导体区域2x的一部分、p⁺型半导体区域3x的一部分以及n⁺型半导体区域4x的一部分。由此，如图6的(b)所示，形成开口OP2(第二开口)。开口OP2的宽度比形成有p⁺型半导体区域3x时的开口OP1的宽度窄。因此，在开口OP2的两侧面的一部分残留有p⁺型半导体区域3x。

通过开口OP2，向p型半导体区域2x中离子注入p型杂质。由此，如图7的(a)所示，在开口OP2的底部形成p⁺型半导体区域5x(第五杂质区域)。在进行离子注入时，调整加速电压，以使p⁺型半导体区域5x的p型杂质浓度的峰值位于开口OP2的底面附近。例如，用于形成p⁺型半导体区域5x的离子注入中的加速电压被设定为比用于形成p⁺型半导体区域3x的离子注入中的加速电压低。

去除绝缘层12y。如图7的(b)所示，通过化学干法蚀刻(CDE)等的各向同性蚀刻，使绝缘层11x的宽度及绝缘层12x的宽度变窄。由此，被绝缘层11x、绝缘层12x以及绝缘层12y覆盖的n⁺型半导体区域4x的一部分露出。

通过溅射，沿着开口OP1的内表面、开口OP2的内表面以及绝缘层12x的上表面形成金属层22x。金属层22x包含钛。通过溅射，沿着金属层22x的表面形成金属层22y。金属层22y包含氮化钛。如图8的(a)所示，在金属层22y之上形成填埋开口OP1以及开口OP2的金属层22z。金属层22z包含铝。形成由金属层22x～22z构成的源极电极22。

对n⁺型半导体层6x的下表面进行磨削，直至n⁺型半导体层6x成为规定的厚度。如图8的(b)所示，在磨削后的n⁺型半导体层6x的下表面通过铝的溅射形成漏极电极21。通过以上方式，制造出第一实施方式的半导体装置100。

图8的(b)所示的n^-型半导体层1x与图1所示的n^-型漂移区域1对应。p型半导体区域2x与p型基底区域2对应。p⁺型半导体区域3x与p⁺型接触区域3对应。n⁺型半导体区域4x与n⁺型源极区域4对应。p⁺型半导体区域5x与p⁺型接触区域5对应。n⁺型半导体层6x与n⁺型漏极区域6对应。导电层10x与栅极电极10对应。绝缘层11x的一部分与栅极绝缘层11对应。绝缘层11x的另一部分以及绝缘层12x与绝缘层12对应。

对第一实施方式的优点进行说明。

半导体装置100包含由n^-型漂移区域1、p型基底区域2以及n⁺型源极区域4构成的寄生双极晶体管。在空穴通过p型基底区域2时，p型基底区域2的电位上升。当p型基底区域2与n⁺型源极区域4的电位差增大时，寄生双极晶体管能够动作。当寄生双极晶体管动作时，大电流流过半导体装置100，半导体装置100被破坏。为了抑制寄生双极晶体管的动作，希望p型基底区域2与n⁺型源极区域4的电位差小。

p⁺型接触区域5中的空穴的传导率大于p型基底区域2中的空穴的传导率。通过设置p⁺型接触区域5，空穴更容易被向源极电极22排出，从而抑制了p型基底区域2的电位的上升。能够减小p型基底区域2与n⁺型源极区域4的电位差。另外，第一实施方式的半导体装置100还具备p⁺型接触区域3。通过设置p⁺型接触区域3，能够进一步减小p型基底区域2与n⁺型源极区域4的电位差，能够进一步抑制寄生双极晶体管的动作。

另外，为了抑制寄生双极晶体管的动作，也考虑遍及n⁺型源极区域4与p⁺型接触区域5之间的整体地设置p⁺型接触区域3。但是，在该情况下，在半导体装置100的制造工序中，p⁺型接触区域3所包含的p型杂质容易向栅极绝缘层11附近扩散。p型杂质的扩散使得用于切换半导体装置100的导通状态和截止状态的电压的阈值变动。

在第一实施方式的半导体装置100中，p⁺型接触区域3与p⁺型接触区域5分离。在n⁺型源极区域4附近的区域中，与远离n⁺型源极区域4的区域相比，电子浓度高。通过在电子浓度更高的区域中设置p⁺型接触区域3，能够抑制由p型杂质的扩散导致的电压的阈值的变动。能够抑制每个半导体装置100的特性的偏差，提高半导体装置100的可靠性。

并且，在第一实施方式的半导体装置100中，n⁺型源极区域4的第一部分4a及第二部分4b与源极电极22相接触。不仅位于p⁺型接触区域3之上的第一部分4a与源极电极22相接，而且在X方向上与第一部分4a并排的第二部分4b与源极电极22相接。由此，能够降低n⁺型源极区域4与源极电极22之间的电阻，降低半导体装置100的导通电阻。另外，换言之，p⁺型接触区域3以仅位于第一部分4a之下的方式在X方向上与栅极绝缘层11分离。通过p⁺型接触区域3的宽度更窄，能够进一步抑制由于p型杂质从p⁺型接触区域3的扩散而导致栅极电极10的电压的阈值变动。

另外，优选第一部分4a的n型杂质浓度低于第二部分4b的n型杂质浓度。在半导体装置100的制造工序中，在对p⁺型接触区域3以及n⁺型源极区域4的杂质进行加热而使其活化时，p型杂质以及n型杂质分别从p⁺型接触区域3以及n⁺型源极区域4扩散。当n型杂质从n⁺型源极区域4向p⁺型接触区域3扩散时，p⁺型接触区域3的p型杂质浓度降低，相对于p⁺型接触区域3的空穴的电阻增大。其结果，能够增大p型基底区域2与n⁺型源极区域4的电位差。在第一部分4a的n型杂质浓度低于第二部分4b的n型杂质浓度的情况下，能够降低n型杂质从第一部分4a向p⁺型接触区域3的扩散量。其结果，能够减小p⁺型接触区域3的p型杂质浓度的变动，能够抑制p⁺型接触区域3的p型杂质浓度的降低。进一步抑制每个半导体装置100的特性的偏差，能够进一步提高半导体装置100的可靠性。

优选p⁺型接触区域3的p型杂质浓度低于p⁺型接触区域5的p型杂质浓度。p⁺型接触区域3的p型杂质浓度更低，从而能够进一步抑制栅极电极10的电压的阈值的变动。

优选如图2所示，从p⁺型接触区域5与连接部22a之间的界面到第一位置P1为止的第一距离D1比从n⁺型源极区域4的上表面到第二位置P2为止的第二距离D2短。第一距离D1越短，越能够使第二位置P2远离n^-型漂移区域1与p型基底区域2之间的pn结。第二位置P2越远离n^-型漂移区域1与p型基底区域2之间的pn结，则在半导体装置100为截止状态时，耗尽层越容易向p型基底区域2扩展。能够提高半导体装置100的耐压。

对第一实施方式的制造方法的优点进行说明。

图9的(a)～图10的(b)是表示参考例的半导体装置的制造方法的剖视图。

在参考例的制造方法中，首先，在包含n^-型半导体层1x以及n⁺型半导体层6x的半导体基板之上形成p型半导体区域2x、n⁺型半导体区域4x、导电层10x、绝缘层11x以及绝缘层12x。如图9的(a)所示，通过光刻以及RIE，去除绝缘层11x的一部分以及绝缘层12x的一部分，形成开口OP1。

使用绝缘层11x及绝缘层12x作为掩模，通过开口OP1，通过RIE去除p型半导体区域2x的一部分及n⁺型半导体区域4x的一部分。由此，在p型半导体区域2x以及n⁺型半导体区域4x形成开口OP2。通过各向同性蚀刻，如图9的(b)所示，使绝缘层11x的宽度以及绝缘层12x的宽度变窄。

如图10的(a)所示，通过开口OP1以及开口OP2，向p型半导体区域2x以及n⁺型半导体区域4x离子注入p型杂质。由此，如图10的(b)所示，在开口OP2的两侧面的一部分形成p⁺型半导体区域3y。在开口OP2的底部形成p⁺型半导体区域5y。之后，如图10的(b)所示，形成漏极电极21及源极电极22，从而制造参考例的半导体装置100r。

根据参考例的制造方法，能够通过1个工序形成p⁺型半导体区域3y以及p⁺型半导体区域5y。能够削减半导体装置的制造所需的工序数，能够提高半导体装置的生产率。

图11是表示参考例的半导体装置的一部分的剖视图。

在同时形成p⁺型半导体区域3y以及p⁺型半导体区域5y的情况下，p⁺型半导体区域3y的p型杂质浓度的峰值的深度与p⁺型半导体区域5y的p型杂质浓度的峰值的深度相同。即，如图11所示，距离D3与距离D4相同。距离D3是从p⁺型半导体区域5y与连接部22a之间的界面到Z方向上的p⁺型半导体区域5y的p型杂质浓度的峰值的位置P3为止的距离。距离D4是从n⁺型半导体区域4x的上表面到Z方向上的p⁺型半导体区域3y的p型杂质浓度的峰值的位置P3为止的距离。另外，p⁺型半导体区域3y的p型杂质浓度也与p⁺型半导体区域5y的p型杂质浓度实质上相同。

参考例的制造方法及半导体装置100r中，关于n⁺型半导体区域4x与源极电极22之间的电阻或耐压，还有改善的余地。为了抑制n⁺型半导体区域4x与源极电极22之间的电阻的增大，p⁺型半导体区域3y优选设置在n⁺型半导体区域4x的下方。即，距离D4优选大于n⁺型半导体区域4x在Z方向上的厚度。这是因为，若距离D4短，则p⁺型半导体区域3y与n⁺型半导体区域4x重叠而形成，n⁺型半导体区域4x与源极电极22之间的电阻增大。另一方面，若距离D4变长，则距离D3也变长。即，p⁺型半导体区域5y接近n^-型漂移区域1与p型基底区域2之间的pn结。其结果，存在半导体装置100r的耐压降低的可能性。

根据第一实施方式的制造方法，如图5的(b)以及图7的(a)所示，p⁺型半导体区域3x以及p⁺型半导体区域5x分别由不同的工序形成。因此，能够使p⁺型半导体区域3x和p⁺型半导体区域5x各自的p型杂质浓度和其峰值位置分别最优化。因此，与参考例的制造方法相比，能够降低n⁺型半导体区域4x与源极电极22之间的电阻，并且能够提高半导体装置100的耐压。

另外，如图7的(b)所示那样形成p⁺型半导体区域3x及p⁺型半导体区域5x之后，使绝缘层11x的宽度及绝缘层12x的宽度变窄，从而能够使n⁺型半导体区域4x的一部分露出，增大n⁺型半导体区域4x与源极电极22的接触面积。在图7的(b)所示的工序中露出的n⁺型半导体区域4x的部分在形成p⁺型半导体区域3x及p⁺型半导体区域5x时，没有被注入p型杂质。通过n⁺型半导体区域4x的该部分与源极电极22接触，能够进一步降低n⁺型半导体区域4x与源极电极22之间的电阻。

(第一变形例)

图12是表示第一实施方式的第一变形例的半导体装置的一部分的剖视图。

图12所示的第一变形例的半导体装置110中，关于n⁺型源极区域4的形状，与半导体装置100有差异。具体而言，第一部分4a的下端位于比第二部分4b的下端以及第三部分4c的下端靠下方的位置。例如，第一部分4a的Z方向上的长度L1比第二部分4b的Z方向上的长度L2长。第一结J1位于比第二结J2靠下方的位置。

根据第一变形例，与半导体装置100相比，能够增大n⁺型源极区域4与连接部22a之间的接触面积。由此，能够降低n⁺型源极区域4与连接部22a之间的电阻，能够降低半导体装置110的导通电阻。

另外，即使在增大n⁺型源极区域4的整体的厚度的情况下，也能够增大n⁺型源极区域4与连接部22a之间的接触面积。但是，在该情况下，n^-型漂移区域1与第三部分4c之间的距离(沟道长度)发生变化。关于沟道长度，按每个半导体装置考虑操作电压等而被最优化。动作电压是为了使半导体装置110导通而需要的栅极电极10的电压的阈值。当沟道长度变化时，动作电压也变化。例如，半导体装置110的动作的稳定性降低。

根据第一变形例，为了增大n⁺型源极区域4与连接部22a之间的接触面积，无需变更n^-型漂移区域1与第三部分4c之间的距离。因此，能够在保持半导体装置110的动作的稳定性的状态下降低半导体装置110的导通电阻。

(第二变形例)

图13是表示第一实施方式的第二变形例的半导体装置的一部分的剖视图。

在图13所示的第二变形例的半导体装置120中，与半导体装置100相比，p⁺型接触区域3位于更上方。第一部分4a的下端位于比第二部分4b的下端以及第三部分4c的下端靠上方的位置。第一结J1位于比第二结J2靠上方的位置。

根据第二变形例，与半导体装置100相比，n⁺型源极区域4与连接部22a之间的接触面积变小，因此n⁺型源极区域4与连接部22a之间的电阻可能增加。另一方面，由于p⁺型接触区域3设置在电子浓度更高的区域，因此与半导体装置100相比，能够进一步抑制由p型杂质的扩散引起的电压的阈值的变动。其结果，与半导体装置100相比，能够进一步抑制每个半导体装置120的特性的偏差，能够进一步提高半导体装置120的可靠性。

另外，在第二变形例中，从p⁺型接触区域5与连接部22a之间的界面到第一位置P1为止的第一距离D1也比从n⁺型源极区域4的上表面到第二位置P2为止的第二距离D2短。因此，能够提高半导体装置120的耐压。

(第三变形例)

图14是表示第一实施方式的第三变形例的半导体装置的一部分的剖视图。图14所示的第三变形例的半导体装置130与半导体装置100相比，还具备导电部15。导电部15隔着绝缘部16设置在n^-型漂移区域1之中。

栅极电极10设置在导电部15之上。栅极电极10与导电部15分离。例如，如图14所示，导电部15在Y方向上延伸。导电部15的Y方向上的端部被向上方拉起，而与源极电极22电连接。

或者，导电部15也可以在绝缘部16中与栅极电极10接触。在该情况下，导电部15与源极电极22电分离。

半导体装置130与半导体装置100同样地作为MOSFET进行动作。进而，在半导体装置130中，在切换为截止状态时，随着n^-型漂移区域1与导电部15之间的电位差的增大，耗尽层从n^-型漂移区域1与绝缘部16的界面朝向n^-型漂移区域1扩展。通过该耗尽层的扩展，能够提高半导体装置130的耐压。或者，能够在维持半导体装置130的耐压的状态下，提高n^-型漂移区域1中的n型杂质浓度，降低半导体装置130的导通电阻。

(第四变形例)

图15是表示第一实施方式的第四变形例的半导体装置的一部分的剖视图。

图15所示的第四变形例的半导体装置140在不包含p⁺型接触区域5这一点上与半导体装置100不同。

在省略p⁺型接触区域5的情况下，从p型基底区域2向源极电极22的空穴的电导率能够降低。另一方面，高浓度的p型半导体区域被省略，从而能够降低n^-型漂移区域1与p型基底区域2之间的pn结附近的电场强度。例如，能够抑制pn结附近的雪崩击穿的产生，抑制由雪崩击穿导致的载流子的生成。其结果，能够抑制半导体装置140中的寄生双极晶体管的动作。能够进一步抑制半导体装置140被破坏。

所述各变形例的构造也可以适当组合。具体而言，半导体装置110或120也可以还具备导电部15及绝缘部16。在半导体装置110～130中，也可以省略p⁺型接触区域5。

(第二实施方式)

图16是表示第二实施方式的半导体装置的一部分的剖视图。

第二实施方式的半导体装置200中，关于p型基底区域2以及p⁺型接触区域3的形状，与第一实施方式的半导体装置100有差异。

如图16所示，p型基底区域2包含第一子区域r1以及第二子区域r2。第一子区域r1位于比p⁺型接触区域5靠上方的位置。p⁺型接触区域3设置在第一子区域r1的一部分之上。第二子区域r2位于比p⁺型接触区域3靠上方的位置。p⁺型接触区域3与n⁺型源极区域4以及p⁺型接触区域5分离。

连接部22a在X方向上与第一子区域r1、p⁺型接触区域3、第二子区域r2以及n⁺型源极区域4并排。第二子区域r2的宽度比第一子区域r1的宽度窄。因此，连接部22a的下部的宽度比连接部22a的上部的宽度窄。

图17的(a)、图17的(b)及图18是表示第二实施方式的半导体装置的制造方法的剖视图。

首先，与图4的(a)～图5的(a)所示的例子同样地形成开口OP1。此时，形成贯通n⁺型半导体区域4x的开口OP1。在开口OP1的底部，p型半导体区域2x露出。

使用绝缘层12x作为掩模，在开口OP1的底部离子注入p型杂质，形成p⁺型半导体区域3x。如图17的(b)所示，沿着绝缘层12x的上表面以及开口OP1的内表面，通过CVD形成绝缘层12y。

通过RIE去除在绝缘层12x的上表面以及开口OP1的底部设置的绝缘层12y。使用绝缘层12x以及绝缘层12y作为掩模，通过开口OP1，通过RIE去除p型半导体区域2x的一部分以及p⁺型半导体区域3x的一部分。由此，在开口OP1的底部形成开口OP2。通过开口OP2，向p型半导体区域2x中离子注入p型杂质，如图18所示，形成p⁺型半导体区域5x。

之后，与图7的(b)至图8的(b)所示的例子同样地，去除绝缘层12y。绝缘层11x的宽度和绝缘层12x的宽度变窄。形成源极电极22及漏极电极21。通过以上的工序，制造第二实施方式的半导体装置200。

根据第二实施方式，能够将p⁺型接触区域3形成在与栅极绝缘层11进一步分离的位置。因此，能够抑制p⁺型接触区域3所包含的p型杂质的扩散导致的电压的阈值的变动。其结果，能够抑制每个半导体装置200的特性的偏差，能够提高半导体装置200的可靠性。

另外，p⁺型接触区域3与n⁺型源极区域4分离。在形成p⁺型接触区域3时，对n⁺型源极区域4的n型杂质浓度的影响小。因此，与参考例的半导体装置相比，能够降低n⁺型源极区域4与源极电极22之间的电阻，能够降低半导体装置200的导通电阻。

具体而言，如图17的(b)所示，在形成p⁺型半导体区域3x时，不向n⁺型半导体区域4x注入p型杂质。因此，能够抑制n⁺型半导体区域4x的n型杂质浓度的降低。

第二实施方式中也能够应用第一实施方式的各变形例的构造。例如，半导体装置200也可以具备导电部15以及绝缘部16。在半导体装置200中，也可以省略p⁺型接触区域5。

实施方式的发明能够包含以下的结构。

(结构1)

一种半导体装置，具备：

第一电极；

第一导电型的第一半导体区域，设置在所述第一电极之上；

第二导电型的第二半导体区域，设置在所述第一半导体区域之上；

第二导电型的第三半导体区域，设置在所述第二半导体区域的一部分之上，具有比所述第二半导体区域高的第二导电型的杂质浓度；

第一导电型的第四半导体区域，包含：第一部分，位于所述第三半导体区域之上；以及第二部分，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上与所述第一部分并排，所述第一部分的第一导电型的杂质浓度低于所述第二部分的第一导电型的杂质浓度；

栅极电极，在所述第二方向上隔着栅极绝缘层与所述第二半导体区域相对；以及

第二电极，包含连接部，设置在所述第二半导体区域及所述第四半导体区域之上，且与所述第一部分及所述第二部分相接，所述连接部在所述第二方向上与所述第二半导体区域的所述一部分及所述第三半导体区域相接。

(结构2)

根据结构1所述的半导体装置，其中，

还具备在所述第一方向上设置在所述第二半导体区域与所述连接部之间的第二导电型的第五半导体区域，

所述第五半导体区域的第二导电型的杂质浓度高于所述第二半导体区域的第二导电型的杂质浓度，

所述第三半导体区域与所述第五半导体区域分离。

(结构3)

根据结构2所述的半导体装置，其中，所述第三半导体区域的第二导电型的杂质浓度低于所述第五半导体区域的第二导电型的杂质浓度。

(结构4)

根据结构2或3所述的半导体装置，其中，

所述第五半导体区域在所述第一方向上在第一位置具有第二导电型的杂质浓度的峰值，

所述第三半导体区域在所述第一方向上在第二位置具有第二导电型的杂质浓度的峰值，

从所述第五半导体区域与所述连接部之间的界面到所述第一位置为止的所述第一方向上的第一距离，比从所述第四半导体区域的上表面到所述第二位置为止的所述第一方向上的第二距离短。

(结构5)

根据结构1至4中任一项所述的半导体装置，其中，所述第一部分的下端位于比所述第二部分的下端靠下方的位置。

(结构6)

根据结构1至5中任一项所述的半导体装置，其中，

所述第一部分的上表面相对于所述第一方向及所述第二方向倾斜，

所述第二部分的上表面沿着所述第一方向。

(结构7)

根据结构1至6中任一项所述的半导体装置，其中，所述第三半导体区域沿着与所述第一方向垂直的第一面设置在所述连接部的周围。

根据以上说明的实施方式，提供能够降低导通电阻的半导体装置及其制造方法。

关于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描型静电电容显微镜)进行确认。另外，各半导体区域中的载流子浓度可以视为与在各半导体区域中活化的杂质浓度相等。因此，关于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM来确认。另外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来测定。

以上，例示了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。另外，前述的各实施方式能够相互组合来实施。

[附图标记说明]

1：n^-型漂移区域、1x：n⁺型半导体层、2：p型基底区域、2a：接触部分、2x：p型半导体区域、3：p⁺型接触区域、3x、3y：p⁺型半导体区域、4：n⁺型源极区域、4a：第一部分、4b：第二部分、4c：第三部分、4x：n⁺型半导体区域、5：p⁺型接触区域、5x、5y：p⁺型半导体区域、6：n⁺型漏极区域、6x：n⁺型半导体层、10：栅极电极、10x：导电层、11：栅极绝缘层、11x：绝缘层、12、12x、12y：绝缘层、15：导电部、16：绝缘部、21：漏极电极、22：源极电极、22a：连接部、22x-22z：金属层、100、100r、110-130、200：半导体装置、D1：第一距离、D2：第二距离、D3、D4：距离、J1：第一结、J2：第二结、OP0～OP2：开口、P1：第一位置、P2：第二位置、S1：第一面、S2：第二面、S3：第三面、r1：第一子区域、r2：第二子区域。

Claims (10)

1.一种半导体装置，具备：

第一电极；

第一导电型的第一半导体区域，设置在所述第一电极之上；

第二导电型的第二半导体区域，设置在所述第一半导体区域之上；

第二导电型的第三半导体区域，设置在所述第二半导体区域的一部分之上，具有比所述第二半导体区域高的第二导电型的杂质浓度；

第一导电型的第四半导体区域，包含：第一部分，位于所述第三半导体区域之上；以及第二部分，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上与所述第一部分并排，所述第一部分的第一导电型的杂质浓度低于所述第二部分的第一导电型的杂质浓度；

栅极电极，在所述第二方向上隔着栅极绝缘层与所述第二半导体区域相对；以及

第二电极，包含连接部，设置在所述第二半导体区域及所述第四半导体区域之上，且与所述第一部分及所述第二部分相接，所述连接部在所述第二方向上与所述第二半导体区域的所述一部分及所述第三半导体区域相接。

2.根据权利要求1所述的半导体装置，其中，

还具备在所述第一方向上设置在所述第二半导体区域与所述连接部之间的第二导电型的第五半导体区域，

所述第五半导体区域的第二导电型的杂质浓度高于所述第二半导体区域的第二导电型的杂质浓度，

所述第三半导体区域与所述第五半导体区域分离。

3.根据权利要求2所述的半导体装置，其中，

所述第三半导体区域的第二导电型的杂质浓度低于所述第五半导体区域的第二导电型的杂质浓度。

4.根据权利要求2所述的半导体装置，其中，

所述第五半导体区域在所述第一方向上在第一位置具有第二导电型的杂质浓度的峰值，

所述第三半导体区域在所述第一方向上在第二位置具有第二导电型的杂质浓度的峰值，

从所述第五半导体区域与所述连接部之间的界面到所述第一位置为止的所述第一方向上的第一距离，比从所述第四半导体区域的上表面到所述第二位置为止的所述第一方向上的第二距离短。

5.根据权利要求1至4中任一项所述的半导体装置，其中，

所述第一部分的下端位于比所述第二部分的下端靠下方的位置。

6.根据权利要求1至4中任一项所述的半导体装置，其中，

所述第一部分的上表面相对于所述第一方向及所述第二方向倾斜，

所述第二部分的上表面沿着所述第一方向。

7.根据权利要求1至4中任一项所述的半导体装置，其中，

所述第三半导体区域沿着与所述第一方向垂直的第一面设置在所述连接部的周围。

8.一种半导体装置，具备：

第一电极；

第一导电型的第一半导体区域，设置在所述第一电极之上；

第二导电型的第二半导体区域，设置在所述第一半导体区域之上；

第二导电型的第三半导体区域，设置在所述第二半导体区域的一部分之上，具有比所述第二半导体区域高的第二导电型的杂质浓度；

第一导电型的第四半导体区域，设置在所述第二半导体区域及所述第三半导体区域之上；

栅极电极，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上隔着栅极绝缘层与所述第二半导体区域相对；

第二电极，包含连接部，设置在所述第二半导体区域及所述第四半导体区域之上，所述连接部在所述第二方向上与所述第二半导体区域的所述一部分及所述第三半导体区域相接；以及

第二导电型的第五半导体区域，在所述第一方向上设置在所述第二半导体区域与所述连接部之间，与所述第三半导体区域分离，具有比所述第二半导体区域高的第二导电型的杂质浓度，

从所述第五半导体区域与所述连接部之间的界面到所述第一方向上的所述第五半导体区域的第二导电型的杂质浓度的峰值位置为止的第一距离，比从所述第四半导体区域的上表面到所述第一方向上的所述第三半导体区域的第二导电型的杂质浓度的峰值位置为止的第二距离短。

9.一种半导体装置的制造方法，包括如下工序：

针对包含第一导电型的第一杂质区域、设置在所述第一杂质区域之上的第二导电型的第二杂质区域、设置在所述第二杂质区域之上的第一导电型的第三杂质区域以及设置在所述第三杂质区域之上并具有第一开口的第一绝缘层的结构体，通过所述第一开口向所述第二杂质区域离子注入第二导电型的杂质，从而在所述第三杂质区域的下方形成具有比所述第二杂质区域高的第二导电型的杂质浓度的第二导电型的第四杂质区域；

通过所述第一开口去除所述第二杂质区域的一部分、所述第三杂质区域的一部分以及所述第四杂质区域的一部分，从而形成第二开口；以及

通过所述第二开口向所述第二杂质区域离子注入第二导电型的杂质，从而在与所述第四杂质区域分离的位置形成具有比所述第二杂质区域高的第二导电型的杂质浓度的第二导电型的第五杂质区域。

10.一种半导体装置，具备：

第一电极；

第一导电型的第一半导体区域，设置在所述第一电极之上；

第二导电型的第二半导体区域，设置在所述第一半导体区域之上，包含第一子区域和位于所述第一子区域之上的第二子区域；

第二导电型的第三半导体区域，设置在所述第一子区域的一部分之上，位于比所述第二子区域靠下方的位置，具有比所述第二半导体区域高的第二导电型的杂质浓度；

第一导电型的第四半导体区域，设置在所述第二子区域之上；

栅极电极，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上隔着栅极绝缘层与所述第二半导体区域相对；以及

第二电极，包含连接部，设置在所述第二半导体区域及所述第四半导体区之上，所述连接部在所述第二方向上与所述第一子区域、所述第二子区域以及所述第三半导体区域相接。