CN118053895A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN118053895A
CN118053895A CN202311534097.XA CN202311534097A CN118053895A CN 118053895 A CN118053895 A CN 118053895A CN 202311534097 A CN202311534097 A CN 202311534097A CN 118053895 A CN118053895 A CN 118053895A
Authority
CN
China
Prior art keywords
region
sinker
buried layer
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311534097.XA
Other languages
English (en)
Inventor
F·希尔勒
C·福斯
R·韦斯
A·马哈茂德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of CN118053895A publication Critical patent/CN118053895A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

提供了半导体器件。在实施例中，半导体器件包括第一导电类型的半导体衬底，该半导体衬底包括第一表面。第一器件区形成在半导体衬底中并具有第一导电类型。第一器件区具有小于半导体衬底的第一表面的横向范围的横向范围。第一器件区通过隔离结构与半导体衬底电分离。隔离结构包括用与第一导电类型相反的第二导电类型掺杂的掩埋层，并且还包括第二导电类型的第一细长下沉区。第一细长下沉区从第一表面延伸到半导体衬底中，并且与掩埋层电接触。半导体器件还包括第二导电类型的击穿电压影响结构，该击穿电压影响结构布置在半导体衬底中并且横向邻近掩埋层。

Description

半导体器件
背景技术
迄今为止，功率电子应用中使用的晶体管通常由硅(Si)半导体材料制成。功率应用常见的晶体管器件包括硅硅功率MOSFET和硅绝缘栅双极晶体管(IGBT)。
在一些应用中，两个或更多半导体器件被集成在公共半导体衬底内。取决于应用，可能期望将器件之一与半导体衬底以及与半导体衬底中的其他器件电隔离。US2019/098666A1公开了一种包括耗尽式MOSFET器件和嵌入式二极管的器件。嵌入式二极管通过位于二极管阳极和MOSFET源极之间的隔离区进行结隔离。
期望对包括集成在公共半导体衬底中的两个或更多器件的半导体器件进行改进。
发明内容
根据本发明，提供了一种半导体器件，其包括第一导电类型的半导体衬底，该半导体衬底包括第一主表面。第一器件区形成在半导体衬底中并具有第一导电类型。第一器件区具有横向范围，该横向范围小于半导体衬底的第一表面的横向范围。第一器件区通过隔离结构与半导体衬底电分离。隔离结构包括用与第一导电类型相反的第二导电类型掺杂的掩埋层，并且还包括第二导电类型的第一细长下沉区(sinker)。第一细长下沉区从第一表面延伸到半导体衬底中，并且与掩埋层电接触。半导体器件还包括第二导电类型的击穿电压影响结构，该击穿电压影响结构布置在半导体衬底中并且横向邻近掩埋层。
该半导体器件包括形成在半导体衬底中的第一器件区域，该第一器件区域通过隔离结构与半导体衬底的其余部分电分离。半导体衬底的其余部分可以提供一个或多个另外的器件区域。第一器件区域占据第一主表面的一小部分，即小于第一主表面的区域的50％。隔离结构包括与半导体衬底和第一器件区域的导电类型相反的导电类型，并且包括掩埋层和第一下沉区，掩埋层和第一下沉区二者包括第二导电类型的材料。掩埋层位于半导体衬底的体积内，并且与半导体衬底的第一主表面以及还与相对的第二主表面间隔开。掩埋层将第一器件区与半导体衬底的下面部分垂直绝缘。掺杂的第一细长下沉区电接触掩埋层，并为半导体衬底提供第一器件区的横向绝缘。
击穿电压影响结构包括第二导电类型，并且位于半导体衬底中横向邻近掩埋层并且在第一器件区域横向外部。击穿电压影响结构用于增加绝缘结构相对于衬底的击穿电势。因此，改进了半导体器件的隔离强度。
击穿电压影响结构可以具有不同的形式。例如，击穿影响结构可以包括掺杂有第二导电类型的掩埋区和/或包括第二导电类型的第二细长下沉区。在一些实施例中，击穿电压影响结构是第一细长下沉区的组成部分。
使用具有开口区域的掩模制造掩埋层和第一下沉区，通过该开口区域将掺杂剂注入半导体衬底。例如，用于掩埋层的第一掩模可以具有由连续边缘限定的基本上正方形或矩形的开口。用于下沉区的第二掩模可以包括环形开口。设计掩模，使得在对准状态下，第二掩模中的环形开口位于用于掩埋层的第一掩模中开口的垂直上方并与其重叠。两个掩模(即掩埋层的注入掩模和第一下沉区的沟槽掩模)的开口区域可以被设计为重叠，例如具有相同的外部开口边缘。
为了优化第一下沉区接触电阻和击穿电压，在一些实施例中，对于长边，选择第二下沉区和掩埋层边缘之间的较小间距，以减小下沉区接触电阻，并且在拐角处选择较大间距，以增加拐角击穿电压。可以选择间距，使得拐角和直边处的击穿电压相似或尽可能相似。
在一些实施例中，击穿电压影响结构包括从第一表面延伸到半导体衬底中的第二导电类型的第二下沉区。第二下沉区与掩埋层横向邻近布置。在一些实施例中，第二下沉区通过半导体衬底的一部分与掩埋层横向隔开。
掩埋层具有横向范围。第二下沉区布置在掩埋层区域和第一器件区域横向外部，而第一下沉区布置在掩埋层区域的横向内部或内。
掩埋层以及第一和第二下沉区的横向范围部分地由用于形成相应结构的掩模确定。这里描述的掩埋层与第一和第二下沉区的相对布置对应于掩埋层与第一和第二下沉区的相应掩模的相对布置。
第一细长下沉区可以具有连续的环形形状，其横向并连续地围绕第一器件区。第一细长下沉区可以沿其整个长度与掩埋层接触，或者可以在一个或多个分立区与掩埋层接触，以便使细长的第一下沉区与掩埋层电接触，并将第一器件区与半导体衬底电分离。
为了降低寄生pnp增益，可以在拐角处提供第二下沉区。内部第一下沉区在具有较高BL浓度(较高的基极浓度用于较低的增益)的位置连接掩埋层。外部第二下沉区提供较高的击穿电压，并屏蔽内部下沉区免受高电场的影响。两个下沉区可以形成T形连接，或者一个下沉区可以在另一个附近终止，导致重叠的向外扩散的轮廓高度集中。也可以使用两个或更多圆周连续下沉区。
在n掺杂掩埋层(BL)和p掺杂衬底的情况下，第二下沉区可以是电浮置的或者连接到具有比第一器件区更低的电势的电压源。在p掺杂(BL)和n掺杂衬底的情况下，第二下沉区可以是电浮置的或连接到具有比第一器件区更高的电势的电压源。
在一些实施例中，添加第二下沉区，与掩埋层的边缘具有间距。该间距指的是用于掩埋层的掩模中的开口边缘和用于第二下沉区的掩模中的开口边缘之间的空间。可以调整间距以获得特定的击穿电压。例如，在一组模拟条件下，在没有浮置的第二下沉区的比较情况中观察到的大约165V的击穿电压随着间距的增加而减小，然后其增加并在192V处达到峰值。
在一些实施例中，通过将掺杂的BSG/PSG预沉积到形成在第一主表面中的沟槽中，然后进行相当短的向外扩散，来制造下沉区。向外扩散的低温预算导致陡的掺杂浓度梯度，该陡的掺杂浓度梯度比掩埋层的掺杂梯度陡得多。
在一些实施例中，击穿电压影响结构包括第二导电类型的至少一个掩埋区，该至少一个掩埋区与掩埋层横向邻近布置。在一些实施例中，掩埋区通过半导体衬底的一部分与掩埋层隔开。掩埋区被横向布置在掩埋层的横向范围的外侧，并且被布置在半导体衬底中横向邻近第一器件区并且在第一器件区横向外部。
在一些实施例中，掩埋层在平面视图中具有多边形形式，具有至少三个拐角。一个掩埋区被布置成横向邻近掩埋层的一个拐角。在一些实施例中，一个掩埋层被布置成横向邻近掩埋层的每个拐角。典型地，掩埋层具有正方形或矩形的形式，并且具有四个拐角，并且一个掩埋区被布置成横向邻近每个拐角，从而提供四个分立的掩埋区。拐角处的掩埋层掩模可以是圆形的或倒角的，或者可以包括多边形。在向外扩散之后，典型的圆形半径可以归因于掩埋层区。
击穿电压也是曲率半径的函数，使得拐角处的曲率半径进一步降低击穿电压。因此，与条形几何形状(即在拐角之间延伸的直边)相比，掩埋层的拐角具有较低的击穿电压。因此，与拐角之间延伸的区相比，拐角处的击穿影响结构可能不同。由于在掩埋层的典型圆形拐角处降低的击穿电压，在一些实施例中，击穿电压影响结构仅布置在拐角附近，以便局部增加拐角区中的击穿电压。
在一些实施例中，击穿电压影响结构包括第二导电类型的第二下沉区和第二导电类型的至少一个掩埋区。在一些实施例中，掩埋区与第二下沉区重叠。第二下沉区从第一主表面延伸到半导体衬底中，并且具有与掩埋区重叠并且可以位于掩埋区中的基极。
在一组模拟条件下，在没有浮置的第二下沉区的比较情况中观察到的大约165V的击穿电压随着间距的增加而减小，然后其增加并在192V处达到峰值。使用浮置掩埋层代替第二下沉区允许击穿电压高达206V。连接到下沉区的浮置掩埋层的组合允许甚至更高的击穿电压。
在一些实施例中，在隔离结构外部提供一个或多个第二下沉区或掩埋区。下沉区和/或掩埋区可以具有细长形式、环形形式或气泡形式。对于n掺杂的掩埋区和/或下沉区和p掺杂的衬底，下沉区和/或掩埋区可以是电浮置的或连接到比第一器件区更低电势的电压源。对于p掺杂的掩埋区和/或下沉区以及n掺杂的衬底，下沉区和/或掩埋区可以是电浮置的或连接到比第一器件区更高电势的电压源。浮置掩埋区可以在第一器件区周围形成闭环结构。
在一些实施例中，第一下沉区的一部分横向位于掩埋层内部并与掩埋层接触，并且第一下沉区的另一部分横向位于掩埋层外部以增加击穿电压。第一下沉区的横向位于掩埋层外部的这部分提供了击穿影响结构。第一下沉区的横向位于掩埋层外部的不与掩埋层直接接触的部分可以用于提供具有更高击穿电压的半导体器件的隔离结构。第一下沉区的路径穿过掩埋层的横向范围。仅通过修改用于形成掩埋层和下沉区的掩模，就可以实现击穿电压的增加。
在一些实施例中，第一细长下沉区的第一区段与掩埋层重叠，并且第一细长下沉区的第二区段布置为横向邻近掩埋层。布置为横向邻近掩埋层的该第二区段提供了击穿影响结构。在该实施例中，击穿电压影响结构与第一细长下沉区集成。第二区段布置在掩埋层的横向范围的横向外侧，并且第一区段布置在掩埋层的横向范围的横向内侧。因此，第一细长下沉区穿过限定掩埋层横向范围的边界。
在一些实施例中，至少一个下沉区完全在掩埋层的横向范围内部。该实施例可以用于实现下沉区和掩埋层之间的最低欧姆连接。
在一些实施例中，掩埋层在平面视图中具有多边形形式，具有至少三个拐角，并且第一细长下沉区的第二区段布置成横向邻近至少一个拐角。第一细长下沉区的第二区段与掩埋层横向隔开，而细长下沉区的第一区段与掩埋层重叠。第一细长下沉区的第二区段位于第一器件区的横向外部，并且第一区段位于第一器件区的横向内部，其中横向表示平行于第一主表面的方向。第二区段用于增加拐角处的隔离结构的击穿电压，使得沿着第一器件区外围的击穿电压更加均匀。这可以有助于防止掩埋层拐角处的过早击穿。
可以为每个拐角提供一个这样的第一细长下沉区。换句话说，为单个掩埋层提供多个分立分离的第一下沉区，这些第一下沉区围绕掩埋层的外围隔开。在其他实施例中，提供单个连续的第一细长下沉区，其具有一个第二区段，该第二区段在每个拐角处位于掩埋层的横向外部。第一下沉区的中间直区段位于掩埋层区域内部，并与掩埋层接触。
在一些实施例中，半导体器件的击穿电压影响结构还包括从第一表面延伸到掩埋层并且与掩埋层电接触的第三细长下沉区。第三细长下沉区可包括第二导电类型。
第三细长下沉区可以位于第一细长下沉区的横向内部，并且更靠近第一器件区的中心。在一些实施例中，第三细长下沉区具有连续的环形形式，并且横向且连续地围绕器件区。在该实施例中，第三下沉区连续电接触掩埋层。第一细长下沉区可位于第三细长下沉区的横向外侧，并与第三细长下沉区隔开。在包括连续环形第三下沉区的一些实施例中，根据下面描述的实施例之一，为掩埋层的每个拐角提供一个第一细长下沉区，并且该第一细长下沉区与其相应的拐角具有基本相同的关系。
在一些实施例中，击穿电压影响结构具有连续的环形形式，并且横向围绕第一器件区。击穿影响结构可以包括掩埋区、第二下沉区、具有其远端的第一下沉区结构和第三下沉区结构中的一个或多个。
在一些实施例中，第一细长下沉区的第二区段形成第一细长下沉区的中心区段，并且第一细长下沉区的中心区段布置成横向邻近掩埋层并与掩埋层隔开。第一中心区段位于掩埋层的横向外部。细长下沉区的第一中心区段包括两个远端区段，每个远端区段位于中心区段的相对端。每个远端区段与掩埋层重叠并且在掩埋层的横向范围内部。远端区段可位于与第三细长下沉区横向邻近并隔开一段距离，该距离小于中心区段与第三细长下沉区之间的距离。远端区段与掩埋层电接触。
在一些实施例中，远端设置的每个远端区段的端面被布置成基本上垂直于第三细长下沉区。在其他实施例中，每个远端区段具有基本平行于第三细长下沉区延伸的最外或末端区段。
在一些实施例中，第一细长下沉区具有连续的环形形式，并且横向围绕第一器件区。在一些实施例中，第一和第三细长下沉区二者都具有连续的环形形式，并且横向围绕第一器件区，由此第一细长下沉区被布置在第三细长下沉区的横向外侧。在一些实施例中，第一、第二和第三细长下沉区每个都具有连续的环形形式，并且横向且连续地围绕第一器件区，其中第二细长下沉区布置在第三细长下沉区的横向外侧，并且第一细长下沉区布置在第二细长下沉区的横向外侧，使得第二细长下沉区布置在第一和第三细长下沉区之间。
如果使用的话，第一细长下沉区、第二细长下沉区和第三细长下沉区可以具有不同的形式。第一、第二和第三下沉区的每一个可以具有相同的形式，或者可以具有不同的形式。在一些实施例中，第一细长下沉区和/或第二细长下沉区和/或第三细长下沉区包括从第一表面延伸到半导体衬底中的沟槽。沟槽填充有材料，例如n掺杂的BSG(硼硅酸盐玻璃)或PSG(磷硅酸盐玻璃)或未掺杂的玻璃或其他绝缘体。
在一些实施例中，掺杂的BSG或PSG材料经受加热，以引起掺杂剂从BSG或PSG向外扩散，并在邻近沟槽的半导体衬底中形成掺杂区。该掺杂区形成下沉区。掺杂区可以具有第二导电类型。稍后去除BSG或PSG材料，并且用由未掺杂的氧化物、氮化物、多晶硅、硅、硅化物、金属或空腔中的一种或多种形成的一层或多层填充沟槽。在这些实施例中，在最终的半导体器件中，沟槽可以包括电绝缘结构，并且下沉区(视情况而定，第一细长下沉区和/或第二细长下沉区和/或第三细长下沉区)由布置在横向邻近沟槽的半导体衬底中的第二导电类型的掺杂区形成。
在其他实施例中，第一细长下沉区和/或第二细长下沉区和/或第三细长下沉区包括掺杂有第二导电类型的掺杂剂的半导体衬底区。这种结构可以借助于具有一个或多个开口的掩模通过将掺杂剂注入到衬底中来形成，所述一个或多个开口具有对应于半导体衬底中相应下沉区的期望横向形状的形式，掺杂剂通过开口来注入，通过所述开口，掺杂剂被注入。
在一些实施例中，第二细长下沉区和掩埋区是电浮置的。
在一些实施例中，掩埋层具有带中心最大区和尾部区的掺杂分布，中心最大区横向延伸到尾部区中，所述尾部区具有作为距中心最大区的横向距离的函数而降低的掺杂水平。尾部区位于掩埋层的横向边缘。击穿电压影响结构还可以具有掺杂分布，该掺杂分布具有最大区和尾部区，中心最大区横向延伸到尾部区中，所述尾部区具有作为距中心最大区的横向距离的函数而降低的掺杂水平。尾部区位于击穿影响结构的横向边缘，例如第一下沉区、掩埋区或第二下沉区或第三下沉区(如果使用的话)的横向边缘。
在用氧化物填充或加衬的沟槽的情况下，从侧壁的向外扩散导致形成具有两个最大值而没有恒定区的掺杂分布，并且存在从两个最大值中的每一个的单侧向外扩散。
在一些实施例中，掩埋层具有带中心最大区和尾部区的掺杂分布，并且击穿电压影响结构包括一个或多个沟槽，所述一个或多个沟槽内衬有氧化物和可选掺杂的多晶硅。多晶硅可以是n掺杂的或p掺杂的。击穿影响结构还包括邻近沟槽的掺杂下沉区。掩埋层的尾部区与击穿电压影响结构的掺杂下沉区在击穿影响结构布置成横向邻近掩埋层的区中重叠，和/或击穿电压影响结构的最大区与掩埋层的最大区在击穿电压影响结构与掩埋层电接触的区中重叠。
掺杂的下沉区可以通过掺杂剂从沟槽内的材料的早期向外扩散来形成。这种材料可能在向外扩散之后被去除，并且然后在沟槽中形成氧化物和掺杂多晶硅。
在一些实施例中，掩埋层的尾部区与击穿电压影响区的尾部区在击穿电压影响结构布置为横向邻近掩埋层的一个或多个位置中重叠。
在一些实施例中，击穿电压区的最大区的至少一部分与掩埋层的最大区的至少一部分在击穿电压影响结构与掩埋层电接触的区中重叠。
可以通过调整掺杂分布的重叠来调整击穿电压影响结构和掩埋层之间的电接触的电阻。例如，为了降低电阻，击穿电压影响区的最大掺杂区被布置成与掩埋层的掺杂区的最大区重叠。在期望电阻更大或者没有电接触的其他区中，具有较低掺杂浓度的击穿电压影响区的尾部区被调整为与具有较低掺杂浓度的掩埋层的尾部区重叠。
在一些实施例中，第一下沉区的尾部区的掺杂浓度的降低dD/dx大于掩埋层的尾部区的掺杂浓度的降低dD/dx。在这些实施例中，第一下沉区的尾部区具有比掩埋层的尾部区更小的横向范围。
在一些实施例中，掩埋层的高度是第一下沉区宽度的至少两倍或至少三倍或至少四倍，掩埋层的高度由在掩埋层和半导体衬底之间形成的上pn结和在掩埋层和半导体衬底之间形成的下pn结之间的垂直距离定义，所述宽度被定义为在第一下沉区和半导体衬底之间形成的相对pn结之间的横向距离。
第一半导体器件可以布置在第一器件区中，并且第二半导体器件布置在半导体衬底中与第一器件区横向邻近。半导体衬底可以包括一个或多个第二器件区，并且第二半导体器件布置在第二器件区中。
例如，第一半导体器件可以是栅极驱动器，例如用于半桥电路的高侧开关的栅极驱动器，并且第二半导体器件可以是用于半桥电路的低侧开关的栅极驱动器。在其他实施例中，第一半导体器件可以是逻辑器件，并且第二半导体器件可以是功率器件，例如功率晶体管器件。
多于一个的半导体器件可以布置在半导体衬底的第二器件区中。例如，电连接以与半桥电路的低侧开关的栅极驱动器一起形成半桥电路的两个功率晶体管器件可以布置在半导体器件的第二器件区中，并且半桥电路的高侧开关的栅极驱动器可以布置在通过隔离结构与半导体衬底电分离的第一器件区中。在第一器件区中可以布置多于一个器件。半导体衬底还可以包括多于一个的第一器件区，每个第一器件区通过根据这里描述的任何一个实施例的隔离结构与半导体衬底电分离。
本领域技术人员在阅读以下详细描述和查看附图后将认识到附加的特征和优点。
附图说明
附图的元件不一定是相对于彼此按比例的。相似的附图标记表示相应的相似部分。各种所示实施例的特征可以组合，除非它们相互排斥。示例性实施例在附图中描绘，并在下面的描述中详述。
包括图1A至1D的图1示出了根据实施例的半导体器件。
图2示出了根据实施例的半导体器件的一部分。
图3示出了根据实施例的半导体器件的一部分。
图4示出了根据实施例的半导体器件的一部分。
图5示出了根据实施例的半导体器件的一部分。
图6示出了根据实施例的半导体器件的一部分。
图7示出了根据实施例的半导体器件的一部分。
具体实施方式
在下面的详细描述中，参考了附图，附图形成了描述的一部分，并且在附图中以图示的方式示出了可以实施本发明的具体实施例。在这方面，方向术语，诸如“顶”、“底”、“前”、“后”、“前导”、“拖尾”等是参照所描述的图的取向使用的。因为实施例的组件可以定位在多个不同的取向上，所以方向术语用于说明的目的，并且决不是限制性的。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。下面对本发明的详细描述不是在限制性意义上进行的，并且本发明的范围由所附权利要求限定。
下面将解释多个示例性实施例。在这种情况下，相同的结构特征由图中相同或相似的参考符号标识。在本描述的上下文中，“横向”或“横向方向”应被理解为意指通常平行于半导体材料或半导体载体的横向范围行进的方向或范围。因此，横向方向通常平行于这些表面或侧面延伸。与之相反，术语“垂直”或“垂直方向”被理解为意指通常垂直于这些表面或侧面(并因此垂直于横向方向)行进的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上行进。
如本说明书中所使用的，当诸如层、区或衬底的元件被称为“在另一元件上”或“延伸到另一元件上”时，它可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。
如本说明书中所使用的，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
如这里所使用的，各种器件类型和/或掺杂半导体区可以被标识为n型或p型，但是这仅仅是为了描述的方便，并且不是旨在是限制性的，并且这种标识可以由“第一导电类型”或“第二相反导电类型”的更一般的描述来代替，其中第一类型可以是n型或p型，并且第二类型则是p型或n型。
这些图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来示出相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
提供了一种半导体器件，包括通过隔离结构与半导体衬底电分离的器件区。一个或多个第一半导体器件可以形成在第一器件区中，并且一个或多个第二半导体器件可以形成在半导体衬底的其余部分中。第一器件区中的第一器件通过隔离结构与半导体衬底电分离。击穿影响结构被提供在器件区横向外部的半导体衬底中，用于局部增加隔离结构的击穿电压，以改进半导体器件的可靠性。这使得半导体衬底能够用于具有更高操作电压的器件。
图1包括图1A至1D示出了根据实施例的半导体器件10的各种视图，其中图1A示出了半导体器件10的俯视图，图1B示出了图1A的一部分的放大视图，图1C示出了图1B沿线A-A的横截面视图，并且图1D示出了图1C横截面视图的半导体衬底中掺杂浓度的曲线图。
半导体器件10包括第一导电类型的半导体衬底11，其包括第一表面12。半导体衬底11可以由硅形成，例如形成在单晶硅上的外延沉积硅层。第一导电类型可以是p型。半导体器件10包括第一器件区13，其形成在半导体衬底11中并且也具有第一导电类型。第一器件区13具有小于半导体衬底11的第一表面12的横向范围的横向范围。横向是指平行于半导体衬底11的第一主表面12的平面中的方向。
第一器件区13通过隔离结构14与半导体衬底11的其余部分电分离。隔离结构14包括掩埋层15，其利用与第一导电类型相反的第二导电类型被掺杂。例如，如果第一导电类型是p型，则掩埋层15是n型。掩埋层15位于半导体衬底11内，并且通过半导体衬底11的部分材料与半导体衬底11的第一主表面12和相对的第二主表面37隔开。掩埋层15距第一主表面12具有一定的高度和深度，并且被第一半导体衬底11的材料在上方和下方以及横向包围。掩埋层15具有基本上正方形的形状，并且具有四个拐角17，在该实施例中，这四个拐角17是圆形的。
隔离结构14还包括第二导电类型的第一细长下沉区16，如可以从图1C的横截面视图所看到的，其从第一表面12延伸到半导体衬底11中。第一细长下沉区16与掩埋层15电接触。在一些实施例中，诸如图1所示，第一下沉区16具有连续的环形，特别是具有弯曲拐角的基本上正方形的环形。第一下沉区16至少延伸到掩埋层15中，并且可以具有位于掩埋层15中的基极。在一些实施例中，掩埋层15从第一细长下沉区16横向向外延伸，使得细长的第一细长下沉区16与掩埋层15连续重叠。第一细长下沉区16可以从掩埋层15的最外侧横向范围横向向内偏移一段距离。第一下沉区16的面向外的侧壁29和掩埋层28的边缘28之间的距离T2可以是例如几微米。
第一器件区13在所有侧面上被第一细长下沉区16连续地界定，并且通过由掩埋层15和第一细长下沉区16提供的隔离结构14与半导体衬底12的其余部分电分离。第一器件区13和半导体衬底1具有相同的导电类型。第一器件区13可以用于半导体器件，该半导体器件在操作中处于与一个或多个另外的半导体器件不同的电势，该一个或多个另外的半导体器件形成在第一器件区13的横向外部并与之邻近的半导体衬底11中。
在图1A和1B的平面视图中，第一细长下沉区16的形式和掩埋层15的横向范围表示半导体衬底11中第一下沉区16和掩埋层15的标称位置。图1A和1B的平面视图中所示的第一细长下沉区16和掩埋层15的形式和横向形状也表示用于在半导体衬底11内形成相应结构的掩模中的相应开口。
可以通过掩模中的开口将第二导电类型的掺杂剂注入到第一半导体衬底11中来形成掩埋层15，该开口具有如图1A所示的正方形形式。随后可能发生向外扩散和外延过度生长。也可以通过掩模中的开口将第二导电类型的掺杂剂注入到半导体衬底11的第一表面12中来形成第一细长下沉区16，该开口具有如图1A所示的方环形形式。随后可能发生向外扩散以及外延过度生长。这些步骤甚至可以重复几次。
可替代地，第一细长下沉区16可以由沟槽形成，该沟槽形成在半导体衬底的第一主表面12中，并且延伸到半导体衬底11中，使得它具有与掩埋层15接触或者位于掩埋层15内的基极。然后用包含掺杂剂的材料填充或内衬沟槽，例如在向外扩散之后，该材料将形成第二导电类型的区。例如，沟槽可以填充本身不导电的PSG。只有在向外扩散之后，半导体衬底例如Si的区才导电。可以通过使用具有开口的掩模进行蚀刻来形成沟槽，该开口具有如图1A所示的方环形。可以去除填充或内衬沟槽的材料，并且然后可以用绝缘体或导电材料或这些材料的堆叠填充或内衬沟槽。
半导体器件10还包括第二导电类型的击穿电压影响结构18，其布置在半导体衬底11中，并且横向邻近掩埋层15，并且还横向邻近第一器件区13的隔离结构14。因此，击穿电压影响结构18位于掩埋层15和第一器件区13的横向范围的横向外部或外侧，并且在半导体衬底11内。击穿影响结构18可以通过半导体衬底11的中间部分与掩埋层15横向隔开。
隔离结构14可以具有局部变化的击穿电压。例如，掩埋层15和第一器件区13的拐角17处的击穿电压可以低于掩埋层15和第一器件区13的直边28处的击穿电压。击穿影响结构18可以具有在半导体衬底中的形式和位置，以便在隔离结构周围提供更均匀的击穿电压，例如以便相对于第一器件区13的直边28的击穿电压局部提高拐角17处的击穿电压。在一些实施例中，分立或单独的击穿电压影响结构18可以位于横向邻近第一器件区13的每个拐角17。
在诸如图1所示的一些实施例中，击穿电压影响结构18具有位于半导体衬底11内的第二导电类型的掩埋区19的形式。参考图1C，掩埋区19可以位于距第一主表面12的一深度处，该深度类似于掩埋层15距第一主表面12的深度。掩埋区19与掩埋层15和第一下沉区16隔开，并且是电浮置的。掩埋区19与掩埋层15隔开距离T1，该距离T1是掩埋层15的侧面或边缘28与掩埋区19的侧面或边缘26之间的最小距离。掩埋区19可以具有比掩埋层15的高度更大的高度，并且被定位成使得它垂直重叠掩埋层15的整个厚度。
在该实施例中，一个掩埋区19被布置成横向邻近第一器件区13的隔离结构14的四个拐角17中的每一个。在一些实施例中，掩埋区19可以具有分立气泡的形式，并且在平面视图中可以具有不同的形式。在图1所示的实施例中，掩埋区19具有椭圆形或基本圆形的形状。在其他实施例中，掩埋区19在平面视图中可以具有细长形式、弯曲形式或条状形式。掩埋区19不限于具有邻近掩埋层15的拐角17的位置，而是也可以具有细长形状，并且基本上平行于掺杂掩埋层15的直侧面28延伸，或者可以具有围绕拐角17延伸的弯曲形式。
在半导体器件的制造期间，半导体衬底11经受加热以激活第二导电类型的掺杂剂，这可以导致掺杂剂在掩埋层15、第一下沉区结构16和掩埋区19内扩散。这产生不同于图1C所示的示意视图的半导体器件10内的结构，图1C示出了这些结构的标称边界。由于随后的向外扩散，并且特别是来自注入区的横向扩散，特征的横向范围可能不同于(例如大于)标称范围。因此，这里所示的半导体器件10的平面视图描绘了标称结构的理想布置。所描绘的布置也对应于用于制造半导体器件的掩模中的开口。在一些实施例中，在掺杂剂从掩埋层15和掩埋区19向外扩散之后，在顶部形成外延半导体层。然后，例如通过在该外延半导体层中蚀刻，形成用于下沉区结构16的沟槽28。
图1D示出了图1C所示结构的掺杂分布图，并且示出了作为横向位置x的函数的掺杂浓度D。图1D用虚线指示掩埋区19、掩埋层15和第一下沉区16的标称位置。参考掩埋区19，掩埋区19具有掺杂分布，该掺杂分布具有朝向中心的最大区20和横向向外延伸的尾部区21，其中第二掺杂类型的掺杂浓度D降低。类似地，第一下沉区16具有掺杂分布，该掺杂分布具有在尾部区23中降低的最大掺杂浓度区22。掩埋层15的掺杂分布还具有最大掺杂浓度区24和从最大区24横向向外延伸的尾部区25。尾部区23中第一下沉区16的掺杂浓度的降低dD/dx大于掩埋层15的尾部区25的掺杂浓度的降低。因此，第一下沉区16的尾部区23具有比掩埋层15的尾部区25更小的横向范围。
参考图1C和1D，在一些实施例中，掩埋区19的掺杂分布的最大区20和第一下沉区16的掺杂分布的最大区22彼此隔开。第一下沉区16的掺杂分布的尾部区23和掩埋区19的尾部区21也可以彼此横向隔开，或者可以重叠，如图1D的示例所示。
在沟槽中的材料(例如PSG)用作随后被去除的掺杂剂源的实施例中，沟槽区中的掺杂分布为零，使得在半导体器件10中仅尾部区23是可观察到的。
可以调整掩埋层15和第一下沉区16之间的标称间距T2以及掩埋层15和掩埋区19之间的标称间距T1，以便增加或减少掺杂分布中的重叠量。例如，为了在第一下沉区16和掩埋层15之间提供良好的电接触，第一下沉区16的最大区22可以与掩埋层15的掺杂分布的最大区24完全重叠。图1示出了这种布置的示例。在沟槽中的材料(例如PSG)用作随后被去除的掺杂剂源的实施例中，只有尾部区23与半导体器件10中掩埋层15的掺杂分布的最大区24重叠。
通过增加第一下沉区16和掩埋层15的标称位置之间的间距，使得最大区仅部分重叠，或者使得尾部区的较小部分重叠，或者使得尾部区没有重叠，可以减小电接触的电阻，并且增加隔离结构14的击穿电压。可以通过调整掩埋层15和掩埋区19的标称位置之间的间距，使得尾部区的较小部分重叠，或者使得尾部区没有重叠，来优化隔离结构14的击穿电压。因此，击穿影响结构18对隔离结构14的击穿电压的影响可以通过调整相对位置来调整，例如通过调整掩模中开口的相对位置。除了掩模中使用的开口的间距之外，可以通过调整掺杂浓度来调整掺杂分布，例如通过调整注入条件，例如注入能量和/或随后的注入后退火条件。
在实施例中，n-掩埋层15和掩埋区19被注入到低掺杂的p-衬底11中，例如以1e15到1e16cm-2的砷或锑剂量(能量为20到100keV)+1e13到1e14cm-2的磷剂量(能量>500keV)进行注入，并且在1100到1250℃使用大约60到600分钟的驱入(drive in)平台时间。掩埋区19可以与n掩埋层15同时形成。然后沉积低掺杂的p-epi层11，蚀刻用于第一下沉区16的下沉区沟槽，并且在沟槽侧壁上沉积PSG，随后是例如900到1100℃下30到300分钟的驱入。温度较低的其他温度过程可能随后发生。因此，n掩埋层15表现出横向平滑的浓度下降，而n下沉区16表现出陡峭得多的下降。这导致掩埋层15和第一下沉区16位置的不同优化：取决于掩埋层15和第一下沉区16之间的相对位置和重叠，可以调整最低欧姆接触和最高击穿电压之间的关系。
击穿电压影响结构18可以具有不同的形式，并且不限于图1所示的掺杂掩埋区19。图2至7中示出了用于提供击穿电压影响结构18的可替代布置。下面描述的特征的相对位置和横向边界的位置指的是各个特征的标称位置和横向边界，并且还描绘了用于形成各个特征的各个掩模中的开口。
参考图1A，第一半导体器件100可以形成在第一器件区中，并且一个或多个半导体器件101可以形成在半导体衬底11中，与第一器件区13横向邻近并且在第一器件区13的横向外部。第一半导体器件100可以是栅极驱动器，例如用于半桥电路的高侧开关的栅极驱动器，并且第二半导体器件101可以是用于半桥电路的低侧开关的栅极驱动器。在其他实施例中，第一半导体器件100可以是逻辑器件，并且第二半导体器件101可以是功率器件，例如功率晶体管器件。
在一些实施例中，三个半导体器件101被布置在半导体衬底11中，与第一器件区13横向邻近并且在第一器件区13的横向外部。电连接以形成半桥电路并提供半桥电路的高侧开关和低侧开关以及用于半桥电路的低侧开关的栅极驱动器的两个功率晶体管器件可以布置在半导体器件中，并且用于半桥电路的高侧开关的栅极驱动器100可以布置在通过隔离结构14与半导体衬底11电分离的第一器件区13中。
图2示出了半导体器件10的平面视图的一部分，该半导体器件10与图1所示的不同之处在于击穿电压影响结构18的形式。在该实施例中，击穿电压影响结构18具有第二下沉区27的形式，第二下沉区27被布置在半导体衬底中，横向邻近第一器件区并在第一器件区的横向外部，并且与掩埋层15的边缘28隔开。隔离结构14的第一下沉区16和掩埋层15具有与图1所示相同的形式。第一下沉区16具有连续的方形环形状，位于掩埋层15内，并沿其整个长度与掩埋层15重叠和电接触。
在该实施例中，第二下沉区27具有细长的条状结构，并且基本上平行于掩埋层15的直侧面28和第一下沉区16的直侧面29延伸。第二下沉区27可以具有利用第二导电类型掺杂的半导体衬底11的区的形式，或者可以具有在半导体衬底11中形成的沟槽的形式，该沟槽从第一主表面12延伸到半导体衬底11中，并且填充有利用第二导电类型掺杂的材料。第二下沉区27从第一主表面12延伸到半导体衬底11中的一深度处，该深度基本上等于或大于掩埋层15距第一主表面12的深度。第二下沉区27具有长度，并且被布置在半导体衬底11中，使得它不位于邻近掺杂掩埋层15的拐角17。可以调整第二下沉区27和掩埋层15的边缘28之间的间距T1，以调整隔离结构14的击穿电压。
图3示出了半导体器件10的平面视图的一部分，该半导体器件10与图1和2的不同之处在于击穿电压影响结构18包括第二下沉区27和掺杂掩埋区19。掺杂掩埋区19布置成横向邻近器件区13的掩埋层15的拐角17，并且基本上与掩埋层15共面，如图1A到1D所示的实施例那样。第二下沉区27从第一主表面12延伸到半导体衬底11中，并且平行于掩埋层15的侧面28延伸。第二下沉区27具有长度，使得它位于邻近拐角17并与掩埋区19重叠。第二下沉区27具有深度，使得其基极布置在掩埋区19中并与掩埋区19电接触。掩埋区和第二下沉区27是电浮置的。包括掩埋区19和第二下沉区27的一种结构可以布置在隔离结构14的四个拐角17中的每一个处。可以调整组合结构和隔离结构14之间的间距以及掩埋区19和第二下沉区27之间的重叠，以便局部调整隔离结构的击穿电压。
掩埋区19不限于具有邻近掩埋层15的拐角17的位置，而是也可以具有细长形状，并且基本上平行于掺杂掩埋层15的侧面17延伸，或者可以具有围绕拐角17延伸的弯曲形式。掩埋区19和第二下沉区27也可以具有基本相同的形状。然而，掩埋区19可以比第二下沉区27更宽。
图4示出了半导体器件10的平面视图的一部分，该半导体器件10包括第一器件区域13和击穿电压影响结构18，第一器件区域13通过隔离结构14与半导体衬底11电分离。
在该实施例中，第一细长下沉区16具有基本上正方形或矩形的环形形式，由此正方形或矩形的拐角38是弯曲的，图4中示出了其中一个拐角。第一细长下沉区16的弯曲拐角38形成第一细长下沉区16的中心区段，该中心区段延伸到两个相对的邻接直区段30中。
在图4所示的半导体器件10中，第一下沉区16的弯曲区段38位于横向邻近掩埋层13和第一器件区13并在掩埋层13和第一器件区13横向外部。第一下沉区16的该区段38不重叠掩埋层15的横向范围，并且不位于掩埋层15的横向范围内。然而，图4可以说明掩模设计。在第一下沉区16的区段38向外扩散之后，后者可以与掩埋层15的横向范围重叠。第一下沉区的该区段38提供了击穿电压影响结构18。在该实施例中，击穿电压影响结构18与第一下沉区16集成，并且与隔离结构14集成。
平面视图中掩埋层15的形状不同于图1所示的形状。掩埋层15具有横向范围，使得其拐角区17位于横向隔开第一细长下沉区16的弯曲拐角38并在第一细长下沉区16的弯曲拐角38内侧。内侧是指朝向第一器件区13的中心和朝向掩埋层15的中心的方向。掩埋层15具有横向范围，使得它位于第一细长下沉区16的两个相邻直区段30的横向外侧。掩埋层具有直区段28，直区段28位于第一细长下沉区16的相应直区段30横向外侧并基本平行于第一细长下沉区16的相应直区段30。第一细长下沉区16的直区段30的至少一部分位于掩埋层15内并与之重叠。可以认为第一细长下沉区16穿过掩埋层15和半导体衬底11之间的边界，并且因此穿过第一器件区13和半导体衬底11之间的边界。第一下沉区38的弯曲区段38位于第一器件区13横向外部的半导体衬底11中，并且直区段30横向布置在器件区13内。
在细长下沉区16的内侧直区段30的外侧面29和掩埋层15的边缘28之间存在横向偏移T2。在第一细长下沉区16的弯曲区段38的内侧面29和掩埋层15的边缘28之间存在横向偏移T7。T2和T7可以基本相同。
如上所讨论的，图4所示的掩埋层15和第一细长下沉区16的形状和相对位置是标称位置，由用于制造半导体衬底11中的第一细长下沉区16和掩埋层15的掩模中的开口表示。
在一些实施例中，细长下沉区16还在拐角17处与掩埋层15重叠。这种布置也可以用于图5、6和7所示的实施例中。在这些实施例中，T7可以被认为是“负的”。
图5示出了根据另一实施例的半导体器件10的一部分。参考图5，掩埋层15具有基本上正方形或矩形的形式，由此拐角17是圆形的，如图1至3所示的实施例中那样。第一细长下沉区16不具有连续的环形形式，而是具有长度，使得它仅位于掩埋层15的一个拐角17周围。提供四个这样的第一细长下沉区16，每个拐角17一个，它们彼此横向隔开。在该实施例中，击穿电压影响结构18包括第一下沉区16。
第一细长下沉区16具有中心区段31，中心区段31位于掩埋层15横向外侧，并且具有从中心区段31的相对端延伸的远端区段32、33。远端区段32、33向内延伸，使得远端区段32、33横向位于掩埋层15的区域内，并且位于掩埋层15的边缘28的内侧。远端区段32、33的至少一部分垂直重叠并电连接到掩埋层15。远端32、33穿过掩埋层15的边缘28。在该实施例中，远端区段32、33分别具有最外区段32’、33’，其基本上平行于掩埋层15的直侧面28延伸。
在该实施例中，击穿电压影响结构18还包括第三下沉区34，该第三下沉区34具有连续的环形形式，具有由弯曲的拐角区段39连接的直区段35。第三下沉区34横向位于掩埋层15的边缘28内和内侧。第三下沉区34与掩埋层15重叠并电接触。第三细长下沉区34可以包括半导体衬底11的掺杂区，该掺杂区掺杂利用第二导电类型被掺杂，并且从第一表面12延伸到半导体衬底11中一深度，使得其基极触及掩埋层15并与之重叠。在其他实施例中，第三下沉区34由填充有第二导电类型的材料的沟槽形成。第三下沉区34还形成隔离结构14的一部分，用于将第一器件区13与半导体衬底11电分离。
在一些实施例中，第三下沉区34由包括非导电材料(例如PSG)的沟槽形成，填充或内衬沟槽的该非导电材料用作掺杂剂源，但是随后被去除。掺杂剂从沟槽中的这种材料向外扩散以形成第三下沉区34，该第三下沉区34呈邻近沟槽布置的半导体衬底的掺杂下沉区的形式。
第三下沉区34和掩埋层15的边缘28之间的横向偏移T4可以小于掩埋层15的边缘28和第一下沉区31的弯曲区段31之间的偏移T5。最外面的远端区段32’、33’横向位于第三下沉区34和掩埋层15的边缘28之间并与其隔开。在向外扩散之后，第一下沉区31可以与掩埋层15重叠。
图6示出了根据实施例的半导体器件10的一部分的平面视图，示出了器件区13和半导体衬底11的一部分。图6所示的半导体器件10包括具有圆拐角17的基本正方形或矩形的掩埋层15、布置在掩埋层15上方并与其电接触的具有封闭环形形状的第三细长下沉区34以及布置在每个拐角17处的一个第一细长下沉区16，如图5所示的实施例那样。
类似于图5所示的第一细长下沉区16的设计，第一下沉区16具有位于掩埋层15横向外侧的中心区段31和两个远端区段32、33，这两个远端区段32、33布置在中心区段31的相对侧，两个远端区段32、33与掩埋层15重叠。图6所示实施例的第一细长下沉区16与图5所示的不同之处在于，远端区段32、33基本垂直于掩埋层15的侧面29和第三细长下沉区34的直区段35延伸，使得第一下沉区16的端面36面向第三细长下沉区34的侧面35。远端区段32、33的至少一部分位于掩埋层15内并与其重叠，并且与掩埋层15电接触。
图7示出了半导体器件10的一部分的平面视图，并且示出了第一器件区13和半导体衬底11的一部分。半导体器件10具有第一细长下沉区16和掩埋层15，第一细长下沉区16具有连续环形形式，掩埋层15具有图4所示形状和布置。在该实施例中，击穿电压影响结构18还包括第三下沉区34，其具有类似于掩埋层15形式的形式。第三下沉区34横向布置在掩埋层15的区域内，并且在掩埋层15的侧面28的内侧。内侧是指朝向掩埋层15中心的横向方向。第三下沉区34与掩埋层15重叠并电接触。在该实施例中，第三下沉区34不形成连续的环形结构，而是形成位于掩埋层15的拐角17的内侧周围的分立下沉区结构。半导体器件10可以包括四个第三下沉区34，每个拐角17处一个。
在掩埋层15的拐角17中，第一细长下沉区16的横向外侧区段31和掩埋层15的边缘28之间的偏移T6和第三下沉区34和掩埋层15的边缘28之间的偏移T7不同，其中T7<T6。外侧是指进一步远离掩埋层15的中心的横向方向。
第三下沉区34和掩埋层15的边缘28之间的内侧偏移T7在第一下沉区16的中心区段38布置在掩埋层15横向外部的整个部分中可以基本相同。在第一细长下沉区16的直区段30中(其中掩埋层15布置在第一细长下沉区16的横向外侧，并且第一细长下沉区16布置在掩埋层15的内侧并与掩埋层15重叠)，第三下沉区34布置成邻近第一细长下沉区16。换句话说，第一细长下沉区16的直区段30横向布置在第三下沉区34和掩埋层15的边缘之间。掩埋层15的边缘28和第一细长下沉区16之间的距离偏移T6在第一细长下沉区16被布置在掩埋层15的横向内侧和横向外侧的区中可以基本相同。
为了便于描述，使用了空间上相对的术语，例如“下面”、“下方”、“下”、“上面”、“上”等，来解释一个元件相对于第二元件的定位。除了与图中所描绘的那些不同的取向之外，这些术语还旨在涵盖器件的不同取向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区、区段等，并且也不旨在是限制性的。在整个描述中，相似的术语指代相似的元件。
如在此使用的，术语“具有”、“包含”、“包括”、“含有”等是开放式术语，其指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文中另有明确指示。应当理解，除非特别另外指出，否则这里描述的各种实施例的特征可以彼此组合。
尽管在此已经说明和描述了具体实施例，但是本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，可以用各种替代和/或等同的实现来替代所示出和描述的具体实施例。本申请旨在涵盖这里讨论的具体实施例的任何修改或变化。因此，本发明旨在仅受权利要求及其等同物的限制。

Claims (15)

1.一种半导体器件(10)，包括：
包括第一表面(12)的第一导电类型的半导体衬底(11)；
第一器件区(13)，形成在半导体衬底(11)中并且具有第一导电类型，其中第一器件区(13)具有小于半导体衬底(11)的第一表面(12)的横向范围的横向范围，并且通过隔离结构(14)与半导体衬底(11)电分离；
其中隔离结构(14)包括利用与第一导电类型相反的第二导电类型来掺杂的掩埋层(15)，和从第一表面延伸到半导体衬底(11)中并且与掩埋层(15)电接触的第二导电类型的第一细长下沉区(16)；
第二导电类型的击穿电压影响结构(18)，其布置在半导体衬底(11)中并且横向邻近掩埋层(15)。
2.根据权利要求1所述的半导体器件(10)，其中击穿电压影响结构(18)包括第二导电类型的第二下沉区(27)，第二下沉区(27)从第一表面(12)延伸到半导体衬底(11)中并且布置成横向邻近掩埋层(15)。
3.根据权利要求1或权利要求2所述的半导体器件(10)，其中击穿电压影响结构(18)包括第二导电类型的至少一个掩埋区(19)，至少一个掩埋区(19)布置成横向邻近掩埋层(15)。
4.根据权利要求3所述的半导体器件(10)，其中掩埋层(15)在平面视图中具有多边形形式，具有至少三个拐角(17)，其中一个掩埋区(19)布置成横向邻近掩埋层(15)的一个拐角。
5.根据权利要求3或权利要求4所述的半导体器件(10)，其中掩埋区(19)与第二下沉区(27)重叠。
6.根据权利要求1至5中任一项所述的半导体器件(10)，其中第一细长下沉区(16)的第一区段(30)与掩埋层(15)重叠，并且第一细长下沉区(16)的第二区段(38)布置成横向邻近掩埋层(15)，并且第二区段(38)提供击穿电压影响结构(18)。
7.根据权利要求6所述的半导体器件(10)，其中掩埋层(15)在平面视图中具有多边形形式，具有至少三个拐角(17)，并且第一细长下沉区(16)的第二区段(38)布置成横向邻近至少一个拐角(17)。
8.根据权利要求7所述的半导体器件(10)，还包括从第一表面(12)延伸到掩埋层(15)并且与掩埋层(15)电接触的第三细长下沉区(34)。
9.根据权利要求1至8中任一项所述的半导体器件(10)，其中击穿电压影响结构(18)具有连续的环形形式，并且横向围绕第一器件区(13)。
10.根据权利要求6至11中任一项所述的半导体器件(10)，其中第一细长下沉区(16)的第二区段(38)形成第一细长下沉区(16)的中心区段(31)，中心区段(31)布置成横向邻近掩埋层(15)，并且细长下沉区(16)的第一区段(30)包括与掩埋层(15)重叠的两个远端区段(32，33)。
11.根据权利要求10所述的半导体器件(10)，其中远端区段(32，33)的端面(36)基本上垂直于第三细长下沉区(34)，或者远端区段(32，33)具有基本上平行于第三细长下沉区(34)延伸的最外区段(32’，33’)。
12.根据权利要求1至9中任一项所述的半导体器件(10)，其中第一细长下沉区(16)具有连续的环形形式，并且横向围绕第一器件区(13)。
13.根据权利要求1至12中任一项所述的半导体器件(10)，其中第一细长下沉区(16)和/或第二细长下沉区(27)和/或第三细长下沉区(34)包括从第一表面延伸到半导体衬底(11)中的填充或内衬有第二导电类型材料的第一沟槽，或者包括掺杂有第二导电类型的掺杂剂的半导体衬底(11)的掺杂区。
14.根据权利要求1至13中任一项所述的半导体器件(10)，其中掩埋层(15)具有带中心最大区(24)和尾部区(25)的掺杂分布，并且击穿电压影响结构(19)具有带尾部区(21)的掺杂分布，其中掩埋层(15)的尾部区(25)与击穿电压影响结构(19)的尾部区(21)在击穿影响结构(18)布置成横向邻近掩埋层(15)的区中重叠，和/或击穿电压影响结构(19)的最大区(20)与掩埋层(15)的最大区(24)在击穿电压影响结构(19)与掩埋层(15)电接触的区中重叠。
15.根据权利要求1至14中任一项所述的半导体器件(10)，还包括布置在第一器件区(13)中的第一半导体器件(100)和布置在半导体衬底(11)中的第二半导体器件(101)，其中第一半导体器件(100)是用于半桥电路的高侧开关的栅极驱动器，并且第二半导体器件(101)是用于半桥电路的低侧开关的栅极驱动器，或者第一半导体器件(100)是逻辑器件，并且第二半导体器件(101)是功率器件。
CN202311534097.XA 2022-11-16 2023-11-16 半导体器件 Pending CN118053895A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22207894.1A EP4372792A1 (en) 2022-11-16 2022-11-16 Semiconductor device
EP22207894.1 2022-11-16

Publications (1)

Publication Number Publication Date
CN118053895A true CN118053895A (zh) 2024-05-17

Family

ID=84359098

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311534097.XA Pending CN118053895A (zh) 2022-11-16 2023-11-16 半导体器件

Country Status (3)

Country Link
US (1) US20240162286A1 (zh)
EP (1) EP4372792A1 (zh)
CN (1) CN118053895A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7408110A (nl) * 1974-06-18 1975-12-22 Philips Nv Halfgeleiderinrichting met complementaire tran- sistorstrukturen en werkwijze ter vervaardiging daarvan.
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US8264038B2 (en) * 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
EP3636033B1 (en) 2017-06-07 2023-10-18 Corning Optical Communications LLC Systems and methods for dynamically selecting energy detection thresholds (edts) in radio nodes deploying listen before talk within a coordinated network to improve throughput on shared spectrum
EP3553822B1 (en) * 2018-04-09 2021-02-24 NXP USA, Inc. Esd protection device, semiconductor device that includes an esd protection device, and method of manufacturing same
US10607880B2 (en) * 2018-08-30 2020-03-31 Nxp Usa, Inc. Die with buried doped isolation region

Also Published As

Publication number Publication date
US20240162286A1 (en) 2024-05-16
EP4372792A1 (en) 2024-05-22

Similar Documents

Publication Publication Date Title
US7368785B2 (en) MOS transistor device structure combining Si-trench and field plate structures for high voltage device
US8575685B2 (en) Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
CN111316445B (zh) Igbt功率器件及其制造方法
US8035158B2 (en) Semiconductor device
US20150372129A1 (en) High voltage field balance metal oxide field effect transistor (fbm)
US20120119288A1 (en) Semiconductor device and method of manufacturing the same
JP2011514675A (ja) 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造
US8183666B2 (en) Semiconductor device including semiconductor zones and manufacturing method
US7345337B2 (en) Semiconductor apparatus having a divided column region
JP5098026B2 (ja) 高圧ｎｍｏｓトランジスタの製造方法
JP2013258327A (ja) 半導体装置及びその製造方法
JP2000101082A (ja) 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法
US8455958B2 (en) Insulated gate semiconductor device with well region edge positioned within ring-shaped buffer trench
US20180082996A1 (en) Semiconductor device and manufacturing method
US6476458B2 (en) Semiconductor device capable of enhancing a withstand voltage at a peripheral region around an element in comparison with a withstand voltage at the element
US20140284774A1 (en) Semiconductor device and manufacturing method
JP2007042892A (ja) トレンチ型ｍｉｓｆｅｔ
EP3506365A1 (en) Power device and manufacturing method therefor
US20150118810A1 (en) Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US20170077292A1 (en) Trench-gate semiconductor device and manufacturing method thereof
KR20150018267A (ko) 전력 반도체 소자 및 그 제조 방법
CN118053895A (zh) 半导体器件
US9647109B2 (en) Semiconductor device
US20230098462A1 (en) Transistor device and method for producing a transistor device
JP7210490B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication