CN117713816A - 锁相装置的压控方法、锁相装置及芯片 - Google Patents
锁相装置的压控方法、锁相装置及芯片 Download PDFInfo
- Publication number
- CN117713816A CN117713816A CN202311824316.8A CN202311824316A CN117713816A CN 117713816 A CN117713816 A CN 117713816A CN 202311824316 A CN202311824316 A CN 202311824316A CN 117713816 A CN117713816 A CN 117713816A
- Authority
- CN
- China
- Prior art keywords
- voltage
- signal
- output
- phase difference
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 149
- 230000008569 process Effects 0.000 claims abstract description 105
- 230000005284 excitation Effects 0.000 claims abstract description 83
- 230000001105 regulatory effect Effects 0.000 claims abstract description 43
- 230000000630 rising effect Effects 0.000 claims description 49
- 230000001276 controlling effect Effects 0.000 claims description 21
- 238000001914 filtration Methods 0.000 claims description 5
- 230000002441 reversible effect Effects 0.000 claims description 3
- 230000008859 change Effects 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000000737 periodic effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开一种锁相装置的压控方法、锁相装置及芯片。其中，该方法包括步骤：接收鉴相器输出的表示相位差的相位差信号；接收控制信号；根据所述控制信号，生成激励调节信号；输出所述激励调节信号；其中，所述根据所述控制信号，生成激励调节信号的过程，包括：在所述压控振荡器需要由正偏切换到其他状态或由负偏切换到其他状态时，生成要切换到的目标状态相对应的激励调节信号，并从状态切换节点开始，在对应的预设时长内，间歇性地生成所述要切换到的目标状态相对应的激励调节信号；在所述压控振荡器处于跟随状态时，基于所述相位差信号生成所述激励调节信号。本发明解决了因快速改变压控电压造成压控振荡器出现停振输出等问题。
Description
技术领域
本发明涉及电子设备的技术领域，更具体地，涉及一种锁相装置的压控方法、锁相装置及芯片。
背景技术
压控晶振是指在石英晶体谐振器的振荡回路中引入一个可调的变容二极管，通过压控电压改变回路中变容二极管的负载电容，从而谐振回路的谐振频率随之变化的目的。压控晶振广泛应用于通信，服务器等领域，在音视频领域控制接收端与发送端的同源也有涉及。在实际使用过程中，由于压控晶振外围器件性能参差不齐，在特定的滤波电路与反相器的组合下可以正常使用，但是在更为广泛灵活的应用场景中，通过快速改变压控电压，甚至出现停振输出的现象。虽然进一步调节滤波电路参数，可以避免停振的出现，但过度调节滞后超前滤波参数，会导致针对不同距离的同源过程出现同步死区，一直处于振荡的同源过程，无法稳定输出。
发明内容
本发明为克服上述在特定压控晶体使用过程中导致停振及无法稳定输出的的缺陷，提供一种锁相装置的压控方法、锁相装置及芯片，本发明采用的技术方案如下。
第一方面，本发明提供一种锁相装置的压控方法，包括：
接收鉴相器输出的表示相位差的相位差信号；
接收控制信号；
根据所述控制信号，生成激励调节信号；其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用在压控振荡器，所述压控振荡器在不同的压控电压下，会处于不同的状态，所述压控振荡器的状态包括：正偏状态、负偏状态和跟随状态；
输出所述激励调节信号；
其中，所述根据所述控制信号，生成激励调节信号的过程，包括：
根据所述控制信号判断所述压控振荡器是否需要由正偏切换到其他状态或由负偏切换到其他状态；
在所述压控振荡器需要由正偏切换到其他状态或由负偏切换到其他状态时，生成要切换到的目标状态相对应的激励调节信号，并从状态切换节点开始，在对应的预设时长内，间歇性地生成所述要切换到的目标状态相对应的激励调节信号，其中，由正偏切换到其他状态对应的预设时长为第一时长，由负偏切换到其他状态对应的预设时长为第二时长；
所述根据所述控制信号，生成激励调节信号的过程，还包括：
根据所述控制信号判断所述压控振荡器是否处于跟随状态；
在所述压控振荡器处于跟随状态时，基于所述相位差信号生成所述激励调节信号。
在一种实施方式中，所述间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，包括：
周期性输出所述要切换到的目标状态相对应的激励调节信号。
在一种实施方式中，所述间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，包括：
在压控振荡器要由正偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表负偏的逻辑信号；
在压控振荡器要由负偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表正偏的逻辑信号。
在一种实施方式中，所述基于所述相位差信号生成所述激励调节信号的过程，包括：
在所述相位差信号为上升高电平时，在预设的第三时长内，减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长；
在所述相位差信号为下降低电平时，在预设的第四时长内，减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长。
在一种实施方式中，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制各个周期内上升高电平输出的个数，其中，所述预设的第三时长包含若干个周期；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制各个周期内下降低电平输出的个数，其中，所述预设的第四时长包含若干个周期。
在一种实施方式中，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制高电平上升过程中的电平输出脉冲的宽度；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制低电平下降过程中的电平输出脉冲的宽度。
第二方面，本发明提供一种锁相装置的压控方法，包括：
接收鉴相器输出的表示相位差的相位差信号；
接收控制信号；
根据所述控制信号，生成激励调节信号；其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用于压控振荡器；
输出所述激励调节信号；
其中，所述根据所述控制信号，生成激励调节信号的过程，包括：
在所述相位差信号为上升高电平时，在预设的第五时长内，减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长；
在所述相位差信号为下降低电平时，在预设的第六时长内，减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长。
在一种实施方式中，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制各个周期内上升高电平输出的个数，其中，所述预设的第五时长包含若干个周期；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制各个周期内下降低电平输出的个数，其中，所述预设的第六时长包含若干个周期。
在一种实施方式中，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制高电平上升过程中的电平输出脉冲的宽度；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制低电平下降过程中的电平输出脉冲的宽度。
第三方面，本发明提供一种锁相装置，其特征在于，包括：
分频器，用于接收反馈信号，并对接收到的反馈信号进行分频，以形成与输入信号同频的分频后的反馈信号；
鉴相器，用于接收输入信号和所述分频后的反馈信号，比较二者之间的相位差，并输出一个表示相位差的相位差信号；
切换处理单元，连接于所述鉴相器，用于接收控制信号和鉴相器输出的相位差信号，并根据所述控制信号，生成激励调节信号；
环路滤波器，连接于所述切换处理单元，用于对所述激励调节信号进行滤波，输出压控电压；
压控振荡器，连接于所述环路滤波器，用于基于所述环路滤波器输出的所述压控电压生成输出信号和所述反馈信号；
其中，所述切换处理单元被配置为实施第一方面中的任一实施方式所述的锁相装置的压控方法。
第四方面，本发明提供一种锁相装置，其特征在于，包括：
分频器，用于接收反馈信号，并对接收到的反馈信号进行分频，以形成与输入信号同频的分频后的反馈信号；
鉴相器，用于接收输入信号和所述分频后的反馈信号，比较二者之间的相位差，并输出一个表示相位差的相位差信号；
切换处理单元，连接于所述鉴相器，用于接收鉴相器输出的相位差信号，并根据所述相位差信号，生成激励调节信号；
环路滤波器，连接于所述切换处理单元，用于对所述激励调节信号进行滤波，输出压控电压；
压控振荡器，连接于所述环路滤波器，用于基于所述环路滤波器输出的所述压控电压生成输出信号和所述反馈信号；
其中，所述切换处理单元被配置为实施第二方面中的任一实施方式所述的锁相装置的压控方法
第五方面，本发明提供一种芯片，包括处理器，所述处理器被调用用于执行前述任一实施方式所述的锁相装置的压控方法。
第六方面，本发明提供一种芯片，包括前述任一实施方式所述的锁相装置。
本发明中，在传统的锁相电路的基础上，对鉴相器输出的相位差信号进行调整干预，然后才将该经过调整的相位差信号送入环路滤波器，以使得经环路滤波器输出的压控电压能够平缓地上升或下降，从而避免了因快速改变压控电压造成压控振荡器出现停振输出等现象，解决了特定压控晶体使用过程中产生停振或无法稳定输出的问题。
附图说明
图1是实施例一的锁相装置的结构示意图。
图2是实施例一的流程示意图。
图3是实施例一中一过程的流程示意图。
图4是出现停振的示波器图。
图5是直接由正偏切换到负偏的示波器图。
图6是使用了本方法的由正偏切换到负偏的示波器图。
图7是展开了的使用了本方法的由正偏切换到负偏的示波器图。
图8是直接由负偏切换到正偏的示波器图。
图9是使用了本方法的由负偏切换到正偏的示波器图。
图10是展开了的使用了本方法的由负偏切换到正偏的示波器图。
图11是实施例一中另一过程的流程示意图。
图12是使用了本方法的跟随状态的示波器图。
图13是实施例二的流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
需要说明的是，本发明实施例所涉及的术语“第一\第二\……”仅仅是是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\……”在允许的情况下可以互换特定的顺序或先后次序。应该理解“第一\第二\……”区分的对象在适当情况下可以互换，以使这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
实施例一
如图1所示，图1为应用本发明实施例一的锁相装置的结构示意图。该锁相装置包括：依次连接的分频器、鉴相器、切换处理单元、环路滤波器和压控振荡器。压控振荡器的类型分为LC压控振荡器、RC压控振荡器和晶体压控振荡器，下面以晶体压控振荡器VCXO为例子，对本发明进行说明。
其中，分频器，用于接收反馈信号，并对接收到的反馈信号进行分频，以形成与输入信号同频的分频后的反馈信号；
鉴相器，用于接收输入信号和所述分频后的反馈信号，比较二者之间的相位差，并输出一个表示相位差的相位差信号；
切换处理单元，连接于所述鉴相器，用于接收控制信号和鉴相器输出的相位差信号，并根据所述控制信号，生成激励调节信号；
环路滤波器，连接于所述切换处理单元，用于对所述激励调节信号进行滤波，输出压控电压；
压控振荡器，连接于所述环路滤波器，用于基于所述环路滤波器输出的所述压控电压生成输出信号和所述反馈信号。
请参见图2，图2为本发明实施例一提供的一种锁相装置的压控方法的流程示意图，该方法可以用在上述锁相装置的切换处理单元上，用于生成激励调节信号，通过生成不同的激励调节信号令环路滤波器生成并输出对应的压控电压，所述压控电压作用于压控振荡器。
该锁相装置的压控方法包括步骤S110、步骤S120和步骤S130和步骤S140。需要注意的是，步骤S110、步骤S120、步骤S130和步骤S140仅为附图标记，用于清晰解释实施例与附图2的对应关系，不代表对本实施例中各步骤的顺序限定。
步骤S110，接收鉴相器输出的表示相位差的相位差信号；
步骤S120，接收控制信号；
步骤S130，根据所述控制信号，生成激励调节信号；其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用在压控振荡器，所述压控振荡器在不同的压控电压下，会处于不同的状态，所述压控振荡器的状态包括：正偏状态、负偏状态和跟随状态；
步骤S140，输出所述激励调节信号。
其中，如图3所示，步骤S130的所述根据所述控制信号，生成激励调节信号的过程，包括：步骤S210和步骤S220。
步骤S210，根据所述控制信号判断所述压控振荡器是否需要由正偏切换到其他状态或由负偏切换到其他状态；
步骤S220，在所述压控振荡器需要由正偏切换到其他状态或由负偏切换到其他状态时，生成要切换到的目标状态相对应的激励调节信号，并从状态切换节点开始，在对应的预设时长内，间歇性地生成所述要切换到的目标状态相对应的激励调节信号，其中，由正偏切换到其他状态对应的预设时长为第一时长，由负偏切换到其他状态对应的预设时长为第二时长。
步骤S130的所述根据所述控制信号，生成激励调节信号的过程，还包括：步骤S310和步骤S320。
步骤S310，根据所述控制信号判断所述压控振荡器是否处于跟随状态；
步骤S320，在所述压控振荡器处于跟随状态时，基于所述相位差信号生成所述激励调节信号。
在进行信号同步同源的过程，首先需要将输入的两个待同步信号之间的差距缩短，此时，需要改变VCXO的状态，其中，VCXO的状态包括：正偏、负偏和跟随。一般是先实施同步，再实施同源，在实施同步的过程一般都要使用正偏或负偏，正偏和负偏都是将VCXO的压控电压拉偏允许范围值，通过增加或降低VCXO的频率，来缩短信号间的距离。
其中，正偏是通过控制环路滤波器的输入端，将VCXO的压控电压往正向偏置，让VCXO的频率增加；负偏是通过控制环路滤波器的输入端，将VCXO的压控电压往负向偏置，让VCXO的频率减小。
如图4所示，图4是现有技术结束当前同步状态的过程的示波器图，上面部分为通道1，下面部分为通道2。通道1为VCXO输出信号F_out，通道2为经环路滤波器后对VCXO的压控电压，如图4所示，从最大正向偏置直接切换到到最大负向偏置，从通道2可以看出，电压从3.3V下降到0V，而VCXO输出信号F_out在压控电压变化过程中停振了。
为了解决上述的问题，本方法在结束当前同步状态的时候，加入步骤S210和步骤S220的过程。步骤S210用于判断是否结束当前正偏或负偏状态，在确认结束当前正偏或负偏状态时，执行步骤S220。步骤S220中在压控振荡器由正偏切换到其他状态或由负偏切换到其他状态时，从状态切换节点开始，在预设时长内，调整要切换到的目标状态相对应的激励调节信号的占空比，该占空比可以是可变占空比或固定的占空比。具体地，通过调整，改变在该预设时长内输出的要切换到的目标状态相对应的激励调节信号。其中，由正偏切换到其他状态对应的预设时长为第一时长，由负偏切换到其他状态对应的预设时长为第二时长，第一时长与第二时长可以相同，也可以不相同。
这里需要说明的是，步骤S220的在对应的预设时长内，间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，可以是在整段对应的预设时长内只使用一种占空比，也可以是在整段对应的预设时长内，在不同的时间段中使用不同的占空比。
在一种实施方式中，步骤S220的间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，包括：步骤S221。
步骤S221，周期性输出所述要切换到的目标状态相对应的激励调节信号。
在一种实施方式中，在压控振荡器要由正偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表负偏的逻辑信号；
在压控振荡器要由负偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表正偏的逻辑信号。
当从正偏切换到负偏或跟随状态时，VCXO压控电压从高电压骤降到低电压或切换到跟随状态，从状态切换节点开始，通过在设定时间内调整鉴相器的输出，使经过环路滤波器后的电压输出平缓下移。
所述在设定时间内调整鉴相器的输出，是通过改变输出占空比的方式，当VCXO压控电压从高电压切换到低电压时或切换到跟随状态时，在设定时间内，添加周期性的逻辑零输出，使电压下降变缓。
如图5到图7所示，为最大正向偏置切换到最大负向偏置的切换过程，其中的上面部分为通道1，下面部分为通道2，通道1为环路滤波器输入信号，通道2为环路滤波器后对VCXO的压控电压。其中，图5为直接切换，图6为切换时引入本发明的平缓处理过程，图7为对应引入平缓处理过程展开具体实现波形。
对比图5与图6，在滤波电路参数一致下，图5中从3.3V下降到0V所需时间约为8.5ms，压控电压下降相对陡峭，图6中从3.3V下降到0V所需时间约为14.2ms，压控电压下降相对平缓，由对比结果可知，压控电压下降越陡，所需耗时越短，对应VCXO响应越及时，停振风险越大；压控电压下降越缓，所需耗时越久，对应VCXO响应越滞后，停振风险越小。图7是对图6切换过程的展开，如图所示，在处理器切换处理单元中执行从正偏到负偏切换处理中在设定时间内，添加周期性的逻辑零输出，使整个VCXO压控电压变化过程缓慢下降。
当从负偏切换到正偏或跟随状态时，VCXO压控电压从低电压骤升到高电压或切换到跟随状态时，从状态切换节点开始，通过在设定时间内调整鉴相器的输出，使经过环路滤波器后的电压输出平缓上移。
所述在设定时间内调整鉴相器的输出，是通过改变输出占空比的方式，当VCXO压控电压从低电压骤升到高电压或切换到跟随状态时，在设定时间内，添加周期性的逻辑一输出，使电压上升变缓。
如图8到图10所示，为最大负向偏置切换到最大正向偏置的切换过程，其中的上面部分为通道1，下面部分为通道2，通道1为环路滤波器输入信号，通道2为环路滤波器后对VCXO的压控电压。其中，图8为直接切换，图9为切换时引入本发明的平缓处理过程，图10为对应引入平缓处理过程展开具体实现波形。
对比图8与图9，在滤波电路参数一致下，图8中从0V上升到3.3V所需时间约为8.5ms，压控电压上升相对陡峭，图9中从0V上升到3.3V所需时间约为15ms，压控电压上升相对平缓，由对比结果可知，压控电压上升越陡，所需耗时越短，对应VCXO响应越及时，停振风险越大；压控电压上升越缓，所需耗时越久，对应VCXO响应越滞后，停振风险越小。图10是对图9切换过程的展开，如图所示，在处理器切换处理单元中执行从负偏到正偏切换处理中在设定时间内，添加周期性的逻辑一输出，使整个VCXO压控电压变化过程缓慢上升。
上面介绍的是关于同步过程中，平缓调整VCXO压控电压的方法。
当将两个待同步信号之间的距离通过正偏或负偏拉近到同步范围内后，此时要切换到同源处理阶段，跟随就是实现将同步的信号同源处理，偏置与同源跟随的过程会振荡数个周期后稳定下来，最终实现同源同步。
步骤S310用于判断是否否处于跟随状态，在确认跟随状态时，执行步骤S320，也就是执行同源。
将输入信号F_in与VCXO输出的反馈信号经分频器分频的信号进入鉴相器对相位进行比较。其中，分频器为了让反馈信号与输入信号F_in同频，对反馈信号实施分频，使分频后的频率与输入信号F_in同频；鉴相器用于检测出输入其中的两种信号的相位差。得知两种信号的相位差后，就能够控制两个信号使其保持同相位。由于VCXO的频率发生了变化，所以要使用分频器让反馈信号与输入信号F_in同频。
对于执行同源的过程，可以使用目前的锁相装置的同源的方法，但对于不同传输线长导致时延不一致，使用目前的锁相装置的同源的方法，会存在同源同步死区，所以优选的使用下面的实施方式中的关于同源的方法。
在一种实施方式中，如图11所示，步骤S320的基于所述相位差信号生成所述激励调节信号的过程，包括：步骤S321和步骤S322。
步骤S321，在所述相位差信号为上升高电平时，在预设的第三时长内，减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长；
步骤S322，在所述相位差信号为下降低电平时，在预设的第四时长内，减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长。
在实施同源的过程中，也需要平缓VCXO压控电压，本实施方式是关于平缓调整VCXO压控电压的方法。
当处于跟随模式下，通过在设定时间内调整鉴相器输出，使经过环路滤波器后的电压输出平缓移动。所述在设定时间内调整鉴相器的输出，是通过调整鉴相器检测出两个输入信号的相位差所产生的上升部分时长或者下降电平部分时长：调整输出上升电平部分时长，在预设的第三时长内，减少电平的输出时间，使电平上升过程中的电平输出实际时长小于相位差信号的电平输出时长，使得电压上升过程受控变缓；调整输出下降电平部分时长，在预设的第四时长内，减少电平的输出时间，使电平下降过程中的电平输出实际时长小于相位差信号的电平输出时长，使得电压下降过程受控变缓。
如图12所示，在跟随模式下，鉴相器输出的表示带纹波的相位差信号，包括：上升的高电平和下降的低电平。在设定时间段内，添加了平缓处理技术，对于鉴相器比较输出的周期N个的上升高电平或者下降低电平，实际输出N-1个对应的上升电平或者下降电平，降低输出部分能量，使得电压上升过程和下降过程变得平缓受控，通过调整跟随手段，跳出同源同步死区，达到视频同源同步效果。
通过在跟随模式下，动态的调整输出，可以使原本处于动荡循环的VCXO压控电压在外力作用下跳出同源同步死区，最终达到视频信号同源同步。
可选地，调整的方式可以通过以下两种实施方式。
在一种实施方式中，步骤S321的减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：步骤S3211。
步骤S3211，控制各个周期内上升高电平输出的个数，其中，所述预设的第三时长包含若干个周期；
步骤S322的所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：步骤S3221。
步骤S3221，控制各个周期内下降低电平输出的个数，其中，所述预设的第四时长包含若干个周期。
在一种实施方式中，步骤S321的减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：步骤S3212。
步骤S3212，控制高电平上升过程中的电平输出脉冲的宽度；
步骤S322的所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：步骤S3222。
步骤S3222，控制低电平下降过程中的电平输出脉冲的宽度。
本方法中，在传统的锁相电路的基础上，对用于控制环路滤波器输出的压控电压的激励调节信号进行调整干预，然后才将该经过调整的激励调节信号送入环路滤波器，以使得经环路滤波器输出的压控电压能够平缓地上升或下降，从而避免了因快速改变压控电压造成压控振荡器出现停振输出等现象，解决了特定压控晶体使用过程中产生停振或无法稳定输出的问题。
实施例二
有的锁相装置是不需要接收控制信号，只有跟随模式，针对这种情况，本实施例提供了另外一种锁相装置的压控方法。
如图13所示，该锁相装置的压控方法包括步骤S410、步骤S420和步骤S430。需要注意的是，步骤S410、步骤S420和步骤S430仅为附图标记，用于清晰解释实施例与附图13的对应关系，不代表对本实施例中各步骤的顺序限定。
步骤S410，接收鉴相器输出的表示相位差的相位差信号；
步骤S420，基于所述相位差信号生成激励调节信号，其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用在压控振荡器；
步骤S430，输出所述激励调节信号。
其中，步骤S420的过程，包括：步骤S421和步骤S422。
步骤S421，在所述相位差信号为上升电平时，在预设的第五时长内，减少电平的输出时间，使电平上升过程中的电平输出实际时长小于相位差信号的电平输出时长；
步骤S422，在所述相位差信号为下降电平时，在预设的第六时长内，减少电平的输出时间，使电平下降过程中的电平输出实际时长小于相位差信号的电平输出时长。
本实施例与实施例一中的跟随模式相同，适用于不需要接收控制信号，只有跟随模式的锁相装置，这种锁相装置与实施例一种的锁相装置大致相同，唯一的不同之处在于，切换处理单元不需要接收可控制信号，只接收鉴相器输出的相位差信号，并根据所述相位差信号，生成激励调节信号。
可选地，调整的方式可以通过以下两种实施方式。
在一种实施方式中，步骤S421的减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：步骤S4211。
步骤S4211，控制各个周期内上升高电平输出的个数，其中，所述预设的第五时长包含若干个周期；
步骤S422的减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：步骤S4221。
步骤S4221，控制各个周期内下降低电平输出的个数，其中，所述预设的第六时长包含若干个周期。
在一种实施方式中，步骤S421的减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：步骤S4212。
步骤S4211，控制高电平上升过程中的电平输出脉冲的宽度；
步骤S422的减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：步骤S4222。
步骤S4221，控制低电平下降过程中的电平输出脉冲的宽度。
实施例三
本申请提供了一种芯片系统，所述芯片包括处理器，所述处理器被调用用于执行上述任一实施方式所述的锁相装置的压控方法。
本申请提供了一种芯片系统，所述芯片包括上述的任一实施方式所述的锁相装置。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (13)
1.一种锁相装置的压控方法，其特征在于，包括：
接收鉴相器输出的表示相位差的相位差信号；
接收控制信号；
根据所述控制信号，生成激励调节信号；其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用在压控振荡器，所述压控振荡器在不同的压控电压下，会处于不同的状态，所述压控振荡器的状态包括：正偏状态、负偏状态和跟随状态；
输出所述激励调节信号；
其中，所述根据所述控制信号，生成激励调节信号的过程，包括：
根据所述控制信号判断所述压控振荡器是否需要由正偏切换到其他状态或由负偏切换到其他状态；
在所述压控振荡器需要由正偏切换到其他状态或由负偏切换到其他状态时，生成要切换到的目标状态相对应的激励调节信号，并从状态切换节点开始，在对应的预设时长内，间歇性地生成所述要切换到的目标状态相对应的激励调节信号，以使得在对应的预设时长内生成的所述要切换到的目标状态相对应的激励调节信号的时长占所述预设时长的比例在预设的时间占比范围内，其中，由正偏切换到其他状态对应的预设时长为第一时长，由负偏切换到其他状态对应的预设时长为第二时长；
所述根据所述控制信号，生成激励调节信号的过程，还包括：
根据所述控制信号判断所述压控振荡器是否处于跟随状态；
在所述压控振荡器处于跟随状态时，基于所述相位差信号生成所述激励调节信号。
2.根据权利要求1所述的锁相装置的压控方法，其特征在于，所述间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，包括：
周期性输出所述要切换到的目标状态相对应的激励调节信号。
3.根据权利要求1所述的锁相装置的压控方法，其特征在于，所述间歇性地生成所述要切换到的目标状态相对应的激励调节信号的过程，包括：
在压控振荡器要由正偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表负偏的逻辑信号；
在压控振荡器要由负偏切换到其他状态时，所述要切换到的目标状态相对应的激励调节信号为代表正偏的逻辑信号。
4.根据权利要求1所述的锁相装置的压控方法，其特征在于，所述基于所述相位差信号生成所述激励调节信号的过程，包括：
在所述相位差信号为上升高电平时，在预设的第三时长内，减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长；
在所述相位差信号为下降低电平时，在预设的第四时长内，减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长。
5.根据权利要求4所述的锁相装置的压控方法，其特征在于，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制各个周期内上升高电平输出的个数，其中，所述预设的第三时长包含若干个周期；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制各个周期内下降低电平输出的个数，其中，所述预设的第四时长包含若干个周期。
6.根据权利要求4所述的锁相装置的压控方法，其特征在于，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制高电平上升过程中的电平输出脉冲的宽度；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制低电平下降过程中的电平输出脉冲的宽度。
7.一种锁相装置的压控方法，其特征在于，包括：
接收鉴相器输出的表示相位差的相位差信号；
接收控制信号；
根据所述控制信号，生成激励调节信号；其中，所述激励调节信号用于输出给环路滤波器，让环路滤波器根据所述激励调节信号输出对应的压控电压，所述压控电压作用于压控振荡器；
输出所述激励调节信号；
其中，所述根据所述控制信号，生成激励调节信号的过程，包括：
在所述相位差信号为上升高电平时，在预设的第五时长内，减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长；
在所述相位差信号为下降低电平时，在预设的第六时长内，减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长。
8.根据权利要求7所述的锁相装置的压控方法，其特征在于，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制各个周期内上升高电平输出的个数，其中，所述预设的第五时长包含若干个周期；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制各个周期内下降低电平输出的个数，其中，所述预设的第六时长包含若干个周期。
9.根据权利要求7所述的锁相装置的压控方法，其特征在于，所述减少高电平的输出时间，使电平上升过程中的高电平输出实际时长小于相位差信号的高电平应输出时长的过程，包括：
控制高电平上升过程中的电平输出脉冲的宽度；
所述减少低电平的输出时间，使电平下降过程中的低电平输出实际时长小于相位差信号的低电平应输出时长的过程，包括：
控制低电平下降过程中的电平输出脉冲的宽度。
10.一种锁相装置，其特征在于，包括：
分频器，用于接收反馈信号，并对接收到的反馈信号进行分频，以形成与输入信号同频的分频后的反馈信号；
鉴相器，用于接收输入信号和所述分频后的反馈信号，比较二者之间的相位差，并输出一个表示相位差的相位差信号；
切换处理单元，连接于所述鉴相器，用于接收控制信号和鉴相器输出的相位差信号，并根据所述控制信号，生成激励调节信号；
环路滤波器，连接于所述切换处理单元，用于对所述激励调节信号进行滤波，输出压控电压；
压控振荡器，连接于所述环路滤波器，用于基于所述环路滤波器输出的所述压控电压生成输出信号和所述反馈信号；
其中，所述切换处理单元被配置为实施权利要求1-6任一项所述的锁相装置的压控方法。
11.一种锁相装置，其特征在于，包括：
分频器，用于接收反馈信号，并对接收到的反馈信号进行分频，以形成与输入信号同频的分频后的反馈信号；
鉴相器，用于接收输入信号和所述分频后的反馈信号，比较二者之间的相位差，并输出一个表示相位差的相位差信号；
切换处理单元，连接于所述鉴相器，用于接收鉴相器输出的相位差信号，并根据所述相位差信号，生成激励调节信号；
环路滤波器，连接于所述切换处理单元，用于对所述激励调节信号进行滤波，输出压控电压；
压控振荡器，连接于所述环路滤波器，用于基于所述环路滤波器输出的所述压控电压生成输出信号和所述反馈信号；
其中，所述切换处理单元被配置为实施权利要求7-9任一项所述的锁相装置的压控方法。
12.一种芯片，其特征在于，包括处理器，所述处理器被调用用于执行权利要求1-9任一项所述的锁相装置的压控方法。
13.一种芯片，其特征在于，包括根据权利要求10或11所述的锁相装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311824316.8A CN117713816A (zh) | 2023-12-27 | 2023-12-27 | 锁相装置的压控方法、锁相装置及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311824316.8A CN117713816A (zh) | 2023-12-27 | 2023-12-27 | 锁相装置的压控方法、锁相装置及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117713816A true CN117713816A (zh) | 2024-03-15 |
Family
ID=90155235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311824316.8A Pending CN117713816A (zh) | 2023-12-27 | 2023-12-27 | 锁相装置的压控方法、锁相装置及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117713816A (zh) |
-
2023
- 2023-12-27 CN CN202311824316.8A patent/CN117713816A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5237290A (en) | Method and apparatus for clock recovery | |
| US5389898A (en) | Phase locked loop having plural selectable voltage controlled oscillators | |
| US6181213B1 (en) | Phase-locked loop having a multi-phase voltage controlled oscillator | |
| KR950026124A (ko) | 단축된 로크 시간을 갖는 피엘엘(pll) 회로 | |
| JPH0799807B2 (ja) | 位相同期回路 | |
| KR100333428B1 (ko) | 입력 신호에 동기되는 신호를 발진하는 자기 동조 발진기 | |
| US5126693A (en) | Circuit and method of reducing phase jitter in a phase lock loop | |
| JP3014566B2 (ja) | Ｐｌｌ回路 | |
| JP2002043939A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| CN117713816A (zh) | 锁相装置的压控方法、锁相装置及芯片 | |
| US4438528A (en) | Channel selection system for an electronic tuner | |
| KR20070055011A (ko) | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 | |
| KR20100053443A (ko) | Ｐｌｌ 회로 | |
| JP2001230667A (ja) | 位相調整回路 | |
| KR20030090525A (ko) | 위상 동기 루프 회로 | |
| KR20060090909A (ko) | 듀얼 루프를 가지는 위상동조기 및 그의 제어방법 | |
| JP3344628B2 (ja) | Ｐｌｌ回路の自走周波数安定化回路 | |
| JP2001177403A (ja) | Ｐｌｌ回路 | |
| KR102059630B1 (ko) | 전압 제어 발진기의 출력 주파수 제어 방법 및 장치 | |
| JP2006186502A (ja) | Ｐｌｌ装置及び映像同期制御装置 | |
| JP2000010652A (ja) | 周波数シンセサイザー | |
| JPH03101311A (ja) | 位相同期発振回路 | |
| JPS6053485B2 (ja) | Ａｆｔ引込み範囲拡大装置 | |
| JP2592675B2 (ja) | フェーズロックループ回路調整方法 | |
| JPH11163722A (ja) | Ｐｌｌ周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |