CN117712163A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式涉及半导体装置及其制造方法。本实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，与所述第一电极连接，包含硅及碳；第二导电型的第二半导体层，配置于所述第一半导体层上的一部分，包含硅及碳；第一导电型的第三半导体层，配置于所述第二半导体层上的一部分，隔着所述第二半导体层与所述第一半导体层对置，以与所述第一半导体层对置的侧面越朝向上方则越接近所述第一半导体层的方式进行位移，包含硅及碳；第二电极，与所述第三半导体层连接；以及第三电极，至少配置于所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分的正上方区域，隔着第一绝缘膜与所述部分对置。

Description

半导体装置及其制造方法
本申请享受以日本专利申请2022-146368号(申请日：2022年9月14日)为基础申请的优先权。本申请通过参考此基础申请包括基础申请的全部内容。
技术领域
实施方式涉及半导体装置及其制造方法。
背景技术
为了改善半导体装置的导通电阻与耐压的平衡，开发了使用碳化硅作为半导体材料的半导体装置。在这样的半导体装置中，为了进一步降低导通电阻，优选缩短沟道长度，但若缩短沟道长度，则阈值电压降低，有时动作成为不稳定点。
发明内容
实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，与所述第一电极连接，包含硅及碳；第二导电型的第二半导体层，配置于所述第一半导体层上的一部分，包含硅及碳；第一导电型的第三半导体层，配置于所述第二半导体层上的一部分，隔着所述第二半导体层与所述第一半导体层对置，以与所述第一半导体层对置的侧面越朝向上方则越接近所述第一半导体层的方式进行位移，包含硅及碳；第二电极，与所述第三半导体层连接；以及第三电极，至少配置于所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分的正上方区域，隔着第一绝缘膜与所述部分对置。
实施方式的半导体装置的制造方法具备：在包含硅及碳的第一导电型的第一半导体层上形成掩模部件的工序；通过将所述掩模部件作为掩模向所述第一半导体层注入第一杂质，在所述第一半导体层的上部的一部分形成第二导电型的第二半导体层的工序；在所述第一半导体层上及所述第二半导体层上形成覆盖所述掩模部件的间隔膜的工序；通过将所述掩模部件作为掩模并隔着所述间隔膜向所述第二半导体层注入第二杂质，在所述第二半导体层的上部的一部分形成第一导电型的第三半导体层的工序；去除所述间隔膜及所述掩模部件的工序；至少在所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分上形成第一绝缘膜的工序；以及形成与所述第一半导体层连接的第一电极、与所述第三半导体层连接的第二电极、以及配置在所述第一绝缘膜上的第三电极的工序。
根据实施方式，能够提供能够抑制阈值电压的降低的半导体装置及其制造方法。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是图1所示的A-A’线的剖视图。
图3是表示图2的区域B的局部放大剖视图。
图4的(a)～图4的(c)是表示第一实施方式的半导体装置的制造方法的工序剖视图。
图5的(a)～图5的(c)是表示第一实施方式的半导体装置的制造方法的工序剖视图。
图6的(a)及图6的(b)是表示第二实施方式的半导体装置的制造方法的工序剖视图。
图7的(a)及图7的(b)是表示比较例的半导体装置的制造方法的工序剖视图。
图8是表示比较例的半导体装置的局部放大剖视图。
图9的(a)是表示第一试验例的试验方法的图，图9的(b)～图9的(d)是表示第一试验例的结果的图。
图10的(a)及图10的(b)是表示第二试验例的结果的图。
具体实施方式
＜第一实施方式＞
图1是表示本实施方式的半导体装置的俯视图。
图2是图1所示的A-A’线的剖视图。
图3是表示图2的区域B的局部放大剖视图。
另外，各图是示意性的图，适当地进行了简化及强调。另外，在图之间，各构成要素的形状以及尺寸比不一定严格地匹配。关于后述的其他图也是同样的。
如图1以及图2所示，在本实施方式的半导体装置1中，设置有漏极电极11、半导体部分20、源极电极12、栅极电极13、栅极绝缘膜31以及电极间绝缘膜32。半导体部分20配置在漏极电极11与源极电极12之间。漏极电极11配置在半导体部分20的下表面上的整体或大致整体。源极电极12配置在半导体部分20的上表面上的除了栅极焊盘(未图示)以外的区域的大致整体。另外，在图1中，源极电极12、栅极绝缘膜31以及电极间绝缘膜32省略了图示，用双点划线表示栅极电极13。半导体装置1是纵型的MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor：金属氧化物半导体场效应晶体管)。
在本说明书中，为了便于说明，采用XYZ正交坐标系。将漏极电极11和源极电极12的排列方向设为“Z方向”，将在半导体装置1中构成的MOSFET的沟道长度的方向设为“X方向”，将沟道宽度的方向设为“Y方向”。另外，将Z方向中的、从漏极电极11朝向源极电极12的方向也称为“上”，将其相反方向也称为“下”，但这些表现也为了方便，与重力的方向无关。
半导体部分20由单晶的碳化硅(SiC)构成，局部地含有杂质，由此设定各部分的导电类型。在半导体部分20中，设置有导电型为n+型的漏极层21、n-型的漂移层22、p型的基底层23、p+型的接触层24、以及n+型的源极层25。另外，“n+型”表示载流子浓度比“n-型”高，“p型”表示载流子浓度比“p-型”高。“载流子浓度”是指作为供体或受体发挥功能的有效杂质浓度。
漏极层21与漏极电极11相接，并与漏极电极11连接。另外，在本说明书中，“连接”是指电连接。漂移层22配置在漏极层21上，与漏极层21相接。基底层23配置在漂移层22上的一部分，与漂移层22相接。漂移层22中的剩余部分22a、即在其上未配置基底层23的部分22a的上表面构成半导体部分20的上表面20a的一部分。
接触层24配置在基底层23上的一部分，与基底层23相接。源极层25配置在基底层23上的另一部分，与基底层23相接。接触层24与源极层25也可以相互接触。接触层24及源极层25经由基底层23而与漂移层22分离。在半导体部分20的上表面20a，源极层25隔着基底层23而与漂移层22对置。基底层23中的剩余部分23a、即在其上未配置接触层24或源极层25的部分的上表面构成半导体部分20的上表面20a的一部分。
在半导体装置1中，例如，在漂移层22上设置有多个基底层23，沿着X方向相互分离地排列。各基底层23在Y方向上延伸。另外，在各基底层23上设置有接触层24及源极层25。例如，在各基底层23中，设置有1个接触层24和夹着该接触层24的2个源极层25。接触层24及源极层25在Y方向上延伸。但是，XY平面中的接触层24以及源极层25的位置关系并不限定于该例。
栅极绝缘膜31配置在半导体部分20的上表面20a上。栅极绝缘膜31例如由氧化硅(SiO)构成。栅极绝缘膜31与漂移层22的部分22a的上表面、基底层23的部分23a的上表面、源极层25中的基底层23的部分23a侧的部分25a的上表面相接。
栅极电极13配置在栅极绝缘膜31上，与栅极绝缘膜31相接。栅极电极13至少配置在基底层23中的漂移层22与源极层25之间的部分23a的正上方区域，隔着栅极绝缘膜31与部分23a对置。例如，栅极电极13遍及位于相邻的2个基底层23之间的漂移层22的部分22a的正上方区域、这2个基底层23中的部分22a与源极层25之间的部分23a的正上方区域、源极层25中的基底层23的部分23a侧的部分25a的正上方区域而配置，隔着栅极绝缘膜31与这些部分对置。栅极电极13沿Y方向延伸，与栅极焊盘(未图示)连接。
电极间绝缘膜32配置在半导体部分20上的一部分以及栅极绝缘膜31上的整体，覆盖栅极电极13。电极间绝缘膜32例如由氧化硅构成。源极电极12配置在半导体部分20上，覆盖电极间绝缘膜32。因此，源极电极12隔着电极间绝缘膜32覆盖栅极电极13。由此，源极电极12通过电极间绝缘膜32而与栅极电极13绝缘。源极电极12在半导体部分20的上表面20a与接触层24及源极层25连接。
如图3所示，源极层25的X方向侧的侧面25b隔着基底层23的部分23a而与漂移层22的部分22a对置。XZ截面中的侧面25b的形状是沿着虚拟的圆弧99的形状。圆弧99的中心99c位于源极层25的上方例如栅极电极13内。因此，侧面25b以越朝向上方则越接近漂移层22的部分22a的方式位移。即，在某个XZ截面中，侧面25b的上缘25c在侧面25b上最靠近部分22a，侧面25b的下缘25d在侧面25b上距离部分22a最远。
另外，优选从上方即Z方向观察的上缘25c与下缘25d的X方向上的距离D1大于从侧方即Y方向观察的上缘25c与下缘25d的Z方向上的距离D2。即，优选为D1＞D2。距离D2为源极层25的厚度。图3所示的距离D3是MOSFET的沟道长度。
接着，对本实施方式的半导体装置的制造方法进行说明。
图4的(a)～图5的(c)是表示本实施方式的半导体装置的制造方法的工序剖视图。
首先，如图4的(a)所示，准备半导体基板50。半导体基板50例如通过在n+型的碳化硅晶片上外延生长出n-型的碳化硅层而形成。在完成后的半导体装置1中，半导体基板50成为半导体部分20，碳化硅晶片成为漏极层21，外延生长出的碳化硅层成为漂移层22。在图4的(a)所示的阶段，没有形成基底层23、接触层24以及源极层25。
接着，如图4的(b)所示，在半导体基板50上形成掩模部件51。掩模部件51例如由氧化硅形成。接着，将掩模部件51作为掩模，在半导体基板50的上层部分、即相当于漂移层22的部分离子注入成为受主的杂质52。由此，在漂移层22的上部的一部分形成p型的基底层23。
接着，如图4的(c)所示，在半导体基板50上形成覆盖掩模部件51的间隔膜53。间隔膜53例如由氧化硅、氮化硅(SiN)或硅(Si)形成。
接着，如图5的(a)所示，将掩模部件51作为掩模，隔着间隔膜53向基底层23离子注入成为施主的杂质54。此时，杂质54的离子注入的加速电压设为为从上方被离子注入的杂质54在间隔膜53内散射而到达基底层23的上部那样的电压。
由此，如图5的(b)所示，在基底层23的上部的一部分形成n+型的源极层25。被离子注入的杂质54的分布以位于间隔膜53内的中心99c为中心而球状扩展。因此，半导体基板50中的分布有杂质54的部分的形状、即源极层25的形状成为多个球沿着XY平面连续地分布的形状。因此，源极层25的形状为沿着XY平面扩展且在Z方向上具有一定厚度的大致平板状。源极层25的上表面与间隔膜53相接，源极层25的侧面25b成为沿着圆柱形的一部分的形状，与Z方向平行的截面中的侧面25b的形状成为沿着以中心99c为中心的虚拟的圆弧99的形状。
接着，如图5的(c)所示，去除间隔膜53及掩模部件51。由此，半导体基板50的上表面露出。
接着，如图2所示，形成掩模部件(未图示)，将其作为掩模对成为受主的杂质进行离子注入。由此，在基底层23的上部的未形成源极层25的部分的至少一部分形成p+型的接触层24。接着，去除掩模部件。接着，实施活化热处理，使注入到半导体基板50的杂质活化。接着，对半导体基板50实施热氧化处理。由此，在半导体基板50的整个上表面形成栅极绝缘膜31。栅极绝缘膜31至少形成在基底层23中的漂移层22与源极层25之间的部分23a上。
接下来，在栅极绝缘膜31上形成栅极电极13。接着，通过将栅极电极13作为掩模对栅极绝缘膜31进行蚀刻，从而使栅极绝缘膜31残留在栅极电极13的正下方区域，并从其以外的区域去除。接着，在半导体基板50上以及栅极电极13上形成电极间绝缘膜32。接着，选择性地去除电极间绝缘膜32。由此，在栅极电极13被电极间绝缘膜32覆盖的状态下，源极层25的一部分以及接触层24从电极间绝缘膜32露出。
接着，在半导体基板50上以及电极间绝缘膜32上形成源极电极12。源极电极12通过电极间绝缘膜32而从栅极电极13绝缘，与源极层25以及接触层24相接。另外，在半导体基板50的下表面上形成漏极电极11。漏极电极11与半导体基板50的下表面接触。接着，切割包括漏极电极11、半导体基板50、栅极绝缘膜31、栅极电极13、电极间绝缘膜32以及源极电极12的结构体并进行单片化。由此，制造多个半导体装置1。
接着，对本实施方式的作用效果进行说明。
如图3所示，在本实施方式的半导体装置1中，源极层25的侧面25b以越朝向上方则越接近漂移层22的部分22a的方式位移。因此，在基底层23中的形成反型层的部分23a与位于漂移层22中的部分23a的正下方区域的部分22b(参照图2)之间不存在源极层25。因此，漏极电极11的电位容易传递到部分23a，难以形成反型层。其结果，MOSFET的阈值电压变高。由此，能够缩短沟道长度即距离D3而降低导通电阻，并且确保规定的阈值电压，使半导体装置1的动作稳定。例如，在使MOSFET为截止状态时，能够抑制因噪声等而非本意地形成反型层而导通的情况。
另外，通过使源极层25的侧面25b的上缘25c与下缘25d的X方向上的距离D1比源极层25的厚度即Z方向上的距离D2大，能够更可靠地得到上述的效果。由此，也能够确保半导体装置1的阈值电压，使动作更加稳定化。
＜第二实施方式＞
本实施方式是第一实施方式的半导体装置的其他制造方法。
图6的(a)及图6的(b)是表示本实施方式的半导体装置的制造方法的工序剖视图。
首先，实施图4的(a)～图4的(c)所示的工序。
接着，如图6的(a)所示，对间隔膜53实施RIE(ReactiveIonEtching：反应性离子蚀刻)等各向异性蚀刻。此时，在半导体基板50的上表面上，不完全去除间隔膜53。由此，在半导体基板50的上表面上以及掩模部件51的上表面上，间隔膜53变薄。另一方面，在掩模部件51的侧面上，间隔膜53不太薄。
由此，能够相互独立地控制间隔膜53中的半导体基板50的上表面上的Z方向的厚度t1和间隔膜53中的掩模部件51的侧面上的X方向的厚度t2。在本实施方式中，厚度t1比厚度t2薄。即，t1＜t2。
接着，如图6的(b)所示，将掩模部件51作为掩模，隔着间隔膜53向基底层23离子注入成为施主的杂质54。由此，在基底层23的上部的一部分形成n+型的源极层25。杂质54的离子注入的加速电压设为从上方被离子注入的杂质54在间隔膜53内散射而到达基底层23的上部那样的电压。接着，实施图5的(c)所示的工序。以后的工序与第一实施方式相同。
接着，对本实施方式的效果进行说明。
如图6的(a)及(b)所示，在本实施方式中，与第一实施方式相比，间隔膜53的Z方向的厚度t1薄，因此，为了形成规定厚度的源极层25，能够降低杂质54的加速电压。由此，能够抑制杂质54沿着XY平面的扩展。其结果，能够高精度地控制源极层25的形状。
这样，根据本实施方式，通过调整间隔膜53的Z方向的厚度t1，能够控制源极层25的形状等。另一方面，通过调整间隔膜53的X方向的厚度t2，能够控制沟道长度(距离D3)。间隔膜53的厚度t2能够通过在图4的(c)所示的工序中控制间隔膜53的沉积量来进行调整。这样，根据本实施方式，能够相互独立地控制源极层25的形状等和沟道长度(距离D3)。本实施方式中的上述以外的结构、制造方法以及效果与第一实施方式相同。
＜比较例＞
图7的(a)及图7的(b)是表示本比较例的半导体装置的制造方法的工序剖视图。
图8是表示本比较例的半导体装置的局部放大剖视图。
图8表示与图3相当的区域。
首先，实施图4的(a)～图4的(c)所示的工序。
接着，如图7的(a)所示，对间隔膜53实施各向异性蚀刻，从半导体基板50的上表面上去除间隔膜53。此时，在掩模部件51的侧面上残留有间隔膜53。即，将图6的(a)所示的厚度t1设为0，将厚度t2设为比0大的值。
接着，如图7的(b)所示，将掩模部件51及间隔膜53作为掩模，向基底层23离子注入成为施主的杂质54。此时，杂质54不经由间隔膜53而直接注入到半导体基板50。由此，杂质54扩展为以位于半导体基板50内的中心99c为中心的球状。由此，形成源极层25。
如图8所示，在本比较例的半导体装置101中，虚拟的圆弧99的中心99c位于源极层25内，因此在基底层23的上层部分且为源极层25侧的部分23b与其正下方区域中配置的漂移层22的部分22b(参照图2)之间夹设有源极层25的部分25e。由此，漏极电极的电位难以传递到部分23b，容易形成反型层。其结果，MOSFET的阈值电压降低。因此，半导体装置101与第一实施方式的半导体装置1相比，若使沟道长度(距离D3)相同，则阈值电压变低。如果阈值电压变低，则存在动作变得不稳定的可能性。
此外，在半导体装置101中，为了确保充分的阈值电压，只要延长沟道长度(距离D3)即可，但在该情况下导通电阻增加。另外，也考虑通过硅(Si)而不是碳化硅(SiC)形成半导体基板，使较浅地注入到半导体基板的上表面附近的杂质热扩散，从而形成接近图3所示的源极层25的形状的源极层。然而，在该情况下，硅的带隙比碳化硅的带隙窄，因此导通电阻与耐压的平衡降低。
＜第一试验例＞
图9的(a)是表示本试验例的试验方法的图，图9的(b)～图9的(d)是表示本试验例的结果的图。
图9的(b)～图9的(d)是追踪模拟结果的图。
如图9的(a)所示，在本试验例中，设想在由碳化硅构成的半导体基板50上形成由多晶硅构成的间隔膜53的3种样品。间隔膜53的厚度在样品间不同。然后，对于这些样品，进行将作为杂质的氮，离子注入到半导体基板50内的模拟，对氮的行为进行了模拟。离子注入的加速电压以在样品间半导体基板50中的氮的到达深度和浓度大致相等的方式在各样品中进行调整。
如图9的(b)所示，在样品201中，将间隔膜53的厚度设为200nm。其结果，氮主要在间隔膜53内散射，在半导体基板50内氮分布的部分成为中心接近位于间隔膜53内的球的下部的形状，扩展幅度约为300nm。
如图9的(c)所示，在样品202中，将间隔膜53的厚度设为50nm。其结果，氮在间隔膜53内及半导体基板50内散射，在半导体基板50内氮分布的部分成为中心位于半导体基板50内的球状，扩展幅度约为160nm。
如图9的(d)所示，在样品203中，将间隔膜53的厚度设为0nm。即，未设置间隔膜53。其结果，氮在半导体基板50内散射，在半导体基板50内氮分布的部分成为中心接近位于半导体基板50内的球的形状，扩展幅度约为100nm。
＜第二试验例＞
图10的(a)及图10的(b)是表示本试验例的结果的图。
在本试验例中，模拟上述的第一实施方式及比较例的半导体装置的制造方法，计算各自的阈值电压。在图10的(a)及图10的(b)中，色彩越浓表示施主浓度越高。图10的(a)及图10的(b)是对杂质的浓度分布的模拟结果进行跟踪而得到的图。在跟踪的制约上，无法将模拟结果全部表示。但是，如果基于原来的模拟结果，则基底层23与源极层25的界面能够判别，因此在图10的(a)以及图10的(b)中示出该界面。
图10的(a)所示的样品301是第一实施方式的试验例。在样品301中，使间隔膜53沉积在200nm的厚度，不进行间隔膜53的回蚀。因此，间隔膜53的厚度t1为200nm。然后，以形成规定的厚度和杂质浓度的源极层25的方式选择加速电压，并离子注入杂质54。其结果，如图10的(a)所示，样品301中的源极层25的侧面25b的形状成为中心99c沿着位于比半导体部分20靠上方的圆弧99的形状。样品301的阈值电压Th为4.6V。
图10的(b)所示的样品302是比较例的试验例。在样品302中，使间隔膜53沉积为80nm的厚度，回蚀了80nm的量。即，间隔膜53不残留，厚度t1为0nm。然后，以形成规定的厚度和杂质浓度的源极层25的方式选择加速电压，离子注入杂质54。其结果，如图10的(b)所示，样品302中的源极层25的侧面25b的形状成为中心99c沿着位于半导体部分20内的圆弧99的形状。样品302的阈值电压Th为4.0V。
如上所述，第一实施方式的样本301的阈值电压Th(4.6V)高于比较例的样本302的阈值电压Th(4.0V)。
根据以上说明的实施方式，能够实现即使缩短沟道长度也能够抑制阈值电压的降低的半导体装置及其制造方法。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等价物的范围内。
本发明包括以下的方式。
(附记1)
一种半导体装置，具备：
第一电极；
第一导电型的第一半导体层，与所述第一电极连接，包含硅及碳；
第二导电型的第二半导体层，配置于所述第一半导体层上的一部分，包含硅及碳；
第一导电型的第三半导体层，配置在所述第二半导体层上的一部分，隔着所述第二半导体层与所述第一半导体层对置，以与所述第一半导体层对置的侧面越朝向上方则越接近所述第一半导体层的方式位移，包含硅及碳；
第二电极，与所述第三半导体层连接；以及
第三电极，至少配置在所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分的正上方区域，隔着第一绝缘膜与所述部分对置。
(附记2)
根据附记1所述的半导体装置，其中，所述第三半导体层的所述侧面的截面形状是沿着中心位于所述第三半导体层的上方的虚拟的圆弧的形状。
(附记3)
根据附记1或2所述的半导体装置，其中，从上方观察的所述侧面的上缘与下缘的距离大于从侧方观察的所述第三半导体层的厚度。
(附记4)
根据附记1～3中任一项所述的半导体装置，其中，所述第三电极隔着所述第一绝缘膜而配置在所述第一半导体层中的上方未配置所述第二半导体层的部分上、以及所述第三半导体层中的所述第二半导体层侧的部分上。
(附记5)
根据附记1～4中任一项所述的半导体装置，其中，所述第二电极与所述第三半导体层相接，
所述第二电极隔着第二绝缘膜覆盖所述第三电极。
(附记6)
根据附记1～5中任一项所述的半导体装置，其中，所述第一半导体层配置在所述第一电极上，与所述第一电极相接。
(附记7)
一种半导体装置的制造方法，具备如下工序：
在包含硅及碳的第一导电型的第一半导体层上形成掩模部件的工序；
将所述掩模部件作为掩模向所述第一半导体层注入第一杂质，由此在所述第一半导体层的上部的一部分形成第二导电型的第二半导体层的工序；
在所述第一半导体层上以及所述第二半导体层上形成覆盖所述掩模部件的间隔膜的工序；
将所述掩模部件作为掩模，隔着所述间隔膜向所述第二半导体层注入第二杂质，由此在所述第二半导体层的上部的一部分形成第一导电型的第三半导体层的工序；
去除所述间隔膜及所述掩模部件的工序；
至少在所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分上形成第一绝缘膜的工序；以及
形成与所述第一半导体层连接的第一电极、与所述第三半导体层连接的第二电极、以及配置在所述第一绝缘膜上的第三电极的工序。
(附记8)
根据附记7所述的半导体装置的制造方法，其中，
在形成所述间隔膜的工序之后，在形成所述第三半导体层的工序之前，
还包括使所述间隔膜变薄的工序，
在形成所述第三半导体层的工序中，在所述第二半导体层上残留有所述间隔膜。
(附记9)
根据附记7或8所述的半导体装置的制造方法，其中，在形成所述第三半导体层的工序中，所述第二杂质在所述间隔膜内散射而到达所述第二半导体层的上部。

Claims (9)

1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体层，与所述第一电极连接，包含硅及碳；
第二导电型的第二半导体层，配置于所述第一半导体层上的一部分，包含硅及碳；
第一导电型的第三半导体层，配置在所述第二半导体层上的一部分，隔着所述第二半导体层与所述第一半导体层对置，以与所述第一半导体层对置的侧面越朝向上方则越接近所述第一半导体层的方式位移，包含硅及碳；
第二电极，与所述第三半导体层连接；以及
第三电极，至少配置在所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分的正上方区域，隔着第一绝缘膜与所述部分对置。
2.根据权利要求1所述的半导体装置，其中，
所述第三半导体层的所述侧面的截面形状是沿着中心位于所述第三半导体层的上方的虚拟的圆弧的形状。
3.根据权利要求1所述的半导体装置，其中，
从上方观察的所述侧面的上缘与下缘的距离大于从侧方观察的所述第三半导体层的厚度。
4.根据权利要求1所述的半导体装置，其中，
所述第三电极隔着所述第一绝缘膜而配置在所述第一半导体层中的上方未配置所述第二半导体层的部分上、以及所述第三半导体层中的所述第二半导体层侧的部分上。
5.根据权利要求1所述的半导体装置，其中，
所述第二电极与所述第三半导体层相接，
所述第二电极经由第二绝缘膜覆盖所述第三电极。
6.根据权利要求1所述的半导体装置，其中，
所述第一半导体层配置在所述第一电极上，与所述第一电极相接。
7.一种半导体装置的制造方法，具备如下工序：
在包含硅及碳的第一导电型的第一半导体层上形成掩模部件的工序；
将所述掩模部件作为掩模向所述第一半导体层注入第一杂质，由此在所述第一半导体层的上部的一部分形成第二导电型的第二半导体层的工序；
在所述第一半导体层上以及所述第二半导体层上形成覆盖所述掩模部件的间隔膜的工序；
将所述掩模部件作为掩模，隔着所述间隔膜向所述第二半导体层注入第二杂质，由此在所述第二半导体层的上部的一部分形成第一导电型的第三半导体层的工序；
去除所述间隔膜及所述掩模部件的工序；
至少在所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分上形成第一绝缘膜的工序；以及
形成与所述第一半导体层连接的第一电极、与所述第三半导体层连接的第二电极、以及配置在所述第一绝缘膜上的第三电极的工序。
8.根据权利要求7所述的半导体装置的制造方法，其中，
在形成所述间隔膜的工序之后，在形成所述第三半导体层的工序之前，
还包括使所述间隔膜变薄的工序，
在形成所述第三半导体层的工序中，在所述第二半导体层上残留有所述间隔膜。
9.根据权利要求7所述的半导体装置的制造方法，其中，
在形成所述第三半导体层的工序中，所述第二杂质在所述间隔膜内散射而到达所述第二半导体层的上部。
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