CN117690967A - 一种可调节电流密度的sgt mosfet - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
本发明公开了一种可调节电流密度的SGT MOSFET,包括:衬底、形成于衬底上方的漂移区、形成于漂移区内的条状元胞和方形元胞;所述方形元胞的沟槽内生长第二源极场氧,所述第二源极场氧内淀积第二源极多晶,所述条状元胞沟槽和方形元胞沟槽之间的所述漂移区上部离子注入有P阱层,所述条状元胞的沟槽两侧的所述P阱层上方离子注入有N+源极层;在所述SGT MOSFET的俯视平面上,部分所述条状元胞纵向之间设置有若干所述方形元胞,若干所述方形元胞通过所述P阱层连接形成若干电流密度单元,用于调节所述SGT MOSFET的电流密度。
Description
技术领域
本发明涉及SGT MOSFET技术领域,尤其涉及一种可调节电流密度的SGT MOSFET。
背景技术
SGT(Shielded Gate Transistor,屏蔽栅沟槽)MOSFET,主要用于中压和低压领域,SGT MOSFET在栅极下方多了一块多晶硅电极,这个电极称之为屏蔽栅极,屏蔽栅极与源极连接,能够发挥屏蔽栅极与漂移区的作用,降低了米勒电容Cgd以及栅极电荷Qg,即降低了导通损耗和开关损耗,因此SGT MOSFET器件的开关速度更快、开关损耗低。
如图1所示,常见的SGT MOSFET的结构如图1所示,若干条状沟槽在器件俯视平面上呈现周期条形排列,由于沟槽中具有较厚的氧化层以及源极导电多晶硅淀积,有源区面积占比较高,这种结构的SGT MOSFET导通电阻较大,增加器件整体的导通损耗。
这种常见的SGT MOSFET具有固定宽深的条状元胞,每条条状元胞的电流密度相同,无法进行电流密度调节,若SGT MOSFET在高温情况下工作,且器件电流密度固定时,因为电流密度过大容易造成器件的散热问题,进而导致器件过热,影响器件的工作性能,甚至器件失效。因此这种固定条状元胞结构的SGT MOSFET无法根据实际产品实际散热需求在制备过程中进行电流密度的调整,制备出来的器件应用到实际产品中,影响到器件和实际产品的工作性能。
针对上述的现有技术存在的问题设计一种可调节电流密度的SGT MOSFET是本发明研究的目的。
发明内容
有鉴于此,本发明的目的在于提出一种可调节电流密度的SGT MOSFET,能够解决上述的问题。
本发明提供一种可调节电流密度的SGT MOSFET,包括:
衬底、形成于衬底上方的漂移区、形成于漂移区内的若干条状元胞和方形元胞;
在所述SGT MOSFET的竖直截面上,所述条状元胞和方形元胞等距间隔排列,所述条状元胞的沟槽内生长有第一源极场氧,所述第一源极场氧内淀积第一源极多晶,所述第一源极多晶形成所述SGT MOSFET的屏蔽栅极;所述第一源极多晶上方淀积栅极多晶,所述栅极多晶与源极多晶之间形成有极间氧化层,所述栅极多晶与条状元胞的沟槽之间生长有所述栅极氧化层,所述栅极多晶形成所述SGT MOSFET的控制栅极;所述方形元胞的沟槽内生长第二源极场氧,所述第二源极场氧内淀积第二源极多晶,所述条状元胞沟槽和方形元胞沟槽之间的所述漂移区上部离子注入有P阱层,所述条状元胞的沟槽两侧的所述P阱层上方离子注入有N+源极层;
在所述SGT MOSFET的俯视平面上,部分所述条状元胞纵向之间设置有若干所述方形元胞,若干所述方形元胞通过所述P阱层连接形成若干电流密度单元,用于调节所述SGTMOSFET的电流密度。
进一步,所述条状元胞的沟槽两侧的所述P阱层内设置有条状接触孔,每个所述方形元胞周围的所述P阱层内设置环形接触孔,所述漂移区的上表面和所述条状接触孔和环形接触孔内淀积第一金属接触层,用于导通电流。
进一步,所述第一源极多晶通过所述第一金属接触层外接屏蔽栅极引线,所述N+源极层通过所述第一金属接触层外接源极引线,所述屏蔽栅极引线和源极引线短接,形成所述SGT MOSFET的源极。
进一步,所述衬底下表面制备有第二金属接触层,所述第二金属接触层外接漏极引线,形成所述SGT MOSFET的漏极。
进一步,相邻所述方形元胞之间等距间隔排列,用于减少导通电阻。
进一步,所述电流密度单元之间设置有若干条状元胞,相邻所述条状元胞之间等距间隔排列,所述条状元胞用于所述SGT MOSFET的开启。
进一步,所述条状元胞与纵向相邻所述方形元胞设置于同一中轴线上。
进一步,所述方形元胞和条状元胞的沟槽宽度相同,所述方形元胞和条状元胞的沟槽宽度为0.4-3.5um。
进一步,所述方形元胞和条状沟槽的沟槽深度相同,所述方形元胞和条状沟槽的沟槽深度为1-10um。
进一步,所述N+源极层的厚度为0.15-0.4um,所述P阱层的厚度为0.6-1.5um。
本发明的有益效果:
一是通过在第一源极多晶上方淀积栅极多晶,栅极多晶形成所述SGT MOSFET的控制栅极,未淀积栅极多晶的方形元胞的沟槽,通过相邻的沟槽的栅极多晶形成控制栅极开启。在SGT MOSFET开启时,只利用条状元胞的沟槽导通即淀积栅极多晶的沟槽导通,从而在整体设计中调节电流密度,虽然只使用一半的沟槽导通会增加沟槽电阻,但是在SGTMOSFET高压领域,沟槽电阻占比较小,且方形元胞的设计可以增加沟槽间硅导通面积,使得漂移区电阻明显减小,从而在整体设计上带来导通电阻的减小。
二是每个方形元胞周围由于仅有P阱层和漂移区,若干所述方形元胞通过所述P阱层连接形成若干电流密度单元,若SGT MOSFET中,方形元胞在整体器件中面积占比越多,电流密度越小;方形元胞在整体器件中越密集,电流密度越小,可以通过设置方形元胞的数量以及集中程度调节SGT MOSFET的电流密度。
三是相邻所述方形元胞之间等距间隔排列,使得在相同芯片面积下沟槽间的硅导通面积增加,使得沟槽间漂移区电阻明显减小,从而在整体上带来导通电阻的减小。
四是将控制栅极制备在部分沟槽内,进一步减少每个沟槽淀积栅极多晶,减少控制栅极的面积,可以降低了控制栅极和漏极的正对面积,有效减小了输入电容(Ciss),由此可以带来开关损耗的减小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是现有SGT MOSFET的俯视平面图。
图2是本发明中SGT MOSFET竖直截面图。
图3是本发明中电流密度较大的SGT MOSFET俯视平面图。
图4是本发明中电流密度较小的SGT MOSFET俯视平面图。
具体实施方式
为了便于本领域技术人员理解,现将实施例结合附图对本发明的结构作进一步详细描述,应了解到,在本实施例中所提及的步骤,除特别说明其顺序的,均可依实际需要调整其前后顺序,甚至可同时或部分同时执行。
如图2所示,本发明实施例提供一种可调节电流密度的SGT MOSFET,包括:衬底1、形成于衬底上方的漂移区2、形成于漂移区内的若干条状元胞3和方形元胞4;
在所述SGT MOSFET的竖直截面上,所述条状元胞3和方形元胞4等距间隔排列,所述条状元胞3的沟槽内生长有第一源极场氧31,所述第一源极场氧31内淀积第一源极多晶32,所述第一源极多晶32形成所述SGT MOSFET的屏蔽栅极;所述第一源极多晶32上方淀积栅极多晶33,所述栅极多晶33与源极多晶32之间形成有极间氧化层34,所述栅极多晶33与条状元胞3沟的沟槽之间生长有所述栅极氧化层35,所述栅极多晶33形成所述SGT MOSFET的控制栅极;所述方形元胞4的沟槽内生长第二源极场氧41,所述第二源极场氧41内淀积第二源极多晶42,所述条状元胞3沟槽和方形元胞4沟槽之间的所述漂移区2上部离子注入有P阱层5,所述条状元胞3的沟槽两侧的所述P阱层5上方离子注入有N+源极层6;
在本实施例中,在SGT MOSFET结构中屏蔽栅极可以作为场板来降低体内漂移区电场,从而提高漂移区浓度以降低其电阻,在相同击穿电压下获得比普通沟槽型MOSFET更低的导通电阻。
在所述SGT MOSFET的俯视平面上,部分所述条状元胞3纵向之间设置有若干所述方形元胞4,若干所述方形元胞4通过所述P阱层5连接形成若干电流密度单元,用于调节所述SGT MOSFET的电流密度。
进一步,如图3所示,所述条状元胞3的沟槽两侧的所述P阱层5内设置有条状接触孔51,每个所述方形元胞4周围的所述P阱层5内设置环形接触孔52,所述漂移区2的上表面和所述条状接触孔51和环形接触孔52内淀积第一金属接触层7,用于导通电流。
进一步,相邻所述方形元胞之间等距间隔排列,用于减少导通电阻。
在本实施例中,SGT MOSFET与沟槽型MOSFET有相似的工作原理,通过P阱层/漂移区结承担反向耐压。因此,在SGT MOSFET通过第一金属层导通电流时,每个方形元胞周围由于仅有P阱层和漂移区,电荷无法在方形元胞周围的环形接触孔以及P阱层中移动,因此若干方形元胞构成降低电流密度的单元,进一步,电流密度单元的周围设置有环形接触孔,在器件导通情况下,环形接触孔下方的P阱层无法导通,由于P阱层下方的漂移区可以导通,进而电荷可以通过漂移区移动至附近的N+源极层实现导电,将通过环形接触孔将电流密度单元分割成独立区域,其中若干方形元胞等距排列,使得在相同芯片面积下沟槽间的硅导通面积增加,使得沟槽间漂移区电阻明显减小,从而在整体上带来导通电阻的减小。
进一步,所述电流密度单元之间设置有若干条状元胞3,相邻所述条状元胞3之间等距间隔排列,所述条状元胞用于所述SGT MOSFET的开启。
在本实施例中,第一源极多晶上方淀积栅极多晶,栅极多晶形成所述SGT MOSFET的控制栅极,未淀积栅极多晶的方形元胞的沟槽,通过相邻的条状元胞的沟槽的栅极多晶形成控制栅极开启。在SGT MOSFET开启时,只利用部分的沟槽导通即淀积栅极多晶的沟槽导通,虽然只使用部分的沟槽导通会增加沟槽电阻,但是在SGT MOSFET高压领域,沟槽电阻占比较小,且各电流密度单元的设计可以增加沟槽间硅导通面积,使得漂移区电阻明显减小,从而在整体设计上带来导通电阻的减小。
进一步,所述条状元胞3与纵向相邻所述方形元胞4设置于同一中轴线上。
进一步,所述方形元胞4和条状元胞3的沟槽宽度相同,所述方形元胞4和条状元胞3的沟槽宽度为0.4-3.5um。
进一步,所述方形元胞4和条状元胞3的沟槽深度相同,所述方形元胞4和条状元胞3的沟槽深度为1-10um。
进一步,所述N+源极层6的厚度为0.15-0.4um,所述P阱层5的厚度为0.6-1.5um。
在本实施例中,若SGT MOSFET中,方形元胞在整体器件中面积占比越多,电流密度越小;方形元胞在整体器件中越密集,电流密度越小,可以通过设置方形元胞的数量以及集中程度调节SGT MOSFET的电流密度。图3和图4的器件面积相同,方形元胞个数不同,图3中的存在32个方形元胞,连接成低电流密度区域;图4中存在36个方形元胞,全部连接形成低电流密度区。图4中由于方形元胞数量较多,在相同器件面积和相同方形元胞面积以及相同条状元胞面积,图4的电流密度更小。
需要说明的是,方形元胞可以任意设置于SGTMOSFET中需要降低电流密度的位置,并非仅有图3或者图4的布局方式,通过方形元胞设置的位置降低对应位置的电流密度,实现电流密度调节,进而实现有效散热。
进一步,所述第一源极多晶32通过所述第一金属接触层7外接屏蔽栅极引线,所述N+源极层6通过所述第一金属接触层7外接源极引线,所述屏蔽栅极引线和源极引线短接,形成所述SGT MOSFET的源极。
进一步,如图2所示,所述衬底1下表面制备有第二金属接触层8,所述第二金属接触层8外接漏极引线,形成所述SGT MOSFET的漏极。
在本实施例中,SGT MOSFET与沟槽型MOSFET有相似的工作原理,都是通过栅极多晶上施加电压来控制纵向沟槽的开启,由于SGT MOSFET的屏蔽栅极与源极相接,因此将屏蔽栅极引线与源极引线短接,形成所述SGT MOSFET的源极。本申请将控制栅极制备在部分沟槽,进一步减少每个沟槽淀积栅极多晶,减少控制栅极的面积,可以降低了控制栅极和漏极的正对面积,有效减小了输入电容(Ciss),由此可以带来开关损耗的减小。
尽管已描述了本发明的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例做出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
在本发明中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不应理解为必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
Claims (10)
1.一种可调节电流密度的SGT MOSFET,其特征在于,包括:衬底、形成于衬底上方的漂移区、形成于漂移区内的若干条状元胞和方形元胞;
在所述SGT MOSFET的竖直截面上,所述条状元胞和方形元胞等距间隔排列,所述条状元胞的沟槽内生长有第一源极场氧,所述第一源极场氧内淀积第一源极多晶,所述第一源极多晶形成所述SGT MOSFET的屏蔽栅极;所述第一源极多晶上方淀积栅极多晶,所述栅极多晶与源极多晶之间形成有极间氧化层,所述栅极多晶与条状元胞的沟槽之间生长有所述栅极氧化层,所述栅极多晶形成所述SGT MOSFET的控制栅极;所述方形元胞的沟槽内生长第二源极场氧,所述第二源极场氧内淀积第二源极多晶,所述条状元胞沟槽和方形元胞沟槽之间的所述漂移区上部离子注入有P阱层,所述条状元胞的沟槽两侧的所述P阱层上方离子注入有N+源极层;
在所述SGT MOSFET的俯视平面上,部分所述条状元胞纵向之间设置有若干所述方形元胞,若干所述方形元胞通过所述P阱层连接形成若干电流密度单元,用于调节所述SGTMOSFET的电流密度。
2.根据权利要求1所述的可调节电流密度的SGT MOSFET,其特征在于,所述条状元胞的沟槽两侧的所述P阱层内设置有条状接触孔,每个所述方形元胞周围的所述P阱层内设置环形接触孔,所述漂移区的上表面和所述条状接触孔和环形接触孔内淀积第一金属接触层,用于导通电流。
3.根据权利要求2所述的可调节电流密度的SGT MOSFET,其特征在于,所述第一源极多晶通过所述第一金属接触层外接屏蔽栅极引线,所述N+源极层通过所述第一金属接触层外接源极引线,所述屏蔽栅极引线和源极引线短接,形成所述SGT MOSFET的源极。
4.根据权利要求1所述的可调节电流密度的SGT MOSFET,其特征在于,所述衬底下表面制备有第二金属接触层,所述第二金属接触层外接漏极引线,形成所述SGT MOSFET的漏极。
5.根据权利要求1所述的可调节电流密度的SGT MOSFET,其特征在于,相邻所述方形元胞之间等距间隔排列,用于减少导通电阻。
6.根据权利要求1所述的可调节电流密度的SGT MOSFET,其特征在于,所述电流密度单元之间设置有若干条状元胞,相邻所述条状元胞之间等距间隔排列,所述条状元胞用于所述SGT MOSFET的开启。
7.根据权利要求6所述的可调节电流密度的SGT MOSFET,其特征在于,所述条状元胞与纵向相邻所述方形元胞设置于同一中轴线上。
8.根据权利要求7所述的可调节电流密度的SGT MOSFET,其特征在于,所述方形元胞和条状元胞的沟槽宽度相同,所述方形元胞和条状元胞的沟槽宽度为0.4-3.5um。
9.根据权利要求7所述的可调节电流密度的SGT MOSFET,其特征在于,所述方形元胞和条状沟槽的沟槽深度相同,所述方形元胞和条状沟槽的沟槽深度为1-10um。
10.根据权利要求1所述的可调节电流密度的SGT MOSFET,其特征在于,所述N+源极层的厚度为0.15-0.4um,所述P阱层的厚度为0.6-1.5um。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202410111078.4A CN117690967A (zh) | 2024-01-25 | 2024-01-25 | 一种可调节电流密度的sgt mosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202410111078.4A CN117690967A (zh) | 2024-01-25 | 2024-01-25 | 一种可调节电流密度的sgt mosfet |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117690967A true CN117690967A (zh) | 2024-03-12 |
Family
ID=90137402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202410111078.4A Pending CN117690967A (zh) | 2024-01-25 | 2024-01-25 | 一种可调节电流密度的sgt mosfet |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117690967A (zh) |
-
2024
- 2024-01-25 CN CN202410111078.4A patent/CN117690967A/zh active Pending
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Legal Events
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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