CN117677194A - 半导体器件及其制造方法 - Google Patents

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袁彬
马闯
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Abstract

本公开的方面提供了一种半导体器件。所述半导体器件包括栅极层和绝缘层的存储堆叠体。所述栅极层和所述绝缘层交替堆叠，并且在阶梯区域中形成为梯级。所述半导体器件包括第一梯级的第一栅极层上的第一着陆焊盘。所述第一栅极层是所述第一梯级的顶部栅极层。所述半导体器件还包括第二梯级的第二栅极层的竖板侧壁上的第一侧壁隔离结构。所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上。所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。

Description

半导体器件及其制造方法
技术领域
本申请描述了通常与存储系统、半导体器件和用于半导体器件的制造工艺相关的实施例。
背景技术
半导体制造开发了垂直器件技术，诸如三维(three dimensional，3D)NAND闪存技术等，以实现更高的数据存储密度而不需要更小的存储单元。在一些示例中，3D NAND存储器件包括核心区域和阶梯区域。核心区域包括交替的栅极层和绝缘层的堆叠体。交替的栅极层和绝缘层的堆叠体用于形成垂直堆叠的存储单元。阶梯区域包括阶梯形式的相应栅极层，以便于形成与相应栅极层的接触部。接触部用于将驱动电路系统连接到相应栅极层，以控制堆叠的存储单元。
发明内容
本公开的方面提供了一种半导体器件。所述半导体器件包括栅极层和绝缘层的存储堆叠体。所述栅极层和所述绝缘层交替堆叠，并且在阶梯区域中形成为梯级。所述半导体器件包括第一梯级的第一栅极层上的第一着陆焊盘。所述第一栅极层是所述第一梯级的顶部栅极层。所述半导体器件还包括第二梯级的第二栅极层的竖板侧壁上的第一侧壁隔离结构。所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上。所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。
此外，根据本公开的方面，所述的半导体器件包括所述第二梯级的所述第二栅极层上的第二着陆焊盘。所述第二着陆焊盘的侧壁被与所述第一侧壁隔离结构不同的隔离层覆盖。在一些示例中，所述不同的隔离层为所述阶梯区域中的接触隔离层，并且所述接触隔离层覆盖所述第一着陆焊盘和所述第二着陆焊盘。例如，所述半导体器件包括延伸穿过所述接触隔离层并与所述第一梯级的所述第一栅极层连接的第一接触结构，并且包括延伸穿过所述接触隔离层并与所述第二梯级的所述第二栅极层连接的第二接触结构。在一些示例中，所述第一侧壁隔离结构和所述接触隔离层具有不同的材料特性。例如，所述第一侧壁隔离结构由原子层沉积(ALD)二氧化硅形成，并且所述接触隔离层由高密度等离子体二氧化硅形成。
在一些实施例中，所述半导体器件包括：第二侧壁隔离结构，在所述存储堆叠体中的多个栅极层和绝缘层的侧壁上。所述第一侧壁隔离结构和所述第二侧壁隔离结构的宽度可以在1nm至500nm的范围内。在示例中氮化硅材料设置在所述第二侧壁隔离结构上。
在一些示例中，所述第一着陆焊盘包括各向同性凹槽。在一些示例中，所述第一着陆焊盘包括凹槽，所述凹槽具有弯曲侧壁和/或倾斜侧壁。
本公开的方面还提供了一种制造半导体器件的方法。所述方法包括将栅极层和绝缘层的存储堆叠体在阶梯区域中形成为梯级。所述栅极层和所述绝缘层交替堆叠。然后，在第一梯级的第一栅极层上形成第一着陆焊盘。所述第一栅极层是所述第一梯级上的顶部栅极层。此外，所述方法包括在第二梯级的第二栅极层的竖板侧壁上形成第一侧壁隔离结构。所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上。所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。
为了在所述第二栅极层的所述竖板侧壁上形成所述第一侧壁隔离结构，在一些实施例中，所述方法包括在用于所述存储堆叠体的初始存储堆叠体中形成所述梯级。所述初始存储堆叠体包括与所述栅极层对应的牺牲层。所述牺牲层包括与所述第一栅极层对应的第一牺牲层和与所述第二栅极层对应的第二牺牲层。然后，所述方法包括在所述第二牺牲层的与所述第二栅极层的所述竖板侧壁对应的竖板侧壁上形成所述第一侧壁隔离结构。
为了在所述第二牺牲层的所述竖板侧壁上形成所述第一侧壁隔离结构，在一些示例中，所述方法包括在所述初始存储堆叠体中沉积与所述梯级共形的隔离膜。所述隔离膜的部分沉积在所述第二牺牲层的所述竖板侧壁上。然后，所述方法包括在一个方向上蚀刻隔离膜。对所述隔离膜的所述蚀刻暴露所述第二梯级的所述第二牺牲层和所述第一梯级的所述第一牺牲层，并将所述隔离膜的在所述第二梯级的所述竖板侧壁上的所述部分留下成为所述第一侧壁隔离结构。
为了沉积所述隔离膜，在一些示例中，所述方法包括使用原子层沉积(ALD)沉积二氧化硅膜。
在一些实施例中，为了在所述第一栅极层上形成所述第一着陆焊盘，所述方法包括：沉积顶侧牺牲层，所述顶侧牺牲层覆盖所述第一梯级的所述第一牺牲层、所述第二梯级的所述第二牺牲层和所述第一侧壁隔离结构；对所述顶侧牺牲层进行图案化。对所述顶侧牺牲层进行的所述图案化暴露所述第一侧壁隔离结构并将所述顶侧牺牲层分成初始着陆焊盘。此外，所述方法包括：在所述阶梯区域中形成接触隔离层；以及以用于所述栅极层的材料替换所述牺牲层和所述顶侧牺牲层。在一些示例中，所述方法包括：基于所述第一着陆焊盘在具有停止部的所述接触隔离层中蚀刻第一接触孔；以及在所述第一接触孔中形成第一接触结构。
为了对所述顶侧牺牲层进行图案化，在一些实施例中，所述方法包括沉积碳基掩模层。所述碳基掩模层的部分设置在所述顶侧牺牲层的从所述第一梯级到所述第二梯级的过渡部分上。所述顶侧牺牲层的所述过渡部分覆盖所述第一侧壁隔离结构。然后，所述方法包括：去除所述碳基掩模层的在所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分上的所述部分；以及蚀刻所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分，以暴露所述第一侧壁隔离结构。
为了蚀刻所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分，在一些实施例中，所述方法包括使用倾斜蚀刻工艺和/或湿法蚀刻工艺。
为了在所述阶梯区域中形成所述接触隔离层，在示例中，所述方法包括使用高密度等离子体(HDP)沉积工艺沉积二氧化硅作为所述接触隔离层。
本公开的方面还提供了一种存储系统器件。所述存储系统器件包括：控制器，耦合到半导体器件以控制所述半导体器件上的数据存储操作。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的方面。值得注意的是，根据行业的标准实践，各种特征并未按比例绘制。事实上，为了讨论的清楚，可以任意增大或减小各种特征的尺寸。
图1A-1B示出了根据本公开的一些实施例的半导体器件的透视图和截面图。
图2示出了概述用于制造根据本公开的一些实施例的半导体器件的工艺示例的流程图。
图3A-3L示出了根据本公开的一些实施例的处于制造的各个中间步骤的半导体器件的截面图。
图4示出了根据本公开的一些示例的存储系统器件的框图。
具体实施方式
以下公开提供了许多不同实施例或示例，用于实现所提供的主题的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一和第二特征形成为直接接触的实施例，并且还可以包括附加特征可以形成在第一和第二特征之间，使得第一和第二特征可以不直接接触，的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，于此可以使用诸如“在……之下”、“在……下面”、“下部的”、“在……上方”、“上部的”等空间相对术语来描述一个要素或特征与如图中所示的别的要素(单个或多个)或特征(单个或多个)的关系。除了图中描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式取向(旋转90度或处于其他取向)，并且可以相似地相应解释于此使用的空间相对描述符。
三维(3D)NAND闪存器件包括形成在栅极层和绝缘层的存储堆叠体中的垂直存储单元串。栅极层和绝缘层交替堆叠。栅极层可以与垂直存储单元串中的晶体管的栅极端子对应。3D NAND闪存器件可以包括阶梯区域以便于与栅极层的连接。阶梯区域包括梯级，每个梯级包括作为栅极层之一的顶部栅极层，并且每个栅极层可以是梯级的顶部栅极层。在一些示例中，穿过接触隔离层蚀刻接触孔以暴露阶梯区域中的相应梯级上的相应顶部栅极层。然后，可以在接触孔中形成接触结构以将梯级的相应顶部栅极层连接到例如3D NAND闪存器件的字线。
根据本公开的一些方面，为了防止用于形成接触孔的蚀刻工艺蚀刻穿过(也称为穿通)梯级的顶部栅极层(穿通会导致短路)，可以增大梯级中顶部栅极层的厚度。可以通过使用后栅极技术中的顶侧牺牲层技术来执行阶梯区域中的顶部栅极层的厚度增大。
在后栅极技术中，形成牺牲层和绝缘层的初始存储堆叠体，并且牺牲层和绝缘层交替堆叠在初始存储堆叠体中。在阵列区域的初始存储堆叠体中形成沟道结构并基于阶梯区域中的初始存储堆叠体形成梯级后，可以将牺牲层替换为栅极层以形成存储堆叠体。在一些示例中，牺牲层由氮化硅制成，而绝缘层由二氧化硅制成。
在一些示例中，为了使用顶侧牺牲层技术，在阶梯区域中的初始存储堆叠体中形成梯级之后，可以在梯级上暴露牺牲层。然后，可以在梯级之上形成顶侧牺牲层(例如，附加的氮化硅层)。顶侧牺牲层可以增大梯级上的牺牲层的厚度。顶侧牺牲层可以被图案化以分别在梯级上形成初始着陆焊盘，并且初始着陆焊盘相互隔离。在用栅极层替换牺牲层的工艺中，初始着陆焊盘可以被形成栅极层的材料(单种或多种)替换，以在梯级上形成真正的着陆焊盘。
在一些相关示例中，顶侧牺牲层的图案化依赖于阶梯区域中的侧壁轮廓以确保着陆焊盘的隔离。在相关示例中，与可在楼梯(stair)竖板(riser)部分之上导致陡坡的较薄顶部牺牲层相比，较厚的顶部牺牲层可在楼梯竖板部分之上导致缓坡。在图案化工艺期间，缓坡可能会导致相邻梯级之间的顶侧牺牲层的残留物，残留物可能与存储堆叠体中的牺牲层接触。在用栅极层替换牺牲层的替换工艺中，残留物会被栅极层的材料替换，并且从而可以导致字线之间的泄漏或甚至短路。在另一个相关示例中，阶梯区域可以包括存储堆叠体中的多个栅极层和绝缘层的侧壁(在一些示例中也称为大壁(great wall))。当侧壁的轮廓不够陡峭时，例如侧壁的部分具有子肩部，图案化工艺可能会在子肩部处留下残留物。当残留物被栅极层的材料替换时，残留物会导致字线之间的泄漏或甚至短路。
本公开的一些方面提供了避免字线之间的泄漏或短路的技术。例如，侧壁隔离结构可以沿着阶梯区域中的侧壁(例如，梯级的竖板部分、存储堆叠体中的大壁的侧壁)形成。根据本公开的方面，侧壁隔离结构可以将顶侧牺牲层的残留物与随后被栅极层替换的牺牲层隔离，以防止残留物被栅极层材料替换，并且从而可以避免字线之间的电流泄漏。根据本公开的另一方面，侧壁隔离结构的使用使得能够在顶部牺牲层的图案化期间使用湿法蚀刻工艺，以确保稍后被栅极层(对应于字线)替换的牺牲层之间的绝缘，并避免字线到字线的泄漏。
本公开中提供的技术可以降低阶梯区域中侧壁的轮廓要求，并改善用于在阶梯区域中形成楼梯的工艺窗口。此外，本公开提供的技术允许较厚的顶侧牺牲层并且可以改善用于接触孔蚀刻工艺的工艺窗口。
根据本公开的一些实施例，图1A示出了半导体器件100的透视图，而图1B示出了半导体器件100沿图1A中所示的B-B'线的截面图。半导体器件100包括形成在阵列区域101(例如，101(L)、101(B)和101(R))和阶梯区域102中的存储堆叠体120。在阵列区域中，半导体器件100包括形成在存储堆叠体120中的垂直存储单元串111；并且在阶梯区域102中，半导体器件100包括接触结构180(例如，180(A)、180(B))，其可以向垂直存储单元串111中的晶体管的栅极端子提供字线驱动信号。此外，半导体器件100在阶梯区域102中的存储堆叠体120的侧壁上包括侧壁隔离结构171(例如，171A和171B)。侧壁隔离结构171可用于避免字线之间的泄漏，并改善用于接触结构的工艺窗口。
注意，半导体器件100可以是任何合适的器件，例如，存储电路、具有形成在半导体管芯上的存储电路的半导体管芯、具有形成在半导体晶片上的多个半导体管芯的半导体晶片、具有键合在一起的半导体管芯的堆叠体的半导体芯片、包括组装在封装衬底上的一个或多个半导体管芯或芯片的半导体封装等。
还应注意，半导体器件100可以包括其他合适的电路系统(未示出)，诸如形成在同一衬底或其他合适的衬底上，并且与存储单元阵列适当地耦合，的逻辑电路系统、功率电路系统等。
通常，半导体器件100是基于诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(silicon-on-insulator，SOI)衬底制造的。在一些示例中，衬底可以在半导体器件100的最终产品中。在一些其他示例中，可以在制造处理期间去除衬底，并且从而衬底不在半导体器件100的最终产品中。为简单起见，将衬底的主表面称为XY平面，并且将与主表面垂直的方向称为Z方向。
在阵列区域101中，垂直存储单元串111基于存储堆叠体120中的沟道结构110形成。在图1B的示例中，垂直存储单元串111被示为形成在阵列区域101中的垂直存储单元串111的阵列的表示。图1B还示出了与垂直存储单元串111对应的垂直存储单元串111'的示意符号版本。垂直存储单元串111形成在层的存储堆叠体120中。存储堆叠体120包括交替堆叠体的栅极层123(例如，123、123(A)、123(B))和绝缘层122。栅极层123由栅极堆叠体材料制成，诸如高介电常数(高k)栅极绝缘层、金属栅极(metal gate，MG)电极等。绝缘层122由绝缘材料(单种或多种)制成，诸如氮化硅、二氧化硅等。在一些示例中，栅极层123由钨形成，而绝缘层122由二氧化硅形成。
值得注意的是，图1B示出了存储堆叠体120的部分，存储堆叠体120可以在图1B中所示的部分上方包括附加的栅极层和绝缘层，并且可以在图1B中所示的部分下方包括附加的栅极层和绝缘层。
在阵列区域101中，沟道结构110形成在存储堆叠体120中。存储堆叠体120和沟道结构110被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管的堆叠体包括存储单元和选择晶体管，诸如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管的堆叠体可以包括一个或多个虚设选择晶体管。垂直存储单元串111中的晶体管的栅极端子连接到字线(WL)驱动电路，并且栅极层123可以对应于字线。在一些示例中，晶体管的堆叠体的一端连接到位线(BL)，而晶体管的堆叠体的另一端连接至阵列公共源极(ACS)。
如图1A中所示，阶梯区域102可以设置在阵列区域101的中央。例如，阵列区域101包括左侧部分101(L)、右侧部分101(R)和桥接部分(单个或多个)101(B)。左侧部分101(L)和右侧部分101(R)通过桥接部分(单个或多个)101(B)互连。在一些示例中，阶梯区域102被左侧部分101(L)、右侧部分101(R)和桥接部分101(B)围绕。应当注意的是，本公开不限于阶梯区域和阵列区域的该放置。
在阶梯区域102中，梯级形成在存储堆叠体120中，每个梯级包括与梯级相关联的来自栅极层123的顶部栅极层。例如，栅极层123(A)是梯级1的顶部栅极层，而栅极层123(B)是梯级2的顶部栅极层。接触结构180(例如，180(A)、180(B))被形成为将梯级上的相应顶部栅极层导电连接到与字线驱动电路系统连接的布线(未示出)。接触结构180由诸如钛(Ti)、氮化钛(TiN)、钨等的合适的导电材料形成。
根据本公开的方面，着陆焊盘形成在梯级上以增大梯级的顶部栅极层的厚度，以避免在接触孔蚀刻工艺期间被穿通。在一些示例中，着陆焊盘可以由与栅极层相同的材料形成。具体而言，栅极层123(A)为梯级1的顶部栅极层，而着陆焊盘123(AP)形成在梯级1的栅极层123(A)上。类似地，栅极层123(B)是梯级2的顶部栅极层，而着陆焊盘123(BP)形成在梯级2的栅极层123(B)上。
根据本公开的一些方面，阶梯区域102可以包括用于多个栅极层123和绝缘层122的壁。多个栅极层123和绝缘层122的壁可以被称为大壁。例如，图1B示出了在阵列区域101和阶梯区域102的边界处的多个栅极层123和绝缘层122的大壁128。在一些示例中，大壁128是形成阶梯区域102中的梯级的切割工艺和其他处理技术的结果。切割工艺可以去除(例如，蚀刻)选择区域中的多个栅极层123和绝缘层122。在一些示例中，大壁可以是多轮切割工艺的结果。例如，阵列区域101和阶梯区域102的边界处的大壁128是第一轮切割工艺和第二轮切割工艺的结果，第一轮切割工艺去除阶梯区域102中的栅极层123和绝缘层122的第一部分125，并且第二轮切割工艺去除阶梯区域102中的栅极层123和绝缘层122的第二部分126。由于工艺变化(例如，对准变化、蚀刻变化等)，大壁128在第一部分125和第二部分126的界面处具有肩部形状的部分129，且该部分129被称为子肩部129。
根据本公开的一些方面，半导体器件100包括位于阶梯区域102中的存储堆叠体120的侧壁上的侧壁隔离结构171(例如，171A和171B)。在图1B的示例中，侧壁隔离结构171A设置在阶梯区域102中的梯级2的竖板侧壁(也称为栅极层123(B)的竖板侧壁)上。具体而言，侧壁隔离结构171A的底部位于栅极层123(A)和栅极层123(B)之间的绝缘层122上，并且紧邻栅极层123(B)的在从梯级1到梯级2的竖板部分处的侧壁。侧壁隔离结构171A将梯级1的着陆焊盘123(AP)与梯级2的顶部栅极层123(B)隔离。
在一些实施例中，侧壁隔离结构171(A)由栅极层123(B)的侧壁上的基于原子层沉积(atomic layer deposition，ALD)的二氧化硅形成，从而侧壁隔离结构171(A)的宽度(由W示出)与沉积厚度大致相同，并且在1nm至500nm的范围内。此外，在形成着陆焊盘123(BP)之前，基于栅极层123(B)形成侧壁隔离结构171(A)。侧壁隔离结构171(A)不延伸至着陆焊盘123(BP)的侧壁。着陆焊盘123(BP)的侧壁被诸如接触隔离层185的不同的隔离层覆盖。在一些示例中，侧壁隔离结构171(A)和接触隔离层185具有相同的材料，但是通过不同的工艺形成，并且可以具有不同的材料特性。例如，侧壁隔离结构171(A)由使用原子层沉积(ALD)沉积的二氧化硅形成；并且接触隔离层185由使用基于高密度等离子体(high densityplasma，HDP)的沉积来沉积的二氧化硅形成。侧壁隔离结构171(A)和接触隔离层185可以具有不同的蚀刻速率。
在一些实施例中，侧壁隔离结构171(A)允许在图案化(初始)着陆焊盘(诸如用于着陆焊盘123(AP)和着陆焊盘123(BP)的牺牲材料的初始着陆焊盘)中使用湿法蚀刻工艺。在一些示例中，湿法蚀刻工艺可以在着陆焊盘123(AP)和/或着陆焊盘123(BP)中产生各向同性的凹槽，如凹槽172和凹槽174所示。在一些示例中，湿法蚀刻工艺可以产生具有弯曲侧壁或倾斜侧壁或底切的凹槽，如凹槽172和凹槽174所示。
在图1B的示例中，侧壁隔离结构171B紧邻阶梯区域102和阵列区域101之间的大壁128设置。侧壁隔离结构171B可以将栅极层123与残留物(例如，在用于着陆焊盘的图案化工艺中的残留物)隔离。在示例中，由于子肩部129，材料(例如，残留材料，诸如残留物175)没有在图案化初始着陆焊盘中被例如湿法蚀刻工艺完全去除。侧壁隔离结构171B可将残留物175与栅极层123隔离。在示例中，残留物175与牺牲层(例如，氮化硅)具有相同的材料。侧壁隔离结构171B可以防止残留物175被用于栅极层123的材料替换，并且从而可以避免栅极层(与垂直存储单元串中的晶体管的字线对应)之间的电流泄漏。
图2示出了概述根据本公开的一些实施例的用于制造诸如半导体器件100的半导体器件的工艺200的流程图。
在S210，在阶梯区域中的存储堆叠体中形成梯级。存储堆叠体包括交替堆叠的栅极层和绝缘层。在一些示例中，梯级形成在初始存储堆叠体中。初始存储堆叠体包括交替堆叠的牺牲层和绝缘层。在初始存储堆叠体的阵列区域中形成沟道结构，并在初始存储堆叠体的阶梯区域中形成梯级之后，可以用栅极层替换牺牲层。
在S220，在梯级的侧壁上形成侧壁隔离结构。在一些示例中，在用于存储堆叠体的初始存储堆叠体中形成梯级之后，可以在梯级的竖板侧壁和大壁的侧壁上形成侧壁隔离结构。例如，侧壁隔离结构171A形成在与栅极层123(B)对应(稍后由栅极层123(B)替换)的牺牲层的竖板侧壁上。在另一示例中，侧壁隔离结构171B形成在初始存储堆叠体中的大壁的侧壁上。
在一些示例中，为了形成侧壁隔离结构，以良好的台阶覆盖率沉积隔离膜。例如，隔离膜与初始存储堆叠体中的梯级共形。从而，隔离膜的部分沉积在梯级的侧壁上。在示例中，隔离膜是使用原子层沉积(ALD)沉积的二氧化硅膜。然后，在诸如垂直于晶片表面的方向的方向上蚀刻隔离膜。隔离膜的蚀刻可以暴露梯级的顶部牺牲层，并留下隔离膜的在梯级的侧壁上的部分。梯级的侧壁上的剩余的隔离膜可以形成侧壁隔离结构。
在S230，在梯级上形成着陆焊盘。梯级的侧壁隔离结构可以将梯级的栅极层与相邻梯级的着陆焊盘隔离。在一些示例中，着陆焊盘基于顶侧牺牲层中的初始着陆焊盘形成。
在示例中，顶侧牺牲层(附加牺牲层)沉积在梯级上。顶侧牺牲层可以覆盖梯级的牺牲层和侧壁隔离结构。然后，将顶侧牺牲层图案化为初始着陆焊盘。例如，顶侧牺牲层的图案化可以暴露将顶部牺牲层划分为初始着陆焊盘的侧壁隔离结构。当牺牲层被用于栅极层的材料替换时，初始着陆焊盘可以被用于栅极层的材料替换以形成着陆焊盘。
在一些示例中，为了图案化顶侧牺牲层，使用碳基掩模层。例如，当沉积碳基掩模层时，碳基掩模层的部分设置在顶侧牺牲层的覆盖侧壁隔离结构的过渡部分(相邻梯级之间)上。然后，去除碳基掩模层的在顶侧牺牲层的过渡部分上的部分以暴露顶侧牺牲层的覆盖侧壁隔离结构的过渡部分。此外，去除顶侧牺牲层的覆盖侧壁隔离结构的过渡部分以暴露侧壁隔离结构。侧壁隔离结构将顶侧牺牲层划分为初始着陆焊盘。在一些示例中，可以使用湿法蚀刻工艺和/或倾斜蚀刻工艺去除顶侧牺牲层的过渡部分。
在S240，可以形成附加结构。在一些示例中，可以例如使用高密度等离子体(HDP)沉积来沉积接触隔离层(例如二氧化硅)。然后，可以在接触隔离层中形成接触孔，该接触隔离层具有基于着陆焊盘的停止部。此外，可以在接触孔中形成接触结构。
应当注意，可以适当地调整工艺200。可以修改和/或省略工艺200中的步骤(单个或多个)。可以添加附加的步骤(单个或多个)。可以使用任何合适的实施顺序。
图3A-3L示出了根据本公开的一些实施例的处于晶片级制造的各个中间步骤的诸如半导体器件100的半导体器件的截面图
图3A示出了在阶梯区域102中形成梯级之后的半导体器件100的截面图。在示例中，层的初始存储堆叠体120'沉积在衬底(未示出)上。在图3A的示例中，初始存储堆叠体120'包括交替堆叠的牺牲层121(例如，121、121(A)、121(B))和绝缘层122。在示例中，牺牲层121由氮化硅制成，并且绝缘层122由二氧化硅制成。此外，沟道结构110形成在阵列区域101中的初始存储堆叠体120'中，并且梯级，诸如图3A中的梯级1和梯级2，形成在阶梯区域102中的初始存储堆叠体120'中。在一些示例中，形成梯级的工艺可以在与梯级相关联的顶部牺牲层121上的绝缘层122中停止。例如，形成梯级1的工艺在牺牲层121(A)上方的绝缘层122上停止；形成梯级2的工艺在牺牲层121(B)上方的绝缘层122上停止。
由于梯级的形成，阶梯区域102包括牺牲层(单个或多个)和绝缘层(单个或多个)的侧壁。例如，阶梯区域102包括竖板侧壁127，其是从梯级1到梯级2的过渡部分。阶梯区域102还包括位于阶梯区域102和阵列区域101之间的大壁128。
图3B示出了在沉积隔离膜170之后的半导体器件100的截面图。在示例中，沉积具有良好台阶覆盖率的隔离膜170。例如，隔离膜170与初始存储堆叠体120'中的梯级共形。在示例中，隔离膜170是使用原子层沉积(ALD)沉积的二氧化硅膜。从而，隔离膜170的部分沉积在侧壁上，诸如梯级的竖板侧壁(例如，170A)、多个牺牲层和绝缘层的大壁(例如，170B)。在一些示例中，侧壁上的隔离膜170的宽度(W)与隔离膜170的厚度(T)大致相同，并且在1nm至500nm的范围内。
图3C示出了形成侧壁隔离结构之后的半导体器件100的截面图。在示例中，执行空白蚀刻(无掩模蚀刻)。例如，执行二氧化硅的干法蚀刻，其在一个方向(例如，如所示的垂直于晶片衬底的方向)上去除二氧化硅。空白蚀刻去除梯级1的牺牲层121(A)上的隔离膜170和绝缘层122，从而暴露梯级1上的牺牲层121(A)。空白蚀刻还去除梯级2的牺牲层121(B)上的隔离膜170和绝缘层122，并暴露梯级2上的牺牲层121(B)。空白蚀刻可以留下隔离膜170的在梯级的竖板侧壁和大壁的侧壁上的部分。在图3C的示例中，梯级2的竖板侧壁127上的剩余的隔离膜形成侧壁隔离结构171A，大壁128的侧壁上的剩余的隔离膜可以形成侧壁隔离结构171B。
图3D示出了在沉积顶侧牺牲层173之后的半导体器件100的截面图。在一些示例中，顶侧牺牲层173由与牺牲层121相同的诸如氮化硅的材料形成。
图3E-3I示出了顶侧牺牲层173的将顶侧牺牲层173划分为初始着陆焊盘的图案化。顶侧牺牲层173的图案化基于碳基掩模层。
图3E示出了在沉积碳基掩模层190之后的半导体器件100的截面图。在一些示例中，碳基掩模层190是使用化学气相沉积沉积的非晶碳，并且相对松散。
图3F示出了在执行等离子体工艺之后的半导体器件100的截面图。在一些示例中，等离子体工艺可以使氩离子在诸如垂直于晶片表面的方向的方向上偏向，以轰击碳基掩模层190。碳基掩模层190的等离子体处理的表面可以变得相对坚固(例如，比非晶碳更高的密度)。由于定向等离子体处理，正交于氩离子方向的表面可以具有比相对于氩离子方向倾斜的表面更厚的固体碳。如图3F中所示，梯级1和梯级2上的碳基掩模层190的表面可以具有相对较厚的固体碳，如191A和191B所示。从梯级1过渡到梯级2的碳基掩模层190的表面可以具有相对较薄的固体碳，如191C所示；大壁128的侧壁上的碳基掩模层190的表面可以具有相对较薄的固体碳，如191D所示。
图3G示出了在执行修整工艺之后的半导体器件100的截面图。修整工艺提供高温氧气以去除碳。应当注意的是，较厚的固体碳可以保护下面的非晶碳不被去除。然而，由于在191C和191D处的固体碳较薄，在从梯级1过渡到梯级2的位置处以及大壁128的侧壁上的非晶碳可以通过修整工艺完全去除。应当注意的是，由于有较厚的固体碳的保护，在修整后工艺之后，非晶碳可以残留在梯级1和梯级2上，并且可以在碳基掩模层190上形成图案，诸如190(A)和190(B)所示。
图3H示出了在基于碳基掩模层190中的图案蚀刻顶侧牺牲层173之后的半导体器件100的截面图。在一些示例中，顶侧牺牲层173的蚀刻是各向同性的。在示例中，使用倾斜蚀刻工艺和/或湿法蚀刻工艺来执行顶侧牺牲层173的蚀刻。可以控制倾斜蚀刻工艺和/或湿法蚀刻工艺以暴露侧壁隔离结构，诸如侧壁隔离结构171A、侧壁隔离结构171B等，从而将顶侧牺牲层173划分为初始着陆焊盘，诸如173A和173B所示。应当注意，顶侧牺牲层173的蚀刻可能会在侧壁隔离结构171B的子肩部部分上留下残留物，诸如残留物175。然而，残留物175被隔离并且不与牺牲层121接触。
图3I示出了在去除碳基掩模层190的剩余部分之后的半导体器件100的截面图。在示例中，碳基掩模层190的剩余部分可以通过称为灰化工艺的工艺去除。灰化工艺可以提供高温氧以去除剩余的碳。灰化工艺之后可以进行湿法清洁工艺，以去除灰化工艺造成的残留物。
图3J示出了在用栅极层替换牺牲层以形成实际存储堆叠体120之后的半导体器件100的截面图。在一些示例中，在阶梯区域102中形成接触隔离层185。在示例中，接触隔离层185由氧化硅形成，并且可以使用高密度等离子体(HDP)沉积来沉积。可以例如使用化学机械抛光(chemical mechanical polishing，CMP)工艺适当地平坦化接触隔离层185。然后，牺牲层，包括牺牲层121和顶侧牺牲层173，可以被用于栅极层的材料(单种或多种)替换。在一些示例中，可以在初始存储堆叠体120'中形成沟槽(未示出)。基于沟槽，牺牲层121和顶侧牺牲层173的与牺牲层121接触的部分(例如，初始着陆焊盘173A和173B)可以被去除(例如，使用合适的湿法蚀刻工艺)以为栅极层的材料(单种或多种)留出空间。应当注意，残留物175被隔离，并且不会被去除。此外，基于沟槽，可以将用于栅极层的单种或多种材料(例如，钨)填充到空间中。然后，可以适当地填充沟槽。
应当注意，用栅极层替换牺牲层也可以用着陆焊盘123(AP)和123(BP)替换初始着陆焊盘173A和173B。从而，梯级1上的顶部栅极层包括栅极层123(A)上的着陆焊盘123(AP)，并且梯级2上的顶部栅极层包括栅极层123(B)上的着陆焊盘123(BP)。
图3K示出了形成接触孔之后的半导体器件100的截面图。在一些示例中，可以基于接触掩模来执行去除氧化硅的接触孔蚀刻工艺。接触孔蚀刻工艺可以配置有基于着陆焊盘的材料的停止部，该材料是诸如钨。由于不同梯级上的接触隔离层185的厚度不同，所以接触孔蚀刻工艺可以被配置为过蚀刻，以确保所有接触孔都被蚀刻穿过接触隔离层185。在梯级上增加着陆焊盘123(AP)和123(BP)可以增大接触孔蚀刻工艺的工艺窗口，并且避免穿通栅极层，诸如栅极层123(A)、栅极层123(B)。如所示，接触孔181(A)形成在梯级1上，并且接触孔181(A)可以通过过蚀刻形成到着陆焊盘123(AP)中。类似地，接触孔181(B)形成在梯级2上，并且接触孔181(B)可以通过过蚀刻形成到着陆焊盘123(BP)中。
图3L示出了形成接触结构之后的半导体器件100的截面图。在一些示例中，可以使用诸如钛(Ti)、氮化钛(TiN)、钨的导电材料(单种或多种)来填充接触孔，并且可以使用诸如CMP工艺的适当的平坦化工艺来去除过量的导电材料(单种或多种)并使表面平坦化。在图3L的示例中，在梯级1上形成接触结构180(A)，接触结构180(A)与栅极层123(A)导电连接。此外，在梯级2上形成接触结构180(B)，接触结构180(B)与栅极层123(B)导电连接。
应当注意，可以在之后执行附加工艺(单种或多种)，诸如形成布线、钝化层(单个或多个)等的后端工艺。
图4示出了根据本公开的一些示例的存储系统器件400的框图。存储系统器件400包括一个或多个半导体存储器件，诸如如半导体存储器件411-414所示，它们分别与半导体器件100类似地配置。在一些示例中，存储系统器件400是固态驱动器(solid state drive，SSD)。
存储系统器件400包括其他合适的组件。例如，存储系统器件400包括耦合在一起的接口401和主控制器402，如图4中所示。存储系统器件400可以包括将主控制器402与半导体存储器件411-414耦合的总线420。另外，主控制器402分别与半导体存储器件411-414连接，诸如如相应的控制线421-424所示。
接口401被适当地配置为机械和电连接在存储系统器件400和主机器件之间，并且可以用于在存储系统器件400和主机器件之间传输数据。
主控制器402被配置为将相应的半导体存储器件411-414连接到接口401以进行数据传输。例如，主控制器402被配置为分别向半导体存储器件411-414提供启用/禁用信号以激活一个或多个半导体存储器件411-414以进行数据传输。
主控制器402负责完成存储系统器件400内的各个指令。例如，主控制器402可以执行坏块管理、错误检查和纠正、垃圾收集等。
前述概述了几个示例的特征，以便本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现本文介绍的示例的相同优点和/或达成相同目的。本领域技术人员也应该意识到，这样的等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下对本文进行各种改动、替换和变更。
前述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现本文介绍的示例的相同优点和/或达成相同目的。本领域技术人员也应该意识到，这样的等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下对本文进行各种改动、替换和变更。

Claims (21)

1.一种半导体器件，包括：
栅极层和绝缘层的存储堆叠体，所述栅极层和所述绝缘层交替堆叠，并且在阶梯区域中形成为梯级；
第一梯级的第一栅极层上的第一着陆焊盘，所述第一栅极层是所述第一梯级的顶部栅极层；以及
第二梯级的第二栅极层的竖板侧壁上的第一侧壁隔离结构，所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上，所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。
2.根据权利要求1所述的半导体器件，还包括：
所述第二梯级的所述第二栅极层上的第二着陆焊盘，所述第二着陆焊盘的侧壁被与所述第一侧壁隔离结构不同的隔离层覆盖。
3.根据权利要求2所述的半导体器件，其中，所述不同的隔离层为所述阶梯区域中的接触隔离层，所述接触隔离层覆盖所述第一着陆焊盘和所述第二着陆焊盘。
4.根据权利要求3所述的半导体器件，还包括：
第一接触结构，延伸穿过所述接触隔离层并与所述第一梯级的所述第一栅极层连接；以及
第二接触结构，延伸穿过所述接触隔离层并与所述第二梯级的所述第二栅极层连接。
5.根据权利要求3所述的半导体器件，其中，所述第一侧壁隔离结构和所述接触隔离层具有不同的材料特性。
6.根据权利要求5所述的半导体器件，其中，所述第一侧壁隔离结构由原子层沉积(ALD)二氧化硅形成，并且所述接触隔离层由高密度等离子体二氧化硅形成。
7.根据权利要求1所述的半导体器件，还包括：
第二侧壁隔离结构，在所述存储堆叠体中的多个栅极层和绝缘层的侧壁上。
8.根据权利要求7所述的半导体器件，其中，所述第一侧壁隔离结构和所述第二侧壁隔离结构的宽度在1nm至500nm的范围内。
9.根据权利要求7所述的半导体器件，还包括：
所述第二侧壁隔离结构上的氮化硅材料。
10.根据权利要求1所述的半导体器件，其中，所述第一着陆焊盘包括各向同性凹槽。
11.根据权利要求1所述的半导体器件，其中，所述第一着陆焊盘包括凹槽，所述凹槽具有弯曲侧壁和/或倾斜侧壁。
12.一种制造半导体器件的方法，包括：
将栅极层和绝缘层的存储堆叠体在阶梯区域中形成为梯级，所述栅极层和所述绝缘层交替堆叠；
在第一梯级的第一栅极层上形成第一着陆焊盘，所述第一栅极层是所述第一梯级上的顶部栅极层；以及
在第二梯级的第二栅极层的竖板侧壁上形成第一侧壁隔离结构，所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上，所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。
13.根据权利要求12所述的方法，其中，在所述第二栅极层的所述竖板侧壁上形成所述第一侧壁隔离结构还包括：
在用于所述存储堆叠体的初始存储堆叠体中形成所述梯级，所述初始存储堆叠体包括与所述栅极层对应的牺牲层，所述牺牲层包括与所述第一栅极层对应的第一牺牲层和与所述第二栅极层对应的第二牺牲层；以及
在所述第二牺牲层的与所述第二栅极层的所述竖板侧壁对应的竖板侧壁上形成所述第一侧壁隔离结构。
14.根据权利要求13所述的方法，其中，在所述第二牺牲层的所述竖板侧壁上形成所述第一侧壁隔离结构还包括：
在所述初始存储堆叠体中沉积与所述梯级共形的隔离膜，所述隔离膜的部分沉积在所述第二牺牲层的所述竖板侧壁上；以及
在一个方向上蚀刻隔离膜，对所述隔离膜的所述蚀刻暴露所述第二梯级的所述第二牺牲层和所述第一梯级的所述第一牺牲层，并将所述隔离膜的在所述第二梯级的所述竖板侧壁上的所述部分留下成为所述第一侧壁隔离结构。
15.根据权利要求14所述的方法，其中，沉积所述隔离膜还包括：
使用原子层沉积(ALD)沉积二氧化硅膜。
16.根据权利要求14所述的方法，其中，在所述第一栅极层上形成所述第一着陆焊盘还包括：
沉积顶侧牺牲层，所述顶侧牺牲层覆盖所述第一梯级的所述第一牺牲层、所述第二梯级的所述第二牺牲层和所述第一侧壁隔离结构；
对所述顶侧牺牲层进行图案化，对所述顶侧牺牲层进行的所述图案化暴露所述第一侧壁隔离结构；
在所述阶梯区域中形成接触隔离层；以及
以用于所述栅极层的材料替换所述牺牲层和所述顶侧牺牲层。
17.根据权利要求16所述的方法，其中，对所述顶侧牺牲层进行图案化还包括：
沉积碳基掩模层，所述碳基掩模层的部分设置在所述顶侧牺牲层的从所述第一梯级到所述第二梯级的过渡部分上，所述顶侧牺牲层的所述过渡部分覆盖所述第一侧壁隔离结构；
去除所述碳基掩模层的在所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分上的所述部分；以及
蚀刻所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分，以暴露所述第一侧壁隔离结构。
18.根据权利要求17所述的方法，其中，蚀刻所述顶侧牺牲层的从所述第一梯级到所述第二梯级的所述过渡部分还包括：
使用倾斜蚀刻工艺和/或湿法蚀刻工艺。
19.根据权利要求16所述的方法，还包括：
基于所述第一着陆焊盘在具有停止部的所述接触隔离层中蚀刻第一接触孔；以及
在所述第一接触孔中形成第一接触结构。
20.根据权利要求16所述的方法，其中，在所述阶梯区域中形成所述接触隔离层还包括：
使用高密度等离子体(HDP)沉积工艺沉积二氧化硅作为所述接触隔离层。
21.一种存储系统器件，包括：
控制器，耦合到半导体存储器件以控制所述半导体存储器件上的数据存储操作；以及
所述半导体存储器件，包括：
栅极层和绝缘层的存储堆叠体，所述栅极层和所述绝缘层交替堆叠体，并且在阶梯区域中形成为梯级；
第一梯级的第一栅极层上的第一着陆焊盘，所述第一栅极层是所述第一梯级的顶部栅极层；以及
第二梯级的第二栅极层的竖板侧壁上第一侧壁隔离结构，所述第二栅极层是所述第二梯级的顶部栅极层并且堆叠在所述存储堆叠体中的所述第一栅极层上，所述第一侧壁隔离结构将所述第二栅极层与所述第一着陆焊盘隔离。
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