CN117672869A - 半导体封装结构及其制备方法 - Google Patents

半导体封装结构及其制备方法 Download PDF

Info

Publication number
CN117672869A
CN117672869A CN202211060480.1A CN202211060480A CN117672869A CN 117672869 A CN117672869 A CN 117672869A CN 202211060480 A CN202211060480 A CN 202211060480A CN 117672869 A CN117672869 A CN 117672869A
Authority
CN
China
Prior art keywords
dielectric layer
filler
bottom dielectric
semiconductor structure
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211060480.1A
Other languages
English (en)
Inventor
杨威源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202211060480.1A priority Critical patent/CN117672869A/zh
Publication of CN117672869A publication Critical patent/CN117672869A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供了一种半导体封装结构及其制备方法，其中所述半导体封装结构的制备方法通过在半导体结构的正面形成无填料的底部介电层，能够在形成开口结构时，避免由于聚光效应造成的金属焊垫损伤，进而可以提高半导体封装结构的电学性能以及良率。

Description

半导体封装结构及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体封装结构及其制备方法。
背景技术
随着IC工艺的提升，芯片面积不断缩小，单位面积内所容纳的晶体管数目不断增加，芯片面积内无法容纳足够的引脚数量，并且传统封装无法满足高分辨率芯片封装，因此衍生出扇出型封装方法。
在扇出型封装方法中，为了保护芯片正面的线路层，同时增加物理抗应力能力，避免开裂，需要在晶圆(芯片)上层压介电材料。而为了控制介电常数及介电损耗(DK/DF)以保证芯片的信号传输效果，需要在所述层压介电材料中添加填料。而且封装结构中有塑封料，塑封料中一般都具有填料，而在所述层压介电材料中添加填料能够控制介电材料的CTE与塑封料进行适配。为了引出芯片正面的金属焊垫，需要在介电材料层中执行开孔工艺，由于激光打孔不需要制作光罩，成本较低，因此选用较多。但是由于介电材料中的填料存在，在激光打孔过程中容易对下层的金属焊垫造成损伤，造成电学性能失效。
因此，有必要提供一种半导体封装结构及其制备方法，来避免激光打孔的过程中对金属焊垫造成损伤。
发明内容
本发明的目的在于提供一种半导体封装结构及其制备方法，以避免激光打孔的过程中对金属焊垫造成损伤，提高半导体封装结构的电学性能。
为了实现上述目的以及其他相关目的，本发明提供了一种半导体封装结构的制备方法，包括以下步骤：
提供一半导体结构，且所述半导体结构的正面设有多个金属焊垫；
形成介电层于所述半导体结构的正面，所述介电层包括底部介电层和位于所述底部介电层上的顶部介电层，所述底部介电层与所述半导体结构的正面接触，且所述底部介电层中无填料；
形成多个贯穿所述介电层的开口结构，露出所述金属焊垫；
形成再布线结构于所述介电层上，且所述再布线结构还填充所述开口结构。
可选的，在所述的封装结构的制备方法中，所述开口结构的形成工艺包括激光开孔工艺。
可选的，在所述的封装结构的制备方法中，所述形成介电层于所述半导体结构的正面包括：
采用贴膜工艺将所述底部介电层贴附于所述半导体结构的正面；
采用贴膜工艺将所述顶部介电层贴附于所述底部介电层上。
可选的，在所述的封装结构的制备方法中，所述形成介电层于所述半导体结构的正面包括：
喷涂待固化的底部介电层的材料于所述半导体结构的正面；
固化所述半导体结构的正面的材料，以形成所述底部介电层；
采用贴膜工艺将所述顶部介电层贴附于所述底部介电层上。
可选的，在所述的封装结构的制备方法中，所述形成介电层于所述半导体结构的正面包括：
形成所述顶部介电层和底部介电层的组合结构；
采用贴膜工艺将所述组合结构贴附于所述半导体结构的正面，且所述底部介电层与所述半导体结构的正面接触。
可选的，在所述的封装结构的制备方法中，所述底部介电层的材料包括PI、树脂膜、BCB以及PBO中的至少一种；和/或，
所述顶部介电层的材料包括第一类材料和第二类材料中的至少一中，其中所述第一类材料本身含有填料，包括ABF、PP和SM中的至少一种；所述第二类材料包括填料和本身不含有填料的基体材料，所述基体材料包括PI、树脂膜、BCB以及PBO中的至少一种；所述填料包括SiO2颗粒。
可选的，在所述的封装结构的制备方法中，所述底部介电层的厚度大于所述顶部介电层中的填料的最大粒径的四分之一。
可选的，在所述的封装结构的制备方法中，所述半导体结构为晶圆及包括芯片和塑封料的面板结构中的一种。
为了实现上述目的以及其他相关目的，本发明还提供了一种半导体封装结构，包括：
半导体结构，所述半导体结构的正面设有多个金属焊垫；
位于所述半导体结构的正面的介电层，所述介电层包括底部介电层和位于所述底部介电层上的顶部介电层，所述底部介电层与所述半导体结构的正面接触，且所述底部介电层中无填料，所述介电层中还存在多个露出所述金属焊垫的开口结构；
位于所述介电层上的再布线结构，所述再布线结构还填充所述开口结构。
可选的，在所述的封装结构中，所述底部介电层的材料包括PI、树脂膜、BCB以及PBO中的至少一种；和/或，
所述顶部介电层的材料包括第一类材料和第二类材料中的至少一种，其中所述第一类材料本身含有填料，包括ABF、PP和SM中的至少一种；所述第二类材料包括本身不含有填料的基体材料和填料，所述基体材料包括PI、树脂膜、BCB以及PBO中的至少一种；所述填料包括SiO2颗粒。
可选的，在所述的封装结构中，所述底部介电层的厚度大于所述顶部介电层中的填料的最大粒径的四分之一。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明在半导体结构的正面形成无填料的底部介电层，由于无填料的底部介电层并不会产生聚光效应，因此在激光打孔的过程中，本发明能够避免对金属焊垫造成损伤，进而可以提高半导体封装结构的电学性能以及良率。
附图说明
图1是一种半导体封装结构的制备方法中形成介电层之后的产品结构示意图；
图2是一种半导体封装结构的制备方法中形成开口结构之后的产品结构示意图；
图3和图4是一种半导体封装结构的制备方法中介电层产生聚光效应的示意图；
图5是本发明一实施例的半导体封装结构的制备方法的流程图；
图6是本发明一实施例的一种半导体结构的结构示意图；
图7a是本发明一实施例的半导体封装结构的制备方法中执行步骤S211的结构示意图；
图7b是本发明一实施例的半导体封装结构的制备方法中执行步骤S212的结构示意图；
图8是本发明一实施例的半导体封装结构的制备方法中执行步骤S222的结构示意图；
图9a是本发明一实施例的半导体封装结构的制备方法中执行步骤S231的结构示意图；
图9b是本发明一实施例的半导体封装结构的制备方法中执行步骤S232的结构示意图；
图10是本发明一实施例的半导体封装结构的制备方法中设置底部介电层厚度的原理图；
图11是本发明一实施例的本发明一实施例的半导体封装结构的制备方法中执行步骤S3之后形成的产品结构示意图；
图1～4中，
01-半导体结构，011-金属焊垫，0111-缺口，012-钝化层，02-介电层，021-填料，03-开口结构；
图5～图11中，
10-半导体结构，101-金属焊垫，10a-半导体结构的正面，102-钝化层，201-底部介电层，202-顶部介电层，2021-填料，30-开口结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体封装结构及其制备方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1和图2，一种封装结构的制备方法是直接在半导体结构01上贴附介电层02，再进行激光打孔和再布线。所述半导体结构01的正面设置有多个金属焊垫011以及钝化层012，所述钝化层012上形成有开口，以露出所述金属焊垫011。由于所述介电层02的材料中含有填料021，可选的所述填料021为无机物填料，例如可以为SiO2颗粒，在对所述介电层02进行激光打孔形成开口结构03时，所述激光L0打到所述填料021上时会产生聚光效应，使得所述金属焊垫011产生缺口0111，造成所述金属焊垫011损伤，影响产品的电学性能和良率，可参见图3和图4。
为了避免在激光打孔的过程中出现金属焊垫011损伤，本发明提供了一种封装结构的制备方法，参见图5。所述封装结构的制备方法具体包括：
步骤S1：提供一半导体结构，且所述半导体结构的正面设有多个金属焊垫；
步骤S2：形成介电层于所述半导体结构的正面，所述介电层包括底部介电层和位于所述底部介电层上的顶部介电层，所述底部介电层与所述半导体结构的正面接触，且所述底部介电层中无填料；
步骤S3：形成多个贯穿所述介电层的开口结构，露出所述金属焊垫；
步骤S4：形成再布线结构于所述介电层上，且所述再布线结构还填充所述开口结构。
参阅图6，执行步骤S1，提供一半导体结构10。所述半导体结构10为晶圆及包括芯片和塑封料的面板结构中的一种。所述半导体结构的正面10a设有多个金属焊垫101，例如所述半导体结构10为包括芯片和塑封料的面板结构，所述芯片的正面设有多个金属焊垫101。
所述半导体结构10的正面还设有钝化层102，且所述钝化层102上设置有露出所述金属焊垫101的开口，即所述半导体结构10的正面还设有部分覆盖所述金属焊垫101的钝化层102。
参阅图7a～图9b，执行步骤S2，形成介电层于所述半导体结构的正面10a上。所述介电层包括顶部介电层202和底部介电层201，且所述底部介电层201为不包含填料的结构层，所述顶部介电层202为包含填料的结构层。
所述底部介电层201的材料中无填料。可选的，所述底部介电层201的材料包括PI(Polyimide，聚酰亚胺)、树脂膜、BCB(苯并环丁烯)以及PBO(Poly-p-phenyleneBenzobisthiazole，聚对苯撑苯并双恶唑纤维)中的至少一种，但不限于此。
所述顶部介电层202的材料可以包括第一类材料和第二类材料中的至少一中。所述第一类材料本身含有填料2021，可以包括ABF(Ajinomoto Build-up Film，增层膜)、PP(Prepreg，树脂片)和SM(SolderMask，阻焊油墨)中的至少一种，但不限于此。
所述第二类材料包括填料2021和本身不含有填料的基体材料，所述基体材料优选包括PI、树脂膜、BCB以及PBO中的至少一种，但不限于此。
所述填料2021优选为无机物填料，例如SiO2颗粒，但不限于此。例如，所述第一类材料为ABF，而ABF本身含有SiO2颗粒。再例如，所述第二类材料包括PI和在PI中添加的SiO2颗粒。
所述填料2021的形状可以为球体和碎片中的至少一种，但不限于此。所述顶部介电层202的厚度可以根据所述顶部介电层202的材料以及电学性能要求进行设计。例如，在要求所述顶部介电层202具有比较高的耐压性时，所述顶部介电层202相对较厚。一般情况下，所述顶部介电层202的厚度在15μm～50μm的范围内。所述顶部介电层202中的填料2021的粒径可以根据所述填料2021的种类、形状以及电学性能要求进行调整。一般情况下，所述填料2021的粒径在0.5μm～10μm的范围内。优选的，所述底部介电层201的厚度大于所述填料2021的最大粒径的四分之一。例如所述填料2021的最大粒径为5μm，则所述底部介电层201的厚度大于1.25μm。而且本实施例中只有满足所述底部介电层201的厚度大于所述填料2021的最大粒径的四分之一的条件，才能完全避免激光打孔对金属焊垫101造成损伤。具体原因可参见图10。
图10示出了填料2021为球体的SiO2颗粒时造成的聚光效应，根据公式EFL＝nD/[4(n-1)]和公式BFL＝EFL-D/2能够计算出BFL的值，其中，EFL是有效焦距，n是SiO2颗粒的折射率，D是SiO2颗粒的直径(粒径)，BFL是聚光焦距。图10中d为入射光线的直径。
所述SiO2颗粒的折射率是1.5，因此计算得到所述BFL＝1/4D。由于BFL是聚光焦距，在所述底部介电层201的厚度大于所述BFL时，激光L1打到所述填料2021时只会聚光在所述底部介电层201上，并不会聚光到所述金属焊垫101上，而所述底部介电层201中没有填料，其并不会出现聚光效应，因此在形成开口结构时可以避免激光打孔对金属焊垫101造成损伤。
图7a～图7b示出了一种形成介电层于所述半导体结构的正面10a上的方法，具体包括：
步骤S211：采用贴膜工艺将所述底部介电层201贴附于所述半导体结构的正面10a；
步骤S212：采用贴膜工艺将所述顶部介电层202贴附于所述底部介电层201上。
参阅图7a，执行步骤S211，将所述底部介电层201贴附在所述半导体结构的正面10a上。本实施例可以通过贴膜工艺实现所述底部介电层201贴附于所述半导体结构的正面10a，具体过程为：在真空贴膜机中将所述底部介电层201放置在半导体结构的正面10a上，然后抽真空加压并适当的加热，所述底部介电层201会粘贴在所述半导体结构10上。在贴膜的过程中，施加的压力和温度可以根据底部介电层201的材料进行设计，只要满足所述底部介电层201能够粘贴至所述半导体结构10上即可。
本实施例中所述底部介电层201的制备方法具体为：
提供第一塑胶模；
将待固化的所述底部介电层201的材料涂敷在所述第一塑胶模上；
高温固化所述第一塑胶模上的材料，以形成所述底部介电层201。
在所述高温固化所述第一塑胶模上的材料的步骤中，所述底部介电层201的材料不同，所述高温固化的温度可以不同，即所述高温固化的温度可以根据底部介电层201的材料进行设计。在所述高温固化所述第一塑胶模上的材料的步骤之前，所述底部介电层201的制备方法还包括：在所述底部介电层201的材料上设置PET膜，所述第一塑胶模、所述底部介电层201的材料以及PET膜组成三层结构。
参阅图7b，执行步骤S212，将所述顶部介电层202贴附在所述底部介电层201。本实施例可以通过贴膜工艺实现所述顶部介电层202贴附于所述底部介电层201上，具体过程为：在真空贴膜机中将所述顶部介电层202放置在所述底部介电层201上，然后抽真空加压并适当的加热，所述顶部介电层202会粘贴在所述底部介电层201上。在贴膜的过程中，施加的压力和温度可以根据顶部介电层202的材料进行设计，只要满足所述顶部介电层202能够粘贴至所述底部介电层201上即可。例如，在所述顶部介电层202的材料为ABF时，可以在几十个大气压，以及100℃～120℃左右的温度条件下来完成所述顶部介电层202的贴膜工艺。
所述顶部介电层202的制备方法具体为：
提供第二塑胶模；
将待固化的顶部介电层202的材料涂敷在所述第二塑胶模上；
高温固化所述第二塑胶模上的材料，以形成所述顶部介电层202。
在所述顶部介电层202的材料为第二类材料时，所述将顶部介电层202的材料涂敷在所述第二塑胶模上具体包括：将顶部介电层202的基体材料和填料2021混合，并涂敷在所述第二塑胶模上。
在所述高温固化所述第二塑胶模上的材料的步骤中，所述顶部介电层202的材料不同，所述高温固化的温度可以不同，即所述高温固化的温度可以根据顶部介电层202的材料进行设计。在所述高温固化所述第二塑胶模上的材料的步骤之前，所述顶部介电层202的制备方法还包括：在所述顶部介电层202的材料上设置PET膜，所述第二塑胶模、顶部介电层202的材料以及PET膜组成三层结构。
图8示出了另一种形成介电层于所述半导体结构的正面10a上的方法，具体包括：
步骤S221：形成顶部介电层202和底部介电层201的组合结构；
步骤S222：采用贴膜工艺将所述组合结构贴附于所述半导体结构的正面10a，且所述底部介电层201与所述半导体结构的正面10a接触。
本实施例中，先制备出具有顶部介电层202和底部介电层201的组合结构，即介电层，然后将所述组合结构贴附在所述半导体结构的正面10a上，且所述底部介电层201与所述半导体结构的正面10a接触。
参阅图8，执行步骤S221，制备出具有顶部介电层202和底部介电层201的组合结构，即介电层。
所述组合结构的制备方法具体为：
提供第三塑胶模；
将待固化的顶部介电层202的材料涂敷在所述第三塑胶模上；
在所述第三塑胶模上的材料上设置PET膜，所述第三塑胶模、所述顶部介电层202的材料以及PET膜组成三层结构；
高温固化所述第三塑胶模上的材料，以形成所述顶部介电层202；
除去所述顶部介电层202上的PET膜；
将待固化的底部介电层201的材料涂敷在除去PET膜的顶部介电层202的表面上；
高温固化所述底部介电层201的材料，以形成所述底部介电层201。
在所述顶部介电层202的材料为第二类材料时，所述将顶部介电层202的材料涂敷在所述第三塑胶模上具体包括：将顶部介电层202的基体材料和填料2021混合，并涂敷在所述第三塑胶模上。
在高温固化所述第三塑胶模上的顶部介电层202的材料的步骤和高温固化所述底部介电层201的材料的步骤中，所述高温固化的温度分别根据底部介电层201和顶部介电层202的材料进行设计。
继续参阅图8，执行步骤S222，将所述组合结构贴附于所述半导体结构的正面10a，且所述底部介电层201与所述半导体结构的正面10a接触。本实施例可以通过贴膜工艺实现所述组合结构贴附于所述半导体结构的正面10a，该贴膜工艺过程可参考步骤S212的贴膜工艺，在此不做赘述。
图9a～图9b示出了又一种形成介电层于所述半导体结构的正面10a上的方法，具体包括：
步骤S231：喷涂待固化的底部介电层201的材料于所述半导体结构的正面10a；
步骤S232：固化所述半导体结构的正面10a的材料，以形成所述底部介电层201；
步骤S233：采用贴膜工艺将所述顶部介电层202贴附于所述底部介电层201上。
参阅图9a，执行步骤S231，将待固化的底部介电层201的材料喷涂在所述半导体结构的正面10a上。本实施例中的需要喷涂的材料可以通过添加稀释剂的量来调控所述材料的粘稠度，所述稀释剂一般为有机溶剂。所述需要喷涂的材料呈现液体。本实施例的喷涂方法可以为常规的喷涂工艺，例如静电喷涂工艺，但不限于此。
继续参阅图9a，执行步骤S232，高温固化所述半导体结构的正面10a的基体材料。所述高温固化的温度根据底部介电层201的材料进行设计。
参阅图9b，执行步骤S233，将所述顶部介电层202贴附在所述底部介电层201上。可参见步骤S212中所述顶部介电层202的制备方法来制备所述顶部介电层202，在此不做赘述。本实施例可以通过贴膜工艺实现所述顶部介电层202贴附于所述底部介电层201上，该贴膜工艺过程可参考步骤S212的贴膜工艺，在此不做赘述。
参阅图11，执行步骤S3，形成多个贯穿所述介电层的开口结构30，露出所述金属焊垫101。
所述开口结构30的形成方法优选为激光打孔，但不限于此。所述开口结构30的数量优选为多个，且每一个所述开口结构30露出一个所述金属焊垫101。由于不包含填料的底部介电层201的存在，采用激光打孔工艺时并不会造成金属焊垫101的损伤，因此，最终产品的电学性能以及良率均会得到提升。
执行步骤S4，形成再布线结构于所述介电层上，且所述再布线结构还填充所述开口结构30。所述再布线结构的形成方法可以为电镀、化学镀等，但不限于此。所述再布线结构的材料可以是金属材料，例如金属铜。
所述半导体封装结构在形成所述再布线结构之后，能够将I/O从芯片内引到芯片外，由于在半导体结构的正面形成了无填料的底部介电层，在激光打孔形成开口结构30时，所述无填料的底部介电层并不会产生聚光效应，因此能够避免对金属焊垫造成损伤，进而可以提高半导体封装结构的电学性能以及良率。
本发明还提供了一种半导体封装结构，采用上述所述的半导体封装结构的制备方法制备获得，具体包括：
半导体结构10，且所述半导体结构的正面10a设有多个金属焊垫101；
位于所述半导体结构的正面10a的介电层，所述介电层包括底部介电层201和位于所述底部介电层201上的顶部介电层202，所述底部介电层201与所述半导体结构的正面10a接触，且所述底部介电层201中无填料，所述介电层中还存在多个露出所述金属焊垫101的开口结构30；
位于所述介电层上的再布线结构，所述再布线结构还填充所述开口结构30。
由于本发明的半导体结构的正面形成有无填料的底部介电层，所述无填料的底部介电层在激光打孔时并不会产生聚光效应，因此能够避免对金属焊垫造成损伤，进而可以提高半导体封装结构的电学性能以及良率。
此外，可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个步骤”引述意味着对一个或多个步骤的引述，并且可能包括次级步骤。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。

Claims (11)

1.一种半导体封装结构的制备方法，其特征在于，包括以下步骤：
提供一半导体结构，且所述半导体结构的正面设有多个金属焊垫；
形成介电层于所述半导体结构的正面，所述介电层包括底部介电层和位于所述底部介电层上的顶部介电层，所述底部介电层与所述半导体结构的正面接触，且所述底部介电层中无填料；
形成多个贯穿所述介电层的开口结构，露出所述金属焊垫；
形成再布线结构于所述介电层上，且所述再布线结构还填充所述开口结构。
2.如权利要求1所述的封装结构的制备方法，其特征在于，所述开口结构的形成工艺包括激光开孔工艺。
3.如权利要求1所述的封装结构的制备方法，其特征在于，所述形成介电层于所述半导体结构的正面包括：
采用贴膜工艺将所述底部介电层贴附于所述半导体结构的正面；
采用贴膜工艺将所述顶部介电层贴附于所述底部介电层上。
4.如权利要求1所述的封装结构的制备方法，其特征在于，所述形成介电层于所述半导体结构的正面包括：
喷涂待固化的底部介电层的材料于所述半导体结构的正面；
固化所述半导体结构的正面的材料，以形成所述底部介电层；
采用贴膜工艺将所述顶部介电层贴附于所述底部介电层上。
5.如权利要求1中所述的封装结构的制备方法，其特征在于，所述形成介电层于所述半导体结构的正面包括：
形成所述顶部介电层和底部介电层的组合结构；
采用贴膜工艺将所述组合结构贴附于所述半导体结构的正面，且所述底部介电层与所述半导体结构的正面接触。
6.如权利要求1中所述的封装结构的制备方法，其特征在于，所述底部介电层的材料包括PI、树脂膜、BCB以及PBO中的至少一种；和/或，
所述顶部介电层的材料包括第一类材料和第二类材料中的至少一中，其中所述第一类材料本身含有填料，包括ABF、PP和SM中的至少一种；所述第二类材料包括填料和本身不含有填料的基体材料，所述基体材料包括PI、树脂膜、BCB以及PBO中的至少一种；所述填料包括SiO2颗粒。
7.如权利要求6中所述的封装结构的制备方法，其特征在于，所述底部介电层的厚度大于所述顶部介电层中的填料的最大粒径的四分之一。
8.如权利要求1中所述的封装结构的制备方法，其特征在于，所述半导体结构为晶圆及包括芯片和塑封料的面板结构中的一种。
9.一种半导体封装结构，其特征在于，包括：
半导体结构，所述半导体结构的正面设有多个金属焊垫；
位于所述半导体结构的正面的介电层，所述介电层包括底部介电层和位于所述底部介电层上的顶部介电层，所述底部介电层与所述半导体结构的正面接触，且所述底部介电层中无填料，所述介电层中还存在多个露出所述金属焊垫的开口结构；
位于所述介电层上的再布线结构，所述再布线结构还填充所述开口结构。
10.如权利要求9中所述的封装结构，其特征在于，所述底部介电层的材料包括PI、树脂膜、BCB以及PBO中的至少一种；和/或，
所述顶部介电层的材料包括第一类材料和第二类材料中的至少一种，其中所述第一类材料本身含有填料，包括ABF、PP和SM中的至少一种；所述第二类材料包括本身不含有填料的基体材料和填料，所述基体材料包括PI、树脂膜、BCB以及PBO中的至少一种；所述填料包括SiO2颗粒。
11.如权利要求10中所述的封装结构，其特征在于，所述底部介电层的厚度大于所述顶部介电层中的填料的最大粒径的四分之一。
CN202211060480.1A 2022-08-31 2022-08-31 半导体封装结构及其制备方法 Pending CN117672869A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211060480.1A CN117672869A (zh) 2022-08-31 2022-08-31 半导体封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211060480.1A CN117672869A (zh) 2022-08-31 2022-08-31 半导体封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN117672869A true CN117672869A (zh) 2024-03-08

Family

ID=90079510

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211060480.1A Pending CN117672869A (zh) 2022-08-31 2022-08-31 半导体封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN117672869A (zh)

Similar Documents

Publication Publication Date Title
US8237259B2 (en) Embedded chip package
US9653407B2 (en) Semiconductor device packages
US8350377B2 (en) Semiconductor device package structure and method for the same
CN102754196B (zh) 利用传输电介质的板化封装
KR101801307B1 (ko) 임베디드 칩 패키지
US8273601B2 (en) Method of fabricating multi-chip package structure
US9583427B2 (en) Semiconductor substrate, semiconductor package structure and method of making the same
CN110729270A (zh) 芯片封装方法及封装结构
CN110148587B (zh) 扇出型天线封装结构及封装方法
US20110156261A1 (en) Integrated circuit package and method of making same
US11990350B2 (en) Semiconductor devices with flexible reinforcement structure
CN110148588B (zh) 一种扇出型天线封装结构及其封装方法
US11462461B2 (en) System in package for lower z height and reworkable component assembly
US20090127718A1 (en) Flip chip wafer, flip chip die and manufacturing processes thereof
US20220399207A1 (en) Semiconductor encapsulation method and semiconductor encapsulation structure
CN117672869A (zh) 半导体封装结构及其制备方法
US20190198455A1 (en) Semiconductor apparatuses with radio-frequency line elements, and associated manufacturing methods
CN113161313A (zh) 半导体器件
CN114664726A (zh) 半导体封装方法
CN202394968U (zh) 半导体封装结构
CN113725102A (zh) 半导体封装方法及半导体封装结构
US11894243B2 (en) Wafer system-level fan-out packaging structure and manufacturing method
US20240194544A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
WO2023123106A1 (zh) 芯片封装结构及其制备方法、电子设备
US20240234229A1 (en) Method for making a semiconductor device using a double side molding technology

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination