CN117652027A - 显示基板及显示装置 - Google Patents
显示基板及显示装置 Download PDFInfo
- Publication number
- CN117652027A CN117652027A CN202280002034.7A CN202280002034A CN117652027A CN 117652027 A CN117652027 A CN 117652027A CN 202280002034 A CN202280002034 A CN 202280002034A CN 117652027 A CN117652027 A CN 117652027A
- Authority
- CN
- China
- Prior art keywords
- line
- area
- display
- electrostatic discharge
- display substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 190
- 238000001514 detection method Methods 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000002131 composite material Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 301
- 239000010408 film Substances 0.000 description 47
- 238000000034 method Methods 0.000 description 35
- 230000008569 process Effects 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 238000004806 packaging method and process Methods 0.000 description 9
- 229910052738 indium Inorganic materials 0.000 description 7
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000000470 constituent Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229910010272 inorganic material Inorganic materials 0.000 description 6
- 239000011147 inorganic material Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- 229920001621 AMOLED Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- -1 polyethylene terephthalate Polymers 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910001257 Nb alloy Inorganic materials 0.000 description 2
- 229910000583 Nd alloy Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- LLLVZDVNHNWSDS-UHFFFAOYSA-N 4-methylidene-3,5-dioxabicyclo[5.2.2]undeca-1(9),7,10-triene-2,6-dione Chemical compound C1(C2=CC=C(C(=O)OC(=C)O1)C=C2)=O LLLVZDVNHNWSDS-UHFFFAOYSA-N 0.000 description 1
- 239000004696 Poly ether ether ketone Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920001230 polyarylate Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920002530 polyetherether ketone Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Structure Of Printed Boards (AREA)
Abstract
一种显示基板及显示装置，该显示基板，包括：静电放电保护电路、电源线和至少一个辅助电极，静电放电保护电路包括：多个静电放电保护单元，多个静电放电保护单元中的至少一个静电放电保护单元沿第一倾斜方向延伸，第一倾斜方向与第一方向之间具有第一预设夹角，第一方向为显示区域中扫描信号线的延伸方向，第一预设夹角大于0°且小于90°；所述第一走线区包括：电源线和至少一个辅助电极，所述至少一个辅助电极在显示基板平面的正投影与所述电源线在显示基板平面的正投影存在交叠，且所述至少一个辅助电极与所述电源线连接。
Description
本公开实施例涉及但不限于显示技术领域，尤其涉及一种显示基板及显示装置。
显示基板(如阵列基板)制备工艺中，显示基板上容易出现静电放电(Electro-Static discharge，ESD)，对显示基板上的走线或电路造成损伤，因此，为了避免ESD损伤，通常会在显示基板上设置ESD保护单元。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开实施例提供了一种显示基板，包括：显示区域和位于所述显示区域周边的非显示区域，所述非显示区域包括：复合电路区和位于复合电路区的远离显示区域一侧的第一走线区；所述复合电路区包括：静电放电保护电路，所述静电放电保护电路包括：多个静电放电保护单元，所述多个静电放电保护单元中的至少一个静电放电保护单元沿第一倾斜方向延伸，所述第一倾斜方向与第一方向之间具有第一预设夹角，所述第一预设夹角大于0°且小于90°，所述第一方向为所述显示区域中扫描信号线的延伸方向；所述第一走线区包括：电源线和至少一个辅助电极，所述至少一个辅助电极在显示基板平面的正投影与所述电源线在显示基板平面的正投影存在交叠，且所述至少一个辅助电极与所述电源线连接。
另一方面，本公开实施例还提供了一种显示装置，包括：上述实施例中所述的显示基板。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通 过在说明书以及附图中所描述的方案来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中每个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为一种显示装置的外形示意图；
图2为一些技术中图1所示显示装置中第一角部区域的局部示意图；
图3为一种显示装置的结构示意图；
图4为一种显示基板的显示区域的平面结构示意图；
图5为一种显示基板显示区域的剖面结构示意图；
图6为本公开示例性实施例中的显示基板的第一种结构示意图；
图7为本公开示例性实施例中的显示基板的第二种结构示意图；
图8为本公开示例性实施例中的显示基板角部区域的结构示意图；
图9为本公开示例性实施例中的显示基板角部区域中第一走线区的第一种结构示意图；
图10为本公开示例性实施例中的显示基板角部区域中第一走线区的第二种结构示意图；
图11为本公开示例性实施例中的显示基板角部区域中第一走线区的第三种结构示意图；
图12为本公开示例性实施例中的显示基板角部区域中第一走线区的第四种结构示意图；
图13A为图9和图10中沿BB’方向的剖面结构示意图；
图13B为图11中沿BB’方向的剖面结构示意图；
图13C为图12中沿BB’方向的剖面结构示意图；
图14为本公开示例性实施例中的ESD保护单元的等效电路示意图；
图15为本公开示例性实施例中的显示基板的角部区域的第一种排布示意图；
图16为本公开示例性实施例中的显示基板的角部区域的第二种排布示意图；
图17为本公开示例性实施例中的形成半导体层后的结构示意图；
图18A为本公开示例性实施例中的形成第一导电层后的结构示意图
图18B为图18A中第一导电层的平面示意图；
图19A为本公开示例性实施例中的形成第三导电层后的结构示意图
图19B为图19A中第三导电层的平面示意图。
本文描述了多个实施例，但是该描述是示例性的，而不是限制性的，在本文所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在示例性实施方式中进行了讨论，但是所公开的特征的许多其它组合方式是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
在描述具有代表性的实施例时，说明书可能已经将方法或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文步骤的特定顺序的程度上，该方法或过程不应限于的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也 不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”例如可以是电极或布线，或者是晶体管等开关元件，或者是电阻器、电感器或电容器等其它功能元件等。
在本说明书中，晶体管是指至少包括栅电极(栅极或控制极)、漏电极(漏电极端子、漏区域或漏极)以及源电极(源电极端子、源区域或源极)这三个端子的元件。晶体管在漏电极与源电极之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，为了区分晶体管除栅电极(栅极或控制极)之外的两极，直接描述了其中一极为第一极，另一极为第二极，其中，第一极可以为漏电极且第二极可以为源电极，或者，第一极可以为源电极且第二极可以为漏电 极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
本公开实施例中的晶体管均可以为薄膜晶体管(Thin Film Transistor，TFT)或场效应管(Field Effect Transistor，FET)或其它特性相同的器件。例如，本公开实施例中使用的薄膜晶体管可以包括但不限于氧化物晶体管(Oxide TFT)或者低温多晶硅薄膜晶体管(Low Temperature Poly-silicon TFT，LTPS TFT)等。这里，本公开实施例对此不做限定。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
在本说明书中，所采用的“同层设置”是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。
本公开实施例中的“一体结构”可以是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的彼此连接的结构，它们的材料可以相同或不同。
在本公开实施例中，第一方向X可以是指显示区域中扫描信号线的延伸方向或者水平方向，第二方向Y可以是指显示区域中数据信号线的延伸方向 或者竖直方向，第三方向Z可以是指垂直于显示基板平面的方向或者显示基板的厚度方向等。其中，第一方向X和第二方向Y可以相互垂直，第一方向X和第三方向Z可以相互垂直。
为了便于本领域技术人员更好地理解本公开的技术方案，下面对本公开示例性实施例中可能涉及到的技术名词进行简要介绍。
静电放电(ESD)是指具有不同静电荷电位的物体相互靠近或直接接触引起的电荷转移，简单来说，就是静电电荷瞬间从一个物体移到另一个物体上，形成一个电荷转移的过程的现象，即具有不同静电电势(电位差)的物体或表面之间的静电电荷转移。
阵列基板栅极驱动(Gate Driver on Array，GOA)技术是指将用于控制薄膜晶体管(TFT)的栅极(Gate)的驱动电路，通过薄膜晶体管工艺集成在显示面板的阵列基板上的技术，以便降低面板中的控制栅极的驱动电路的成本，实现面板的窄边框化。例如，栅极驱动电路(GOA)是指控制栅极的驱动电路，可以包括多个级联的GOA单元，GOA单元可以被构造为移位寄存器的形式。例如，根据GOA单元的作用进行划分，GOA单元可以划分为：栅极(Gate)GOA单元、发光(Emission，EM)GOA单元或者复位(Reset，RS)GOA单元等，其中，Gate GOA单元被配置为向子像素中的像素驱动电路提供扫描信号，EM GOA单元被配置为向子像素中的像素驱动电路提供发光控制信号，Reset GOA单元被配置为向子像素中的像素驱动电路提供复位控制信号，对应地，GOA单元提供的栅极(Gate)信号可以包括：扫描信号、发光控制信号或者复位控制信号等。例如，根据晶体管类型的不同，Gate GOA单元可以包括：Gate GOA N(GN)单元或者Gate GOA P(GP)单元，GN单元被配置为向子像素中的像素驱动电路中的N型晶体管提供扫描信号，GP单元被配置为向子像素中的像素驱动电路中的P型晶体管提供扫描信号。
随着显示技术的发展，“屏占比”已经成为显示产品比较重要的性能参数。根据消费者对显示产品便携、视角效果等方面的追求，高分辨率、窄边框甚至全屏显示成为显示产品发展的新趋势，因此边框的窄化在显示产品设计中越来越受到重视。随着显示产品的边框的不断减窄，对显示产品的可靠性、稳定性、显示均一性的要求也越来越高。
图1为一种显示装置的外形示意图，如图1所示，显示装置可以包括显示区域100和位于显示区域100周边的非显示区域200，非显示区域200至少部分包围显示区域100。显示区域100又可称为有效显示区域(Active Area，AA)。这里，图1中是以显示区域100的外形和非显示区域的外形均为带倒圆角的矩形形状为例进行示意。
在一种示例性实施例中，如图1所示，显示区域100可以包括：在第一方向X上相对设置的第一边缘(又可称为左边缘)和第二边缘(又可称为右边缘)，以及在第二方向Y上相对设置的第三边缘(又可称为上边缘)和第四边缘(又可称为下边缘)，相邻边缘之间通过弧形的倒角连接，形成倒圆角的四边形形状。例如，第一边缘和第二边缘可以平行于第二方向Y，第三边缘和第四边缘可以平行于第一方向X，第一方向X可以是显示区域中扫描信号线的延伸方向，第二方向Y可以是显示区域中数据信号线的延伸方向，第一方向X和第二方向Y可以相互垂直。
在一种示例性实施例中，非显示区域200的外形可以为矩形倒圆角形状。例如，如图1所示，非显示区域200可以包括：在第二方向Y上相对设置的第一边框区域(又可称为下边框区域)201和第二边框区域(又可称为上边框区域)202，在第一方向X上相对设置的第三边框区域(又可称为左边框区域)203和第四边框区域(又可称为右边框区域)204，非显示区域200还可以包括：连接第一边框区域201和第三边框区域203的第一角部区域211、连接第一边框区域201和第四边框区域204的第二角部区域212、连接第二边框区域202和第三边框区域203的第三角部区域213、以及连接第二边框区域202和第四边框区域204的第四角部区域214。
显示装置(如手机等)的内部电路单元，从显示基板的连接外部电路的一端(Pad端)向GOA单元提供的时钟信号，要经过弯折(Bending)区进行转接，而从Bending区开始的引线至接入GOA单元前的这段时钟信号走线较长，容易因走线较长导致角部区域静电电荷累积。因此，为了防止静电放电(ESD)损伤，一般会在圆弧形的角部区域中设置ESD保护单元。但是，一些技术中空间利用不合理，侵占了第一电源线VSS的布线空间，使得第一电源线VSS的局部区域的电流密度较大，容易出现第一电源线VSS灼伤风 险，使得显示产品的均一性和良率降低。
图2为一些技术中图1所示显示装置中角部区域的局部示意图，图2中是以图1中的第一角部区域为例进行示意的。如图2所示，区域Q1中示意了ESD保护单元，区域Q3中示意了时钟信号线的部分走线，区域Q4中示意了最后一级的GOA单元，由于ESD保护单元布设不合理，区域Q3中的时钟信号线经区域Q1中的ESD保护单元转接至区域Q4中的最后一级的GOA单元后，浪费掉了一部分布线空间(即空白区域Q5)，从而，使得GOA的时钟信号线的走线会占用较大空间，导致需要留出区域Q6来规避GOA跳线，侵占了第一电源线VSS的布线空间，使得第一电源线VSS的局部区域Q2的变窄，导致流经局部区域Q2处的电流密度变大，存在灼伤风险。
图3为一种显示装置的结构示意图。如图3所示，显示装置可以包括：时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括：多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括：电路单元和与电路单元连接的发光器件，电路单元可以包括：像素驱动电路，像素驱动电路可以分别与扫描信号线、发光信号线和数据信号线连接。在一种示例性实施例中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发光停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以采用Gate GOA单元来 实现。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以采用EM GOA单元来实现。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
图4为一种显示基板的显示区域的平面结构示意图。如图4所示，显示区域可以包括：以矩阵方式排布的多个像素单元P，多个像素单元P的至少一个像素单元P可以包括：出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均可以包括：像素驱动电路和发光器件。第一子像素P1、第二子像素P2和第三子像素P3中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。第一子像素P1、第二子像素P2和第三子像素P3中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在一种示例性实施例中，像素单元P可以包括：红色子像素、绿色子像素和蓝色子像素，或者，像素单元P可以包括：红色子像素、绿色子像素、蓝色子像素和白色子像素。这里，本公开实施例对此不做限定。
在一种示例性实施例中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形等。例如，像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列等。例如，像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)方式排列等，这里，本公开实施例对此不做限定。
图5为一种显示基板显示区域的剖面结构示意图，图5中是以OLED显 示基板中三个子像素的结构为例进行示意的。如图5所示，在垂直于显示基板的平面上，显示基板可以包括：基底101、设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103、以及设置在发光结构层103远离基底101一侧的封装结构层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如触控结构层等，这里，本公开实施例对此不做限定。
在一种示例性实施例中，基底可以是柔性基底，或者可以是刚性基底。例如，刚性基底可以包括但不限于玻璃、石英中的一种或多种。例如，柔性基底可以包括但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。例如，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力。
在一种示例性实施例中，每个子像素的驱动电路层102可以包括：构成像素驱动电路的多个晶体管和存储电容，图5中是以每个子像素中包括一个驱动晶体管和一个存储电容为例进行示意。例如，每个子像素的驱动电路层102可以包括：设置在基底上的第一绝缘层；设置在第一绝缘层上的有源层；覆盖有源层的第二绝缘层；设置在第二绝缘层上的栅电极和第一电容电极；覆盖栅电极和第一电容电极的第三绝缘层；设置在第三绝缘层上的第二电容电极；覆盖第二电容电极的第四绝缘层，第二绝缘层、第三绝缘层和第四绝缘层上开设有过孔，过孔暴露出有源层；设置在第四绝缘层上的源电极和漏电极，源电极和漏电极分别通过过孔与有源层连接；覆盖前述结构的平坦层，平坦层上开设有过孔，过孔暴露出漏电极。有源层、栅电极、源电极和漏电极组成驱动晶体管105，第一电容电极和第二电容电极组成存储电容106。
在一种示例性实施例中，发光器件103可以包括：阳极、像素定义层、有机发光层和阴极。阳极设置在平坦层上，通过平坦层上开设的过孔与驱动 晶体管的漏电极连接；像素定义层设置在阳极和平坦层上，像素定义层上设置有像素开口，像素开口暴露出阳极；有机发光层至少部分设置在像素开口内，有机发光层与阳极连接；阴极设置在有机发光层上，阴极与有机发光层连接；有机发光层在阳极和阴极驱动下出射相应颜色的光线。
在一种示例性实施例中，封装层104可以包括：叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可采用无机材料，第二封装层可采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光器件103。
在一种示例性实施例中，有机发光层可以至少包括：在阳极上叠设的空穴注入层、空穴传输层、发光层和空穴阻挡层。在一种示例性实施例中，所有子像素的空穴注入层是连接在一起的共通层，所有子像素的空穴传输层是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，空穴阻挡层是连接在一起的共通层。
在一种示例性实施例中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或者7T1C结构等。例如，像素驱动电路可以包括：7个开关晶体管(第一晶体管T1到第七晶体管T7)、1个存储电容C和8个信号线(数据信号线DATA、第一扫描信号线S1、第二扫描信号线S2、第一初始信号线INIT1、第二初始信号线INIT2、第一电源线VSS、第二电源线VDD和发光信号线EM)。
在一种示例性实施例中，第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第二节点N2连接。第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的控制极与第二节点N2连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线DATA连接，第四晶体管T4的第二极与第一节点N1连接。第五晶体管T5的控制极与发光信号线EM连接，第五晶体管T5的第一极与第二电源线VDD连接，第五晶体管T5的第二极与第一节点 N1连接。第六晶体管T6的控制极与发光信号线EM连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件的第一极连接。第七晶体管T7的控制极与第一扫描信号线S1连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与发光器件的第一极连接。存储电容C的第一端与第二电源线VDD连接，存储电容C的第二端与第二节点N2连接。
在一种示例性实施例中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。
在一种示例性实施例中，发光器件的第二极与第一电源线VSS连接，第一电源线VSS的信号为低电平信号，第二电源线VDD的信号为持续提供高电平信号。第一扫描信号线S1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线S2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线S1为S(n)，第二扫描信号线S2为S(n-1)，本显示行的第二扫描信号线S2与上一显示行像素驱动电路中的第一扫描信号线S1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
本公开示例性实施例提供一种显示基板，该显示基板可以包括：显示区域和位于显示区域周边的非显示区域，非显示区域可以包括：复合电路区和位于复合电路区的远离显示区域一侧的第一走线区；复合电路区可以包括：静电放电保护电路，静电放电保护电路可以包括：多个静电放电保护单元，多个静电放电保护单元中的至少一个静电放电保护单元沿第一倾斜方向延伸，第一倾斜方向DR1与第一方向X之间具有第一预设夹角，第一预设夹角可以大于0°且小于90°，第一方向X为显示区域中扫描信号线的延伸方向；第一走线区可以包括：电源线和至少一个辅助电极，至少一个辅助电极在显示基板平面的正投影与电源线在显示基板平面的正投影存在交叠，且至少一个辅助电极与电源线连接。如此，一方面，通过ESD保护电路划分为多个 ESD保护单元，并将ESD保护单元灵活地倾斜设置，可以减小ESD单元占用空间，有利于合理充分利用边框区域的布图空间，从而，可以在确保窄边框的同时，避免电源线面积减小，避免电源线负载(loading)变大，进而，可以降低电源线局部电流过大所引发的灼伤风险，有利于提升显示均一性。另一方面，通过增加辅助电极并设置辅助电极与电源线连接，可以降低电源线的负载(loading)，从而，可以有效缓解电压降(IR Drop)，有利于提升显示均一性和产品良率。因此，可以提升显示均一性和产品良率。
这里，与辅助电极连接的电源线可以是指第一电源线VSS，第一电源线VSS被配置为向显示基板提供低电压信号。例如，第一电源线VSS位于弧形的角部区域中的部分走线包括：沿第一倾斜方向DR1延伸的第一子走线部分和沿第一方向X延伸的第二子走线部分。
其中，第一预设夹角的度数与ESD保护电路所在区域的外轮廓的形状、尺寸等结构参数相关,。例如，可根据显示区域的外轮廓的倒圆角的弧度或者外轮廓的切线与第一方向之间的夹角进行设置，只要能够实现合理利用布线空间，避免挤占其它走线的布线空间即可。在一种示例性实施例中，第一预设夹角可以包括但不限于约为5°至85°，10°至80°，15°至75°，20°至70°，25°至65°，或者，30°至65°等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，至少一个辅助电极与电源线连接，包括：至少一个辅助电极通过过孔与电源线连接，或者，至少一个辅助电极与电源线直接搭接。这里，本公开实施例对此不做限定。
在一种示例性实施例中，非显示区域可以包括：第一电压信号线、第二电压信号线和静电放电保护线，每一个静电放电保护单元可以包括：串联的至少两个晶体管，每一个晶体管的第一极与栅极连接，第一电压信号线与位于静电放电保护单元一端的一个晶体管连接，第二电压信号线与位于静电放电保护单元另一端的另一个晶体管连接，静电放电保护线与位于一个晶体管与另一个晶体管之间的任意一个连接节点连接，静电放电保护单元被配置为释放静电放电保护线上聚集的静电电荷。如此，ESD保护单元采用晶体管结构实现，使得在制造显示基板中的其它晶体管时，可以同时制造ESD保护单 元，无需增加额外制造工序。
这里，连接节点可以是指串联的两个相邻的晶体管之间所形成的节点。例如，以ESD保护单元包括：串联的四个晶体管为例，该位于ESD保护单元一端的一个晶体管可以是指第4个晶体管，位于ESD保护单元另一端的另一个晶体管可以是指第1个晶体管，该位于该一个晶体管与该另一个晶体管之间的任意一个连接节点可以包括：由第1个晶体管与第2个晶体管串联所形成的第1个连接节点、由第2个晶体管与第3个晶体管串联所形成的第2个连接节点、或者由第3个晶体管与第4个晶体管串联所形成的第3个连接节点。例如，静电放电保护线Signal可以与由第2个晶体管与第3个晶体管串联所形成的第2个连接节点连接。
这里，静电放电保护线Signal是指显示基板上容易聚集静电电荷的走线，ESD保护单元被配置为释放静电放电保护线Signal上聚集的静电电荷。例如，静电电荷可以为正电荷或者负电荷。
在一种示例性实施例中，以ESD保护单元与GOA单元连接为例，静电放电保护线Signal可以包括但不限于：第一时钟信号线ESTV、第二时钟信号线ECB、第三时钟信号线ECK、第四时钟信号线GSTV、第五时钟信号线GCB、第六时钟信号线GCK、第七时钟信号线RSTV、第八时钟信号线RCB、或者第九时钟信号线RCK等信号线的至少部分。当然，静电放电保护线Signal还可以为其它需防静电的信号线，这里，本公开实施例对此不做限定。
在一种示例性实施例中，每一条静电放电保护线Signal可以连接至少一个ESD保护单元，来实现防静电。
在一种示例性实施例中，第一电压信号线VGH的信号为高电平信号，第二电压信号线VGL的信号为低电平信号。
在一种示例性实施例中，针对每一个ESD保护单元，多个串联的晶体管可以包括但不限于：二个串联的晶体管、三个串联的晶体管、四个串联的晶体管、五个串联的晶体管、或者六个串联的晶体管等结构。其中，ESD保护单元中晶体管的数量可以根据实际应用场景进行设置，这里，本公开实施例对此不做限定。
在一种示例性实施例中，非显示区域还可以包括：位于第一走线区的远离显示区域一侧的第二走线区，非显示区域还可以包括：多条裂纹检测线，裂纹检测线被配置为检测裂纹，裂纹检测线可以包括：依次连接的位于复合电路区的检测线连接线、位于第一走线区的检测线引线和位于第二走线区的检测线延伸线。
在一种示例性实施例中，辅助电极可以包括：多个子辅助电极，多个子辅助电极沿着电源线的延伸方向依次连续设置，且多个子辅助电极均设置于检测线引线的一侧。
在一种示例性实施例中，辅助电极可以包括：多个子辅助电极，多个子辅助电极沿着电源线的延伸方向依次间隔设置，多个子辅助电极包括：第一子辅助电极、第二子辅助电极和第三子辅助电极中的至少一种，第一子辅助电极设置于检测线引线的第一方向的反方向一侧，第二子辅助电极设置于检测线引线之间，第三子辅助电极设置于检测线引线的第一方向的一侧。
在一种示例性实施例中，电源线位于第一走线区，检测线引线的延伸方向与电源线的延伸方向交叉，辅助电极所在膜层、检测线引线所在膜层以及电源线所在膜层位于不同的膜层。
在一种示例性实施例中，辅助电极可以包括：第一类辅助电极和第二类辅助电极中的至少一种，在垂直于显示基板平面的方向上，第一类辅助电极所在膜层位于检测线引线所在膜层与电源线所在膜层之间，第二类辅助电极所在膜层位于电源线的远离检测线引线所在膜层的一侧。
在一种示例性实施例中，检测线引线在显示基板平面的正投影与第一类辅助电极在显示基板平面的正投影没有交叠，检测线引线在显示基板平面的正投影与第二类辅助电极在显示基板平面的正投影存在交叠。
在一种示例性实施例中，在垂直于显示基板平面的方向上，显示基板可以包括：在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；半导体层可以包括：至少两个晶体管的有源层，第一导电层可以包括：至少两个晶体管的栅极、以及检测线引线，第二导电层可以包括：第一类辅助电极；第三导电层可以包括：至少两个晶体管的第一极、至少两个晶体管的第二极、以及电源线。
在一种示例性实施例中，显示基板还包括：设置于第三导电层的远离基底一侧的第四导电层，第四导电层包括：第二类辅助电极。
在一种示例性实施例中，非显示区域可以包括：在第二方向上相对设置的第一边框区域和第二边框区域，在第一方向上相对设置的第三边框区域和第四边框区域，连接第一边框区域和第三边框区域的第一角部区域，连接第一边框区域和第四边框区域的第二角部区域，连接第二边框区域和第三边框区域的第三角部区域，以及连接第二边框区域和第四边框区域的第四角部区域，第一角部区域至第四角部区域中的至少一个为弧形的角部区域，静电放电保护单元和辅助电极位于弧形的角部区域，第二方向为显示区域中数据信号线的延伸方向。
在一种示例性实施例中，至少一个静电放电保护单元沿第一倾斜方向DR1延伸可以包括：至少一个静电放电保护单元中的至少两个晶体管沿第一倾斜方向DR1依次设置。例如，至少两个晶体管沿第一倾斜方向DR1依次设置可以是指：至少两个晶体管晶沿第一倾斜方向DR1依次设置且在第二倾斜方向DR2上平齐设置，其中，第二倾斜方向DR2与第一倾斜方向DR1可以垂直。例如，至少两个晶体管沿第一倾斜方向DR1依次设置可以是指：至少两个晶体管的有源层沿第一倾斜方向DR1依次设置，至少两个晶体管的栅极沿第一倾斜方向DR1依次设置，至少两个晶体管的第一极沿第一倾斜方向DR1依次设置，至少两个晶体管的第二极沿第一倾斜方向DR1依次设置。例如，至少一个静电放电保护单元沿第一倾斜方向DR1延伸可以包括：至少一个静电放电保护单元中的每一个晶体管的有源层可以沿第一倾斜方向DR1延伸，且每一个晶体管的第一极、第二极和栅极均沿第二倾斜方向DR2延伸，第二倾斜方向DR2与第一倾斜方向DR1垂直。
在一种示例性实施例中，在每一个ESD保护单元中，多个晶体管的有源层可以为相互连接的一体结构。
在一种示例性实施例中，多个ESD保护单元中的多个晶体管的有源层可以为相互连接的一体结构。例如，沿第一倾斜方向DR1依次设置的两个ESD保护单元，或者，三个ESD保护单元中晶体管的有源层可以为相互连接的一体结构。
在一种示例性实施例中，多个静电放电保护单元沿第二倾斜方向DR2依次设置，或者，多个静电放电保护单元沿第一倾斜方向DR1和第二倾斜方向DR2呈阵列排布，第二倾斜方向DR2与第一倾斜方向DR1交叉。
在一种示例性实施例中，至少一条静电放电保护线Signal包括：设置于相邻两个ESD保护单元之间的间隙走线部分SL。如此，通过ESD保护电路划分为多个ESD保护单元以及将ESD保护单元灵活地倾斜设置，并设置静电放电保护线Signal从相邻两个静电放电保护单元之间的间隙进行走线，可以实现走线布局优化，更为合理地利用布图空间。
在一种示例性实施例中，间隙走线部分的延伸方向与相邻两个静电放电保护单元中至少一个的倾斜方向平行。例如，以一个ESD保护电路中的多个ESD保护单元沿第二倾斜方向DR2依次设置，且每一个ESD保护单元均沿第一倾斜方向DR1设置为例，与该ESD保护电路连接的静电放电保护线Signal的间隙走线部分SL可以沿第一倾斜方向DR1设置。
在一种示例性实施例中，静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条，包括：第一走线和第二走线，第一走线与静电放电保护单元中的晶体管的第一极和第二极同层设置，第二走线与静电放电保护单元中的晶体管的栅极同层设置。
在一种示例性实施例中，静电放电保护线、第一电压信号线和第二电压信号线中的至少一条，还包括：第三走线，第三走线所在膜层位于第一走线所在膜层和第二走线所在膜层之间。
在一种示例性实施例中，非显示区域还可以包括：GOA电路，GOA电路可以包括：多个GOA单元，多个GOA单元与显示区域中的扫描信号线连接，并多个GOA单元中的至少一个与静电放电保护线连接。如此，通过将ESD保护单元沿第一倾斜方向DR1倾斜设置，既可以减少ESD保护单元所占用的布线空间，又可以节省GOA单元与ESD保护单元之间静电放电保护线所占用的布线空间。从而，能够有效提升产品均一性和良率。此外，由于GOA单元与对应的ESD保护单元中的静电放电保护线连接，而ESD保护单元被配置为释放静电放电保护线Signal上累积的静电电荷，因此，ESD保护单元能够保护GOA单元避免ESD损伤。
在一种示例性实施例中，显示基板的非显示区域可以包括但不限于：GOA电路、ESD电路和走线(如，第一电源线VSS、时钟信号线等)。当然，非显示区域还可以包括：其它电路，例如，用于向数据信号线提供数据电压的源极驱动电路、或者用于性能检测的检测电路(CT)等，这里，本公开实施例对此不做限定。
在一种示例性实施例中，显示基板可以为阵列基板。
在一种示例性实施例中，显示基板可以为有机发光二极管(Organic Light Emitting Diode，OLED)显示基板或者液晶显示(Liquid Crystal Display，LCD)显示基板等。这里，本公开实施例对此不做限定。
下面以显示基板中的显示区域和非显示区域的外形均为带倒圆角的矩形形状为例，结合附图对本公开示例性实施例中的显示基板进行说明。
图6为本公开示例性实施例中的显示基板的第一种结构示意图，图7为本公开示例性实施例中的显示基板的第二种结构示意图。如图6和图7所示，显示基板可以包括：显示区域100和位于显示区域100周边的非显示区域200。非显示区域200可以包括：在第二方向Y上相对设置的第一边框区域201和第二边框区域202，在第一方向X上相对设置的第三边框区域203和第四边框区域204，非显示区域200还可以包括：连接第一边框区域201和第三边框区域203的第一角部区域211、连接第一边框区域201和第四边框区域204的第二角部区域212、连接第二边框区域202和第三边框区域203的第三角部区域213、以及连接第二边框区域202和第四边框区域204的第四角部区域214，第一方向X为显示区域100中扫描信号线的延伸方向，第二方向Y为显示区域100中数据信号线的延伸方向。例如，第一角部区域211至第四角部区域214为倒圆角的角部区域。例如，第一角部区域211可以包括：多个ESD保护单元30，第二角部区域212可以包括：多个ESD保护单元30。
在一种示例性实施例中，如图6和图7所示，非显示区域200还可以包括：多个ESD保护单元30、多条静电放电保护线Signal和多个GOA单元50，至少一个ESD保护单元30与至少一条静电放电保护线Signal连接，并与至少一个GOA单元50连接。如此，由于多个GOA单元50可以沿着显示区域100的外轮廓进行排布设置，通过将ESD保护单元30沿第一倾斜方向 DR1倾斜设置，可以减少ESD保护单元所占用的布线空间，可以减少静电放电保护线Signal所占用的布线空间，从而，能够有效提升产品均一性和良率。而且，由于ESD保护单元30被配置为释放静电放电保护线Signal上累积的静电电荷，因此，ESD保护单元30能够保护GOA单元50避免ESD损伤。
在一种示例性实施例中，如图6和图7所示，以显示基板包括：多个级联的GOA单元50为例，可以设置多个级联的栅的GOA单元50沿着显示区域100的外轮廓进行排布设置，并设置最后一级的GOA单元50所连接的静电放电保护线Signal的延伸方向与第一倾斜方向DR1相同或近似相同。如此，通过设置最后一级的GOA单元50所连接的静电放电保护线Signal的延伸方向与第一倾斜方向DR1相同，可以减小GOA单元50在第一方向X和与第一方向X垂直的第二方向Y上所占用的布线空间，从而，能够减少GOA单元的布线空间，可以节省GOA单元与ESD保护单元之间连接线所占用的布线空间，可以避免侵占其它走线空间，能够有效提升产品均一性和良率。
例如，以最后一级的GOA单元50的所连接的静电放电保护线Signal为折线为例，“最后一级的GOA单元所连接的静电放电保护线Signal的延伸方向与第一倾斜方向DR1相同”可以是指：该静电放电保护线Signal的主体部分的延伸方向与第一倾斜方向DR1相同；或者，以最后一级的GOA单元所连接的静电放电保护线Signal为曲线为例，“最后一级的GOA单元所连接的静电放电保护线Signal的延伸方向与第一倾斜方向DR1相同”可以是指：该静电放电保护线Signal的切线方向与第一倾斜方向DR1相同。这里，本公开实施例对此不做限定。
在一种示例性实施例中，GOA单元50可以包括：Gate GOA单元、EM GOA单元和Reset GOA单元中的一种或多种。对应地，例如，以GOA单元50为EM GOA单元为例，最后一级的GOA单元50所连接的静电放电保护线Signal可以包括：第一时钟信号线ESTV、第二时钟信号线ECB和第三时钟信号线ECK中的至少一种。例如，以GOA单元50为Gate GOA单元为例，最后一级的GOA单元50所连接的静电放电保护线Signal可以包括：第四时钟信号线GSTV、第五时钟信号线GCB和第六时钟信号线GCK中的至少一 种。例如，以GOA单元50为Reset GOA单元为例，最后一级的GOA单元50所连接的静电放电保护线Signal可以包括：第七时钟信号线RSTV、第八时钟信号线RCB和第九时钟信号线中的至少一种。这里，本公开实施例对此不做限定。
在一种示例性实施例中，如图7所示，非显示区域200还可以包括：至少一条裂纹检测线60，裂纹检测线60被配置为检测裂纹。例如，裂纹检测线60可以通过开关元件与显示区域100中的子像素连接，由于在非显示区域200出现裂纹时，裂纹检测线60会断裂，导致裂纹检测线60传输的信号受到影响，那么，在检测时，可向裂纹检测线60施加检测信号，并向开关元件施加控制信号，通过观察与裂纹检测线60连接的子像素是否发光，来判断裂纹检测线60是否断裂，从而判断显示基板的边缘是否存在裂纹。又例如，裂纹检测线可以与显示区域100中的至少一条数据信号线电连接，至少一条数据信号线与位于显示区域100中的多个子像素电连接，由于在非显示区域200出现裂纹时，裂纹检测线60会断裂，导致裂纹检测线60传输的信号受到影响，那么，根据与裂纹检测线60电连接的子像素是否点亮判断非显示区域200是否出现裂纹，可准确地检测显示基板在切割时是否损坏，帮助质检员工筛选出显示效果差的显示基板，保证产品良率。
图8为本公开示例性实施例中的显示基板角部区域的结构示意图，图8中是以图7所示的显示基板中的第一角部区域211为例进行示意的。
在一种示例性实施例中，如图8所示，非显示区域200的至少一个角部区域可以包括：复合电路区211-1、位于复合电路区211-1的远离显示区域100一侧的第一走线区211-2、以及位于第一走线区211-2的远离显示区域100一侧的第二走线区211-3。
在一种示例性实施例中，如图8所示，所述复合电路区包211-1可以包括：多个GOA单元50、多个ESD保护单元30、多个静电放电保护线Signal以及其它走线(例如，检测线连接线603等)，至少一条静电放电保护线Signal与至少一个ESD保护单元30和至少一个GOA单元50连接。例如，ESD保护单元可以包括：四个串联的晶体管，每一个晶体管的第二极与栅极连接，第二电压信号线VGL与位于ESD保护单元一端的第1个晶体管连接，第一 电压信号线VGH与位于ESD保护单元另一端的第4个晶体管连接，静电放电保护线Signal与第2个晶体管和第3个晶体管之间所形成的连接节点连接。如此，通过ESD保护电路划分为多个ESD保护单元，并将ESD保护单元灵活地倾斜设置，可以减小ESD单元占用空间，有利于合理充分利用边框区域的布图空间，从而，可以在确保窄边框的同时，避免电源线面积减小，避免电源线负载(loading)变大，进而，可以降低电源线局部电流过大所引发的灼伤风险，有利于提升显示均一性。
在一种示例性实施例中，如图8所示，第一走线区211-2可以包括：电源线40和辅助电极(图中未示出)，辅助电极在显示基板平面的正投影与所述电源线在显示基板平面的正投影存在交叠，且辅助电极通过过孔与所述电源线连接。例如，电源线40可以为第一电源线VSS。如此，通过增加辅助电极并设置辅助电极与电源线连接，可以降低电源线的负载(loading)，从而，可以有效缓解电压降(IR Drop)，有利于提升显示均一性和产品良率。
在一种示例性实施例中，如图8所示，第一走线区211-2还可以包括：检测线引线602，检测线引线602在显示基板平面的正投影与电源线在显示基板平面的正投影存在交叠。
在一种示例性实施例中，如图8所示，第二走线区211-3可以包括：检测线延伸线601，检测线延伸线601至少部分包围显示区域100。
在一种示例性实施例中，检测线延伸线601、检测线引线602、检测线连接线603可以组成裂纹检测线，裂纹检测线被配置为检测裂纹。
图9为本公开示例性实施例中的显示基板角部区域中第一走线区的第一种结构示意图，图10为本公开示例性实施例中的显示基板角部区域中第一走线区的第二种结构示意图。图11为本公开示例性实施例中的显示基板角部区域中第一走线区的第三种结构示意图，图12为本公开示例性实施例中的显示基板角部区域中第一走线区的第四种结构示意图。
在一种示例性实施例中，如图9至图12所示，非显示区域200的至少一个角部区域可以包括：沿远离显示区域100的方向依次设置的复合电路区、第一走线区和第二走线区，所述第一走线区可以包括：电源线40和至少一个辅助电极70，至少一个辅助电极70在显示基板平面的正投影与电源线40在 显示基板平面的正投影存在交叠，至少一个辅助电极70与所述电源线40连接。如此，本公开实施例通过在第一走线区设置辅助电极，并使得电源线40与辅助电极70连接，可以提升电源线40的VSS面积，避免由于VSS面积减小所带来的局部电流过大所引发的灼伤风险，可以降低电源线VSS的负载(loading)，可以有效缓解电压降(IR Drop)，保证了显示均一性。
在一种示例性实施例中，如图9至图12以及图13A至图13B所示，至少一个辅助电极70通过过孔与所述电源线40连接。或者，如图12和图13B所示，至少一个辅助电极70与所述电源线40直接通过搭接方式连接。这里，本公开实施例对此不做限定。
在一种示例性实施例中，如图9和图10所示，所述第一走线区还可以包括：多条检测线引线602，所述检测线引线602的延伸方向与所述电源线40的延伸方向交叉，所述检测线引线602在显示基板平面的正投影与所述辅助电极70在显示基板平面的正投影没有交叠，且所述检测线引线602在显示基板平面的正投影与电源线40在显示基板平面的正投影存在交叠。
在一种示例性实施例中，如图9所示，在平行于显示基板的平面，辅助电极70可以包括：多个子辅助电极，多个子辅助电极可以沿电源线的延伸方向间隔设置，多个子辅助电极可以包括：第一子辅助电极701、第二子辅助电极702和第三子辅助电极(图中未示出)中的至少一种，第一子辅助电极设置于所述多条检测线引线602的第一方向X的反方向一侧，第二子辅助电极702设置于位于所述多条检测线引线602之间，第三子辅助电极设置于所述多条检测线引线602的第一方向X的一侧。
在一种示例性实施例中，子辅助电极的形状可以根据检测线引线602的位置进行设置调整。例如，子辅助电极的形状与检测线引线602之间的间隔区域的形状相似，以实现布线空间合理利用。
在一种示例性实施例中，如图10所示，在平行于显示基板的平面，辅助电极70可以包括：多个子辅助电极，多个子辅助电极可以沿电源线40的延伸方向依次连接设置，多个子辅助电极均设置于所述多条检测线引线602的第一方向X的反方向一侧。如此，辅助电极70可以为一整块电极，可以有效降低电源线40的负载。
在一种示例性实施例中，图13A为图9和图10中沿BB’方向的剖面结构示意图，图13B为图11中沿BB’方向的剖面结构示意图，图13C为图12中沿BB’方向的剖面结构示意图。如图13A至图13C所示，所述辅助电极70所在膜层、所述检测线引线602所在膜层、以及所述电源线40所在膜层可以位于不同的膜层。
在一种示例性实施例中，辅助电极70可以包括：第一类辅助电极70-1和第二类辅助电极70-2中的至少一种，其中，在垂直于显示基板平面的方向上，第一类辅助电极所在膜层可以位于所述检测线引线602所在膜层与所述电源线40所在膜层之间，第二类辅助电极所在膜层可以位于所述检测线引线602所在膜层与所述电源线40所在膜层之上。
在一种示例性实施例中，如图13A所示，在垂直于显示基板平面的方向上，显示基板可以包括：基底101以及在基底101上叠设的第一导电层、第二导电层和第三导电层，其中，所述检测线引线602可以位于第一导电层，所述第一类辅助电极70-1可以位于第二导电层，所述电源线40可以位于第三导电层。相邻导电层之间设置有绝缘层。例如，检测线引线602与ESD保护单元中的晶体管的栅极可以位于同一膜层。例如，电源线40与ESD保护单元中的晶体管的第一极和第二极可以位于同一膜层。例如，第一类辅助电极70-1所在膜层可以位于ESD保护单元中的晶体管的栅极所在膜层与ESD保护单元中的晶体管的第一极和第二极所在膜层之间。例如，第一导电层可以称为第一栅金属(Gate1)层，第二导电层可以称为第二栅金属(Gate2)层，第三导电层可以称为第一源漏金属(SD1)层。
在一种示例性实施例中，如图13B和图13C所示，在垂直于显示基板平面的方向上，显示基板可以包括：基底101以及在基底101上依次叠设的第一导电层、第二导电层、第三导电层和第四导电层，其中，所述检测线引线602可以位于第一导电层，所述电源线40可以位于第三导电层，所述第二类辅助电极70-2可以位于第四导电层。相邻导电层之间设置有绝缘层。例如，第一导电层可以称为第一栅金属(Gate1)层，第二导电层可以称为第二栅金属(Gate2)层，第三导电层可以称为第一源漏金属(SD1)层，第四导电层可以称为第二源漏金属(SD2)层。
在一种示例性实施例中，以显示基板采用单源漏(SD)金属层为例，可以设置第一类辅助电极70-1来降低电源线的负载。以显示基板采用双源漏(SD)金属层为例，可以设置第二类辅助电极70-2来降低电源线的负载，或者，可以同时设置第一类辅助电极70-1和第二类辅助电极70-2来降低电源线的负载。这里，本公开实施例对此不做限定。
当然，静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL三者的线形和膜层除了以上所列出的示例性实施方式之外，还可以为其它合理利用布线空间的实施方式。例如，以LTPO显示产品为例，除了将ESD保护电路拆分为多个ESD保护单元之外，还可以使用第一栅金属层、第二栅金属(Gate2)层、第三栅金属(Gate3)层等多层金属层交替走线，实现增加第一电源线VSS的布线空间。这里，本公开实施例对此不做限定。
图14为本公开示例性实施例中的ESD保护单元的等效电路示意图。如图14所示，如图14所示，ESD保护单元可以包括：4个串联的晶体管(第一晶体管M1至第四晶体管M4)，第一晶体管M1的第一极与第二电压信号线VGL连接，第一晶体管M1的栅极、第一晶体管M1的第二极与第二晶体管M2的第一极连接，第二晶体管M2的栅极、第二晶体管M2的第二极、第三晶体管M3的第一极与静电放电保护信号线Signal连接，第三晶体管M3的栅极、第三晶体管M3的第二极与第四晶体管M4的第一极连接，第四晶体管M4的栅极、第四晶体管M4的第二极与第一电压信号线VGH连接。如此，静电放电(ESD)保护单元可以将静电放电保护线Signal积累的静电电荷泄放。
在一种示例性实施例中，图14所示的静电放电保护单元的工作原理为：当静电放电保护线Signal聚集的正电荷满足第一条件时，静电放电保护线Signal会输出低电压信号，使得第一晶体管M1和第二晶体管M2导通，导致此低电压信号被第二电压信号线VGL拉高，从而，实现消除静电。而当静电放电保护线Signal聚集的负电荷满足第二条件时，静电放电保护线Signal会输出高电压信号，使得第三晶体管M3和第四晶体管M4导通，导致该高电压信号被第一电压信号线VGH拉低，从而，实现消除静电。其中，第一条件可以是指能够使ESD保护单元产生灼烧的最低负电荷量，第二条件可以 是指能够使ESD保护单元产生灼烧的最低正电荷量。
在一种示例性实施例中，第一晶体管M1至第四晶体管M4可以是P型晶体管，或者可以是N型晶体管。这里，本公开实施例对此不做限定。
图15为本公开示例性实施例中的显示基板的角部区域的第一种排布示意图，图16为本公开示例性实施例中的显示基板的角部区域的第二种排布示意图。这里，图15至图16中的ESD保护单元、走线、GOA单元仅仅是一种示例性说明，ESD保护单元的数量并不代表实际数量，ESD保护单元的排布方向不代表实际排布方式，走线的数量并不代表实际数量，走线的形状并不代表实际形状。其中，图15和图16中是以显示基板的ESD保护电路包括六个ESD保护单元为例进行示意的。
在一种示例性实施例中，显示基板可以包括：至少一个ESD保护电路，至少一个ESD保护电路可以包括：多个ESD保护单元，至少一个ESD保护单元可以沿第一倾斜方向DR1倾斜设置。第一倾斜方向DR1与第一方向X之间具有第一预设夹角，第一预设夹角大于0°且小于90°，例如，第一预设夹角可以约为10°至80°，第一方向X为显示区域中扫描信号线的延伸方向。
这里，ESD保护单元沿第一倾斜方向DR1倾斜设置可以是指ESD保护单元的延伸方向为第一倾斜方向DR1、ESD保护单元中多个晶体管沿第一倾斜方向DR1排布、或者ESD保护单元中多个晶体管的有源层沿着第一倾斜方向DR1排布等。
在一种示例性实施例中，多个ESD保护单元可以沿着第二倾斜方向DR2依次设置，或者，多个ESD保护单元可以沿着第一倾斜方向DR1和第二倾斜方向DR2呈阵列排布等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，如图15所示，ESD保护电路可以包括：六个ESD保护单元，每一个ESD保护单元沿着第一倾斜方向DR1设置，六个ESD保护单元沿着第二倾斜方向DR2依次设置。例如，在第二倾斜方向DR2上，相邻的两个ESD保护单元之间的间隔，可以等间距或者可以不等间距。这里，本公开实施例对此不做限定。
在一种示例性实施例中，如图16所示，ESD保护电路可以包括：六个ESD保护单元，每一个ESD保护单元沿着第一倾斜方向DR1设置。ESD保护电路可以包括：沿第二倾斜方向DR2依次设置的三个子区，在每一个子区中，两个ESD保护单元沿着第一倾斜方向DR1依次设置。
当然，本公开实施例中的显示基板中多个ESD保护单元的排布方式可以不限于以上所列出的方式，还可以采用其它能够合理利用布线空间的方式，例如，可以根据ESD保护单元的数量、复合电路区211-1在第一倾斜方向DR1的尺寸、或者复合电路区211-1在第二倾斜方向DR2上的尺寸进行合理布局。这里，本公开实施例对此不做限定。
在一种示例性实施例中，如图15和图16所示，ESD保护电路所连接的至少一条所述静电放电保护线Signal可以包括：设置于相邻两个ESD保护单元之间的间隙走线部分SL。如此，通过ESD保护电路划分为多个ESD保护单元以及将ESD保护单元灵活地倾斜设置，并设置静电放电保护线Signal从相邻两个静电放电保护单元之间的间隙进行走线，可以实现走线布局优化，更为合理地利用布图空间。例如，相邻两个ESD保护单元可以是指在第二倾斜方向DR2上相邻的两个ESD保护单元。例如，相邻两个ESD保护单元之间的间隙走线部分SL的数量可以为一个或多个。例如，相邻两个ESD保护单元之间的间隙走线部分SL的数量可以相同或者不同。间隙走线部分SL的数量和位置可根据ESD保护电路中多个ESD保护单元的整体排布来设定。这里，本公开实施例对此不做限定。
在一种示例性实施例中，所述静电放电保护线Signal的沿着相邻两个ESD保护单元之间的所述间隙走线部分SL的延伸方向与所述相邻两个ESD保护单元30中至少一个的倾斜方向平行。例如，如图15所示，以一个ESD保护电路中的每一个ESD保护单元沿着第一倾斜方向DR1设置，且ESD保护电路中的六个ESD保护单元沿着第二倾斜方向DR2依次设置为例，六条静电放电保护线Signal与该ESD保护电路连接，六条静电放电保护线Signal中的五条静电放电保护线Signal的间隙走线部分SL可以设置于相邻两个ESD保护单元30之间的间隙，六条静电放电保护线Signal中的五条静电放电保护线Signal的间隙走线部分SL可以沿第一倾斜方向DR1设置。例如， 如图16所示，以一个ESD保护电路中的每一个ESD保护单元沿着第一倾斜方向DR1设置，且ESD保护电路中的六个ESD保护单元沿着第二倾斜方向DR2和第一倾斜方向DR1呈阵列排布为例，六条静电放电保护线Signal与该ESD保护电路连接，六条静电放电保护线Signal中的四条静电放电保护线Signal的间隙走线部分SL可以设置于相邻两个ESD保护单元30之间的间隙，其中，两条静电放电保护线Signal的间隙走线部分SL可以同时经过靠近GOA单元50一侧的相邻两个ESD保护单元30之间的间隙。如此，通过ESD保护电路划分为多个ESD保护单元以及将ESD保护单元灵活地倾斜设置，设置静电放电保护线Signal从相邻两个静电放电保护单元之间的间隙进行走线以及根据ESD保护单元的倾斜方向设置静电放电保护线Signal的间隙走线部分SL的倾斜方向，可以实现走线布局优化，更为合理地利用布图空间。
在一种示例性实施例中，如图15所示，静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条，可以包括：第一走线L1和第二走线L2，第一走线L1与ESD保护单元的晶体管的第一极和第二极同层设置，第二走线与ESD保护单元的晶体管的栅极同层设置。
在一种示例性实施例中，第一走线L1可以包括：直线和折线中的至少一种。例如，第一电压信号线VGH的第一走线L1可以包括：沿第二倾斜方向DR2延伸的直线段或折线段。例如，第一电压信号线VGH的第一走线L1可以包括：沿第一倾斜方向DR1延伸的直线段或折线段。例如，第二电压信号线VGL的第一走线L1可以包括：沿第二倾斜方向DR2延伸的直线段。例如，第二电压信号线VGL的第一走线L1可以包括：沿第一倾斜方向DR1延伸的直线段。例如，静电放电保护线Signal的第一走线L1可以包括：沿第一倾斜方向DR1延伸的折线段。
在一种示例性实施例中，第二走线L2可以包括：直线和折线中的至少一种。例如，静电放电保护线Signal中的第二走线L2至少可以包括：沿第一倾斜方向DR1延伸的直线段或折线段。例如，静电放电保护线Signal中的第二走线L2至少可以包括：沿第一方向X延伸的直线段或折线段。
在一种示例性实施例中，静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条，还可以包括：第三走线L3，第三走 线L3所在膜层位于第一走线L1所在膜层和第二走线L2所在膜层之间。例如，
在一种示例性实施例中，第三走线L3可以包括：直线和折线中的至少一种。例如，静电放电保护线Signal的第三走线L3可以包括：沿第一方向X延伸的走线部分和沿第三倾斜方向DR3延伸的走线部分。第三倾斜方向与第一方向X之间具有第二预设夹角。例如，第二预设夹角与第一预设夹角可以不同。
在一种示例性实施例中，折线可以包括以下第一折线、第二折线和第三折线中的至少一种。例如，第一折线可以包括：依次连接的沿第一倾斜方向DR1延伸的第一子线和沿第一方向X延伸的第二子线。例如，第二折线可以包括：依次连接的沿第二倾斜方向延伸的第三子线、沿第一倾斜方向DR1延伸的第四子线和沿第一方向X延伸的第五子线。例如，第三折线可以包括：依次连接的沿第一倾斜方向DR1延伸的第六子线和沿第二方向Y延伸的第七子线，第二方向Y为显示区域中数据信号线的延伸方向。例如，第四折线可以包括：沿第一方向X延伸的第八子线和沿第三倾斜方向DR3延伸的第九子线，第三倾斜方向DR1与第一方向X之间具有第二预设夹角。例如，第二预设夹角与第一预设夹角可以不同。当然，还可以为其它折线，这里，本公开实施例对此不做限定。此外，第二预设夹角的度数与显示区域的角部区域的外轮廓的形状相关，因此，可根据显示区域的外轮廓的倒圆角的弧度进行设置，只要能够实现合理利用布线空间，避免挤占其它走线的布线空间即可。
当然，静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL三者的线形和膜层除了以上所列出的示例性实施方式之外，还可以为其它合理利用布线空间的实施方式。例如，以LTPO显示产品为例，除了将ESD保护电路拆分为多个ESD保护单元之外，还可以使用第一栅金属层、第二栅金属(Gate2)层、第三栅金属(Gate3)层等多层金属层交替走线，实现增加第一电源线VSS的布线空间。这里，本公开实施例对此不做限定。
如图15所示，通过将ESD保护电路划分为多个ESD保护单元30，将至少一个ESD保护单元沿第一倾斜方向DR1倾斜设置，并将多个ESD保护 单元沿第二倾斜方向DR2依次设置，相比于将图2中将ESD保护电路整体沿第一方向X平行设置，可以减小ESD保护电路在第一方向X上所占用的布线空间，可以减少ESD保护电路所占用的布线空间，又可以节省ESD保护单元与GOA单元之间连接线所占用的布线空间，并且减小ESD保护单元30在第二方向Y上所占用的布线空间，可以避免挤占第一电源线VSS的布线空间，从而，可以避免第一电源线VSS的线宽变窄。
如图15所示，除了ESD保护单元30沿第一倾斜方向DR1倾斜设置之外，还可以设置最后一级的GOA单元所连接的时钟信号线(即静电放电保护线Signal)的延伸方向与第一倾斜方向DR1相同或近似相同，或者设置最后一级的GOA单元50的延伸方向与第二倾斜方向DR2相同或近似相同，这样，可以使得ESD保护电路整体的延伸方向与最后一级GOA单元的延伸方向近似或相同，使得ESD保护电路整体与最后一级GOA单元平行。如此，可以减小GOA单元50中最后一级的GOA单元在第一方向X和与第一方向X垂直的第二方向Y上所占用的布线空间，从而，能够减少GOA单元的布线空间，可以更为有效地节省GOA单元与ESD保护单元之间连接线所占用的布线空间，可以避免侵占其它走线空间，能够有效提升产品均一性和良率。
由上述内容可知，相比于一些技术中采用图2所示的排布方式，本公开示例性实施例采用图8所示的排布方式，通过将ESD保护电路划分为多个ESD保护单元，并设置ESD保护单元沿第一倾斜方向DR1倾斜设置，可以使得ESD保护电路整体与最后一级GOA单元平行，可以实现将图2所示的空白区域加以利用。而且，由于将ESD保护单元划分为多个ESD保护单元，可以使得GOA单元的时钟信号线的走线选择最合适的位置进行走线以达到空间利用最大化，例如，GOA单元连接的时钟信号线的走线可以选择性地从ESD保护单元之间的间隔区域走过，可以优化走线布局。如此，图8所示的排布方式，可以使得第一电源线VSS的局部区域Q2的线宽增大约20％至30％，从而，能够降低第一电源线VSS的电流密度，降低第一电源线VSS灼伤风险，实现提升产品的均一性和良率。
下面通过显示基板中ESD保护单元的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆 光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。
在一种示例性实施例中，在垂直于显示基板平面的方向上，显示基板可以包括：设置在基底上的第一绝缘层、设置在第一绝缘层的远离基底一侧的的半导体层、设置在半导体层的远离基底一侧的第二绝缘层、设置在第二绝缘层的远离基底一侧的第一导电层、设置在第一导电层远离基底一侧的第三绝缘层、设置在第三绝缘层的远离基底一侧的第二导电层、设置在第二导电层的远离基底一侧的第三导电层。
在一种示例性实施例中，半导体层可以包括：ESD保护单元30中多个晶体管的有源层。
在一种示例性实施例中，第一导电层可以包括：ESD保护单元30中多个晶体管的栅极。例如，第一导电层还可以包括：静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中至少一条所包括的第二走线L2。
在一种示例性实施例中，第二导电层还可以包括：辅助电极70。例如，第二导电层还可以包括：静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条所包括的第三走线L3。
在一种示例性实施例中，第三导电层可以包括：ESD保护单元30中多个晶体管的第一极、ESD保护单元30中多个晶体管的第二极。例如，第三导电层还可以包括：第一电源线VSS以及静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条所包括的第一走线L1。
在一种示例性实施例中，第二绝缘层、第三绝缘层和第四绝缘层上开设有多个过孔，多个过孔包括：第一部分过孔，第二部分过孔、和第三部分过孔，其中，第一部分过孔暴露出有源层，以使ESD保护单元30中多个晶体管的第一极、第二极分别通过过孔与有源层连接；第一部分过孔暴露出ESD保护单元30中多个晶体管的栅电极，以使ESD保护单元30中多个晶体管的第二极通过过孔与栅电极连接；第三部分过孔暴露出静电放电保护线Signal中的第二走线L2，以使ESD保护单元与静电放电保护线Signal连接。
图17至图19B为图8所示的显示基板的制备过程的示意图，图17至图19B是以显示基板的六个ESD保护单元的版图结构为例进行示意的，下面以图14所示ESD保护单元的结构以及图15所述的显示基板的角部区域的结构作参考，结合图17至图19B，对本公开示例性实施例中提供的显示基板进行说明。
在一种示例性实施例中，显示基板的制备过程可以包括如下操作：
(1)在基底上形成半导体层图案。
在一种示例性实施例中，在基底上形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖整个基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图17所示。
在一种示例性实施例中，第一绝缘层可以称为缓冲(Buffer)层，半导体层可以称为有源(Active，ACT)层。
在一种示例性实施例中，如图17所示，半导体层可以包括：ESD保护单元的多个晶体管的有源层，例如，第一晶体管M1的第一有源层61、第二晶体管M2的第二有源层71、第三晶体管M3的第三有源层81和第四晶体管M4的第四有源层91。
在一种示例性实施例中，如图17所示，第一有源层61、第二有源层71、第三有源层81和第四有源层91的形状可以为沿第一倾斜方向DR1延伸的长条状。如此，第一倾斜方向DR1与第一方向X之间具有第一预设夹角，第一预设夹角可以约为10°至80°，第一方向X为显示区域中扫描信号线的 延伸方向。
在一种示例性实施例中，如图17所示，第一有源层61、第二有源层71、第三有源层81和第四有源层91可以沿着第一倾斜方向DR1依次设置，在第二倾斜方向DR2上平齐。如此，可以使得ESD单元沿第一倾斜方向DR1倾斜排布。
在一种示例性实施例中，如图17所示，ESD保护单元的多个晶体管的有源层(例如，第一有源层61至第四有源层91)可以为相互连接的一体结构。
在一种示例性实施例中，每个晶体管的有源层可以包括：至少一个沟道区、以及位于沟道区两侧的第一区和第二区。例如，沟道区可以不掺杂杂质，并具有半导体特性。第一区和第二区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
在一种示例性实施例中，如图17所示，第一有源层61的第一区和第四有源层91的第二区可以单独设置。第一有源层61的第二区可以同时作为第二有源层71的第一区，第二有源层71的第二区可以同时作为第三有源层81的第一区，第三有源层81的第二区可以同时作为第四有源层91的第一区。
在一种示例性实施例中，半导体层可以采用金属氧化物材料制成。例如，金属氧化物材料可以包括但不限于：包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等。例如，半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料制成，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。例如，半导体层可以是单层、双层或者多层等。这里，本公开实施例对此不做限定。
在一种示例性实施例中，第一绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层 或复合层。
(2)形成第一导电层图案。
在一种示例性实施例中，形成第一导电层图案可以包括：在形成前述图案的基底上依次沉积第二绝缘薄膜和第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层，如图18A和图18B所示，图18B为图18A中第一导电层的平面示意图。
在一种示例性实施例中，第二绝缘层可以称为栅极绝缘(GI)层，第一导电层可以称为第一栅金属(Gate1)层。
在一种示例性实施例中，如图18A和图18B所示，第一导电层可以包括：静电放电保护线Signal、以及ESD保护单元的多个晶体管的栅极，例如，第一栅电极62、第二栅电极72、第三栅电极82和第四栅电极92。
在一种示例性实施例中，第一栅电极62作为第一晶体管M1的栅极，第一栅电极62在基底上的正投影与第一有源层61在基底上的正投影存在交叠区域。第二栅电极72作为第二晶体管M2的栅极，第二栅电极72在基底上的正投影与第二有源层71在基底上的正投影存在交叠区域。第三栅电极82作为第三晶体管M3的栅极，第三栅电极82在基底上的正投影与第一有源层81在基底上的正投影存在交叠区域。第四栅电极92作为第四晶体管M4的栅极，第四栅电极92在基底上的正投影与第一有源层91在基底上的正投影存在交叠区域。
在一种示例性实施例中，第一栅电极62、第二栅电极72、第三栅电极82和第四栅电极92可以沿着第一倾斜方向DR1依次间隔设置，并且在第二倾斜方向DR2上平齐。
在一种示例性实施例中，第一栅电极62、第二栅电极72、第三栅电极82和第四栅电极92可以为沿着第二倾斜方向延伸的长条状。
在一种示例性实施例中，静电放电保护线Signal可以为沿着第一倾斜方向DR1延伸的长条状，作为静电放电保护线Signal的间隙走线部分SL。间隙走线部分SL可以设置于相邻两个ESD保护单元的多个晶体管的栅极之间。 多个间隙走线部分SL可以相平行。
在一种示例性实施例中，第二绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。
在一种示例性实施例中，第一导电层可以采用金属材料形成。例如，金属材料可以包括但不限于：银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或者上述列出的金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)等。例如，第二导电层可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。
(3)形成第二导电层图案。
在一种示例性实施例中，形成第二导电层图案可以包括：在形成前述图案的基底上依次沉积第三绝缘薄膜和第二金属薄膜，通过图案化工艺对第二金属薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层，如图9和图10所示。
在一种示例性实施例中，第三绝缘层可以称为层间介质(ILD)层，第二导电层可以称为第二栅金属(Gate2)层。
在一种示例性实施例中，如图15所示，第二导电层可以包括：辅助电极70。
在一种示例性实施例中，如图15所示，第二导电层还可以包括：静电放电保护线Signal、第一电压信号线VGH和第二电压信号线VGL中的至少一条所包括的第三走线L3。
(4)形成第三导电层图案。
在一种示例性实施例中，形成第三导电层图案可以包括：在形成前述图案的基底上依次沉积第四绝缘薄膜和第三金属薄膜，通过图案化工艺对第三金属薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，以及设置在第四绝缘层上的第三导电层，如图19A和图19B所示，图19B为图19A中第三导电层的平面示意图。
在一种示例性实施例中，第四绝缘层可以称为层间介质(ILD)层，第 三导电层可以称为第一源漏金属(SD1)层。
在一种示例性实施例中，第四绝缘层可以包括多个过孔。
在一种示例性实施例中，第三导电层可以包括：第一电压信号线VGH、第二电压信号线VGL、第一连接电极63、第二连接电极73、第三连接电极83和第四连接电极93。如图9和图10所示，第三导电层还可以包括：电源线40。
在一种示例性实施例中，第二电压信号线VGL的形状可以为沿第二倾斜方向延伸的长条状。第二电压信号线VGL在基底上的正投影与第一有源层61的第一区在基底上的正投影存在交叠区域。第二电压信号线VGL通过通过过孔与第一有源层61的第一区连接。第二电压信号线VGL可以同时作为第一晶体管M1的第一极，
在一种示例性实施例中，第一连接电极63可以同时作为第一晶体管M1的第二极和第二晶体管M2的第一极。第一连接电极63的形状可以为“L”型，第一连接电极63的一端通过过孔与第一有源层61的第二区连接，第一连接电极63的另一端通过过孔与第一栅电极62连接，以实现第一晶体管M1的栅极与第一晶体管M1的第二极连接。
在一种示例性实施例中，第二连接电极73可以同时作为第二晶体管M2的第二极和第三晶体管M3的第一极。第二连接电极73的形状可以为“L”型。第二连接电极73在基底上的正投影与第二栅电极72、第二有源层71的第二区、第三有源层81的第一区和静电放电保护线Signal在基底上的正投影均存在交叠。第二连接电极73的第一端通过过孔与第二栅电极72连接，第二连接电极73的第二端通过过孔与静电放电保护线Signal连接，第二连接电极73的中间部分通过过孔与第二有源层71的第二区和第三有源层81的第一区连接，可以实现第二晶体管M2的栅极、第二晶体管M2的第二极、第三晶体管M3的第一极与静电放电保护线Signal连接。
在一种示例性实施例中，第三连接电极83可以同时作为第三晶体管M3的第二极和第四晶体管M4的第一极。第三连接电极83的形状可以为“L”型。第三连接电极83的一端与第三有源层81的第二区和第四有源层91的第一区连接，第三连接电极83的另一端与第三栅电极82连接，以实现第三晶 体管M3的第二极、第三晶体管M3的栅极、以及第四晶体管M4的第一极连接。
在一种示例性实施例中，第四连接电极93作为第四晶体管M4的第二极。第四连接电极93的形状可以为“L”型。第四连接电极93的一端与第四有源层91的第二区连接，第四连接电极93的另一端与第四栅电极92连接，以实现第四晶体管M4的栅极以及第四晶体管M4的第二极连接。
在一种示例性实施例中，第四连接电极93与第一电压信号线VGH可以为相互连接的一体结构，可以实现第四晶体管M4的栅极、第四晶体管M4的第二极与第一电压信号线VGH连接。
在一种示例性实施例中，第三导电层可以采用金属材料形成。例如，金属材料可以包括但不限于：银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或者上述列出的金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)等。第三导电层可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。
至此，便完成了制备ESD保护单元的过程。
如此，本公开示例性实施例中，通过将ESD保护电路划分为多个ESD保护单元，并将ESD保护单元30中的四个晶体管沿第一倾斜方向DR1倾斜设置，使得ESD保护单元沿第一倾斜方向DR1倾斜设置，这样，相比于将ESD保护电路整体沿第一方向X水平设置，可以实现合理利用走线空闲，避免挤占其它走线的布线空间，实现提升显示产品的均一性和良率。这里，第一预设夹角的度数与显示区域的角部区域的外轮廓的形状或者电源线位于角部区域中的走线部分的内轮廓的形状相关，因此，可根据显示区域的外轮廓的倒圆角的弧度进行设置，只要能够实现合理利用走线空间，避免挤占其它走线的布线空间即可。
本公开实施例还提供了一种显示装置。显示装置可以包括：上述一个或多个示例性实施例中的显示基板。
在一种示例性实施例中，显示装置可以包括但不限于：薄膜晶体管液晶 显示(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)显示装置或者有源矩阵有机发光二极管(Active Matrix Organic Light Emitting Diode，AMOLED)显示装置等。这里，本公开实施例对此不不做限定。
在一种示例性实施例中，显示装置可以包括但不限于为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或者导航仪等任何具有显示功能的产品或部件。这里，本公开实施例对此不不做限定。
以上显示装置实施例的描述，与上述显示基板实施例的描述是类似的，具有同显示基板实施例相似的有益效果。对于本公开显示装置实施例中未披露的技术细节，本领域的技术人员请参照本公开显示基板实施例中的描述而理解，这里不再赘述。
虽然本公开所揭露的实施方式如上，但上述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (20)
- 一种显示基板，包括：显示区域和位于所述显示区域周边的非显示区域，所述非显示区域包括：复合电路区和位于复合电路区的远离所述显示区域一侧的第一走线区；所述复合电路区包括：静电放电保护电路，所述静电放电保护电路包括：多个静电放电保护单元，所述多个静电放电保护单元中的至少一个静电放电保护单元沿第一倾斜方向延伸，所述第一倾斜方向与第一方向之间具有第一预设夹角，所述第一预设夹角大于0°且小于90°，所述第一方向为所述显示区域中扫描信号线的延伸方向；所述第一走线区包括：电源线和至少一个辅助电极，所述至少一个辅助电极在显示基板平面的正投影与所述电源线在显示基板平面的正投影存在交叠，且所述至少一个辅助电极与所述电源线连接。
- 根据权利要求1所述的显示基板，其中，所述非显示区域包括：第一电压信号线、第二电压信号线和静电放电保护线，每一个静电放电保护单元包括：串联的至少两个晶体管，每一个晶体管的第一极与栅极连接，所述第一电压信号线与位于静电放电保护单元一端的一个晶体管连接，所述第二电压信号线与位于静电放电保护单元另一端的另一个晶体管连接，所述静电放电保护线与位于所述一个晶体管与所述另一个晶体管之间的任意一个连接节点连接，所述静电放电保护单元被配置为释放静电放电保护线上聚集的静电电荷。
- 根据权利要求1所述的显示基板，其中，所述非显示区域还包括：位于所述第一走线区的远离所述显示区域一侧的第二走线区，所述非显示区域还包括：多条裂纹检测线，所述裂纹检测线被配置为检测裂纹，所述裂纹检测线包括：依次连接的位于所述复合电路区的检测线连接线、位于所述第一走线区的检测线引线和位于所述第二走线区的检测线延伸线。
- 根据权利要求3所述的显示基板，其中，所述辅助电极包括：多个子辅助电极，所述多个子辅助电极沿着所述电源线的延伸方向依次连续设置，且所述多个子辅助电极均设置于所述检测线引线的一侧。
- 根据权利要求3所述的显示基板，其中，所述辅助电极包括：多个子辅助电极，所述多个子辅助电极沿着电源线的延伸方向依次间隔设置，所述多个子辅助电极包括：第一子辅助电极、第二子辅助电极和第三子辅助电极中的至少一种，第一子辅助电极设置于所述检测线引线的第一方向的反方向一侧，第二子辅助电极设置于所述检测线引线之间，第三子辅助电极设置于所述检测线引线的第一方向的一侧。
- 根据权利要求3所述的显示基板，其中，所述电源线位于所述第一走线区，所述检测线引线的延伸方向与所述电源线的延伸方向交叉，所述辅助电极所在膜层、所述检测线引线所在膜层以及所述电源线所在膜层位于不同的膜层。
- 根据权利要求6所述的显示基板，其中，所述辅助电极可以包括：第一类辅助电极和第二类辅助电极中的至少一种，在垂直于显示基板平面的方向上，第一类辅助电极所在膜层位于所述检测线引线所在膜层与所述电源线所在膜层之间，第二类辅助电极所在膜层位于所述电源线的远离所述检测线引线所在膜层的一侧。
- 根据权利要求7所述的显示基板，其中，所述检测线引线在显示基板平面的正投影与所述第一类辅助电极在显示基板平面的正投影没有交叠，所述检测线引线在显示基板平面的正投影与所述第二类辅助电极在显示基板平面的正投影存在交叠。
- 根据权利要求7所述的显示基板，其中，在垂直于显示基板平面的方向上，所述显示基板包括：在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述半导体层包括：所述至少两个晶体管的有源层，所述第一导电层包括：所述至少两个晶体管的栅极、以及所述检测线引线，所述第二导电层包括：所述第一类辅助电极；所述第三导电层包括：所述至少两个晶体管的第一极、所述至少两个晶体管的第二极、以及所述电源线。
- 根据权利要求9所述的显示基板，其中，所述显示基板还包括：设置于所述第三导电层的远离所述基底一侧的第四导电层，所述第四导电层包括：所述第二类辅助电极。
- 根据权利要求1至10任一项所述的显示基板，其中，所述非显示区域包括：在第二方向上相对设置的第一边框区域和第二边框区域，在第一方向上相对设置的第三边框区域和第四边框区域，连接第一边框区域和第三边框区域的第一角部区域，连接第一边框区域和第四边框区域的第二角部区域，连接第二边框区域和第三边框区域的第三角部区域，以及连接第二边框区域和第四边框区域的第四角部区域，所述第一角部区域至第四角部区域中的至少一个为弧形的角部区域，所述静电放电保护单元和所述辅助电极位于所述弧形的角部区域，所述第二方向为所述显示区域中数据信号线的延伸方向。
- 根据权利要求1至10任一项所述的显示基板，其中，所述至少一个静电放电保护单元沿第一倾斜方向延伸包括：所述至少一个静电放电保护单元中的所述至少两个晶体管沿第一倾斜方向依次设置。
- 根据权利要求1至10任一项所述的显示基板，其中，所述多个静电放电保护单元沿第二倾斜方向依次设置，或者，所述多个静电放电保护单元沿所述第一倾斜方向和所述第二倾斜方向呈阵列排布，所述第二倾斜方向与所述第一倾斜方向交叉。
- 根据权利要求2至10任一项所述的显示基板，其中，至少一条所述静电放电保护线包括：设置于相邻两个静电放电保护单元之间的间隙走线部分。
- 根据权利要求14所述的显示基板，其中，所述间隙走线部分的延伸方向与所述相邻两个静电放电保护单元中至少一个的倾斜方向平行。
- 根据权利要求2至10任一项所述的显示基板，其中，所述静电放电保护线、第一电压信号线和第二电压信号线中的至少一条，包括：第一走线和第二走线，所述第一走线与静电放电保护单元中的晶体管的第一极和第二极同层设置，所述第二走线与静电放电保护单元中的晶体管的栅极同层设置。
- 根据权利要求16所述的显示基板，其中，所述静电放电保护线、第一电压信号线和第二电压信号线中的至少一条，还包括：第三走线，所述第 三走线所在膜层位于所述第一走线所在膜层和所述第二走线所在膜层之间。
- 根据权利要求2至10任一项所述的显示基板，其中，所述第一走线区还包括：阵列基板栅极驱动电路，所述阵列基板栅极驱动电路包括：多个阵列基板栅极驱动单元，所述多个阵列基板栅极驱动单元中的至少一个阵列基板栅极驱动单元与所述静电放电保护线连接。
- 根据权利要求1至10任一项所述的显示基板，其中，所述至少一个辅助电极与所述电源线连接，包括：所述至少一个辅助电极通过过孔与所述电源线连接，或者，所述至少一个辅助电极与所述电源线直接搭接。
- 一种显示装置，包括：如权利要求1至19任一项所述的显示基板。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2022/102496 WO2024000309A1 (zh) | 2022-06-29 | 2022-06-29 | 显示基板及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117652027A true CN117652027A (zh) | 2024-03-05 |
Family
ID=89383474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280002034.7A Pending CN117652027A (zh) | 2022-06-29 | 2022-06-29 | 显示基板及显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117652027A (zh) |
| WO (1) | WO2024000309A1 (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783842B (zh) * | 2017-01-04 | 2019-05-17 | 京东方科技集团股份有限公司 | 一种静电保护电路、阵列基板、显示面板及显示装置 |
| KR102369730B1 (ko) * | 2017-08-31 | 2022-03-02 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR20200081628A (ko) * | 2018-12-27 | 2020-07-08 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| US11417257B2 (en) * | 2019-12-26 | 2022-08-16 | Lg Display Co., Ltd. | Display device |
| CN111599847B (zh) * | 2020-05-29 | 2023-06-30 | 京东方科技集团股份有限公司 | 显示面板及其制造方法、显示装置 |
| CN111681554B (zh) * | 2020-06-30 | 2022-03-25 | 上海中航光电子有限公司 | 显示面板及显示装置 |
| CN111863916B (zh) * | 2020-07-29 | 2022-08-02 | 京东方科技集团股份有限公司 | 静电保护电路、显示基板和显示装置 |
-
2022
- 2022-06-29 CN CN202280002034.7A patent/CN117652027A/zh active Pending
- 2022-06-29 WO PCT/CN2022/102496 patent/WO2024000309A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024000309A1 (zh) | 2024-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11380713B2 (en) | Array substrate and manufacturing method thereof, display panel | |
| US9691793B2 (en) | Array substrate and display panel | |
| US9214479B2 (en) | Light emitting diode display panel | |
| CN114784082B (zh) | 显示基板和显示装置 | |
| CN115004376B (zh) | 显示基板及显示装置 | |
| CN117156907A (zh) | 显示基板和显示装置 | |
| CN114730538A (zh) | 显示基板及其制备方法、显示装置 | |
| CN116981295A (zh) | 显示基板和显示装置 | |
| WO2022160492A1 (zh) | 显示基板及其制备方法、显示装置 | |
| CN115394201B (zh) | 显示面板和显示装置 | |
| CN116056504A (zh) | 显示基板及其制备方法、显示装置 | |
| EP4203053A1 (en) | Display substrate and preparation method therefor, and display apparatus | |
| WO2023004763A1 (zh) | 显示基板及其制备方法、显示装置 | |
| CN117652027A (zh) | 显示基板及显示装置 | |
| CN114447068A (zh) | 显示基板及其制备方法、显示装置 | |
| WO2023159516A1 (zh) | 显示基板及显示装置 | |
| KR102118460B1 (ko) | 디스플레이장치 및 그의 제조방법 | |
| CN111208685B (zh) | 阵列基板和显示装置 | |
| US20230180521A1 (en) | Display Substrate, Preparation Method thereof, and Display Apparatus | |
| WO2024060082A1 (zh) | 显示基板及其制备方法、显示装置 | |
| WO2023159511A1 (zh) | 显示基板及其制备方法、显示装置 | |
| US20240172522A1 (en) | Display substrate and preparation method therefor, and display apparatus | |
| WO2024021002A1 (zh) | 显示基板及其制备方法、显示装置 | |
| WO2022252094A1 (zh) | 显示基板及其制作方法、显示装置 | |
| WO2022222022A1 (zh) | 显示面板及其制备方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |