CN117595858A - 传输门电路、反相器电路和包括其的栅极驱动电路 - Google Patents

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Abstract

提供了传输门电路、反相器电路和包括其的栅极驱动电路。栅极驱动电路包括连接在下拉晶体管的第一栅极与控制节点之间的电容器、以及连接在控制节点与接地端子之间并且具有与接地端子连接的栅极的控制晶体管。

Description

传输门电路、反相器电路和包括其的栅极驱动电路
相关申请的交叉引用
本申请基于并且要求于2022年8月12日提交到韩国知识产权局的第10-2022-0101585号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用以其整体并入本文。
技术领域
一个或多个实施方式涉及传输门电路、反相器电路和包括其的用于显示装置的栅极驱动电路。
背景技术
通常，显示装置包括包含多个像素的像素部分、栅极驱动电路、数据驱动电路和控制器。栅极驱动电路包括连接到栅极线的级，并且这些级响应于来自控制器的信号向与其连接的栅极线供给栅极信号。
发明内容
一个或多个实施方式包括配置成稳定地输出栅极信号的栅极驱动电路。一个或多个实施方式所要解决的技术问题不限于上述的技术问题，并且本领域的普通技术人员将从本描述中清楚地理解本文中未描述的其它技术问题。
附加的方面将在下面的描述中部分地阐述，并且部分地将通过本描述而明显，或者可通过实践本公开的所呈现的实施方式而习得。
根据一个或多个实施方式，栅极驱动电路包括多个级。多个级中的每个包括信号传输单元、第一反相器和第二反相器。信号传输单元连接在起始信号配置成施加到其上的输入端子与第一节点之间，并且配置成根据时钟信号向第一节点传输起始信号。第一反相器配置成根据第一节点的电压电平来控制第二节点的电压电平。第二反相器配置成根据第二节点的电压电平来输出第一电压电平的第一电压或第二电压电平的第二电压的输出信号。第二反相器包括第一上拉晶体管、第一下拉晶体管、第一电容器和第一控制晶体管。第一上拉晶体管连接在配置成供给第一电压的第一电压输入端子与输出端子之间，并且包括与第二节点连接的栅极。第一下拉晶体管连接在配置成供给第二电压的第二电压输入端子与输出端子之间，并且包括与第二节点连接的第一栅极和与第一控制节点连接的第二栅极。第一电容器连接在第一下拉晶体管的第一栅极与第一控制节点之间。第一控制晶体管连接在第一控制节点与接地端子之间并且包括与接地端子连接的栅极。
在实施方式中，第一下拉晶体管可为N沟道氧化物晶体管。
在实施方式中，第一下拉晶体管的第一栅极可为半导体层上方的顶栅，并且第一下拉晶体管的第二栅极可为半导体层下方的底栅。
在实施方式中，第一反相器可包括第二上拉晶体管、第二下拉晶体管、第二电容器和第二控制晶体管。第二上拉晶体管连接在第一电压输入端子与第二节点之间并且包括与第一节点连接的栅极。第二下拉晶体管连接在第二电压输入端子与第二节点之间并且包括与第一节点连接的第一栅极和与第二控制节点连接的第二栅极。第二电容器连接在第二下拉晶体管的第一栅极与第二控制节点之间。第二控制晶体管连接在第二控制节点与接地端子之间并且包括与接地端子连接的栅极。
在实施方式中，第二下拉晶体管可为N沟道氧化物晶体管。
在实施方式中，第二下拉晶体管的第一栅极可为半导体层上方的顶栅，并且第二下拉晶体管的第二栅极可为半导体层下方的底栅。
在实施方式中，信号传输单元可包括第一晶体管、第二晶体管、第三电容器和第三控制晶体管。第一晶体管连接在输入端子与第一节点之间并且包括与第二时钟端子连接的栅极。第二晶体管连接在输入端子与第一节点之间并且包括与第一时钟端子连接的第一栅极和与第三控制节点连接的第二栅极。第三电容器连接在第二晶体管的第一栅极与第三控制节点之间。第三控制晶体管连接在第三控制节点与接地端子之间并且包括与接地端子连接的栅极。
在实施方式中，配置成施加到第二时钟端子的第二时钟信号可为配置成施加到第一时钟端子的第一时钟信号的反相信号。
在实施方式中，第二晶体管可为N沟道氧化物晶体管。
在实施方式中，第二晶体管的第一栅极可为半导体层上方的顶栅，并且第二晶体管的第二栅极可为半导体层下方的底栅。
在实施方式中，栅极驱动电路还可包括连接在第一节点与第三电压供给端子之间的第四电容器。
在实施方式中，第三电压供给端子可为接地端子。
在实施方式中，第三电压供给端子可配置成接收第一电压或第二电压。
在实施方式中，第一上拉晶体管可包括并联连接在第一电压输入端子与输出端子之间的多个子晶体管。
在实施方式中，起始信号可为配置成从前一级输出的输出信号。
根据一个或多个实施方式，传输门电路包括第一晶体管、第二晶体管、电容器和第三晶体管。第一晶体管连接在输入端子与输出端子之间并且包括与第二时钟端子连接的栅极。第二晶体管连接在输入端子与输出端子之间并且包括与第一时钟端子连接的第一栅极和与控制节点连接的第二栅极。电容器连接在第二晶体管的第一栅极与控制节点之间。第三晶体管连接在控制节点与接地端子之间并且包括与接地端子连接的栅极。
在实施方式中，配置成施加到第二时钟端子的第二时钟信号可为配置成施加到第一时钟端子的第一时钟信号的反相信号。
在实施方式中，第二晶体管可为N沟道氧化物晶体管。
根据一个或多个实施方式，反相器电路包括第一晶体管、第二晶体管、电容器和第三晶体管。第一晶体管连接在第一电压电平的第一电压配置成施加到其上的第一电压输入端子与输出端子之间，并且包括与输入端子连接的栅极。第二晶体管连接在第二电压电平的第二电压配置成施加到其上的第二电压输入端子与输出端子之间，并且包括与输入端子连接的第一栅极和与控制节点连接的第二栅极。电容器连接在第二晶体管的第一栅极与控制节点之间。第三晶体管连接在控制节点与接地端子之间并且包括与接地端子连接的栅极。
在实施方式中，第二晶体管可为N沟道氧化物晶体管。
根据一个或多个实施方式，栅极驱动电路包括传输电路和反相器电路。传输电路配置成接收时钟信号和反相时钟信号并且将输入信号传输到第一节点。反相器电路配置成接收第一基准电压和第二基准电压，并且将第一节点的电压的电压电平反相并且输出。传输电路和反相器电路中的每个包括P沟道晶体管和N沟道晶体管。
在实施方式中，传输电路可包括第一晶体管、第二晶体管、第一电容器和第一控制晶体管。第一晶体管连接在输入端子与第一节点之间，并且包括与反相时钟信号配置成供给到其上的第二时钟端子连接的栅极。第二晶体管连接在输入端子与第一节点之间，并且包括与时钟信号配置成供给到其上的第一时钟端子连接的第一栅极和与第一控制节点连接的第二栅极。第一电容器连接在第二晶体管的第一栅极与第一控制节点之间。第一控制晶体管连接在第一控制节点与接地端子之间并且包括与接地端子连接的栅极。第二晶体管可为N沟道晶体管。
在实施方式中，反相器电路可包括第一反相器和第二反相器。第一反相器配置成将第一节点的电压的电压电平反相并且将反相电压电平的电压输出到第二节点。第二反相器配置成将第二节点的电压的电压电平反相并且将反相电压电平的电压输出到输出端子。
在实施方式中，第一反相器可包括第四晶体管、第五晶体管、第二电容器和第六晶体管。第四晶体管连接在配置成供给第一基准电压的第一电压输入端子与第二节点之间并且包括与第一节点连接的栅极。第五晶体管连接在配置成供给第二基准电压的第二电压输入端子与第二节点之间并且包括与第一节点连接的第一栅极和与第二控制节点连接的第二栅极。第二电容器连接在第五晶体管的第一栅极与第二控制节点之间。第六晶体管连接在第二控制节点与接地端子之间并且包括与接地端子连接的栅极。第五晶体管可为N沟道晶体管。
在实施方式中，第二反相器可包括第七晶体管、第八晶体管、第三电容器和第九晶体管。第七晶体管连接在配置成供给第一基准电压的第一电压输入端子与输出端子之间并且包括与第二节点连接的栅极。第八晶体管连接在配置成供给第二基准电压的第二电压输入端子与输出端子之间并且包括与第二节点连接的第一栅极和与第三控制节点连接的第二栅极。第三电容器连接在第八晶体管的第一栅极与第三控制节点之间。第九晶体管连接在第三控制节点与接地端子之间并且包括与接地端子连接的栅极。第八晶体管可为N沟道晶体管。
在实施方式中，栅极驱动电路还可包括连接在第一节点与第三电压供给端子之间的第四电容器。
附图说明
从结合附图的以下描述中，本公开的特定实施方式的上述和其它方面、特征和优点将更加明显。
图1是根据实施方式的信号发生电路。
图2是示出根据实施方式的反相器电路的图。
图3是示出图2的反相器电路的操作的时序图。
图4是示出根据实施方式的传输门电路的图。
图5是示出图4的传输门电路的操作的时序图。
图6是根据实施方式的显示装置的示意图。
图7A和图7B是示出根据实施方式的像素的等效电路图。
图8是根据实施方式的栅极驱动电路的示意图。
图9和图10是示出根据实施方式的栅极驱动电路的级的图。
图11是用于解释图10的级的驱动的波形图。
图12是示出根据实施方式的图10的级的图。
图13是根据实施方式的N沟道晶体管的示意性剖面图。
图14是示意性地示出图12的一部分的电路。
具体实施方式
现在将详细地参照其示例在附图中图示的实施方式，在附图中相同的附图标记始终指代相同的元件。在这方面，本实施方式可具有不同的形式，并且不应被解释为限于本文中所阐述的描述。相应地，下面通过参照图来仅描述实施方式以解释本描述的各个方面。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。在整个公开中，表述“a、b和c中的至少一个”指示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或者其变体。
由于本描述允许各种改变和许多实施方式，因此特定实施方式将在附图中图示并且在书面描述中进行描述。从结合附图对一个或多个实施方式进行的以下详细描述中，一个或多个实施方式的效果和特征以及实现它们的方法将变得明显。然而，本实施方式可具有不同的形式，并且不应被解释为限于本文中所阐述的描述。
虽然诸如“第一”和“第二”这种术语可用于描述各种元件，但是这种元件不应受上述术语的限制。上述术语仅用于将一个元件与另一元件区分开。
除非上下文另有明确指示，否则如本文中使用的单数形式“一(a)”、“一个(an)”和“该(the)”也旨在包括复数形式。
应理解，如本文中使用的术语“包含(include)”、“包括(comprise)”和“具有(have)”指定所述特征或元件的存在，但不排除一个或多个其它特征或元件的附加。
还应理解，当层、区或元件被称为在另一层、区或元件上时，它可直接或间接地在另一层、区或元件上。也就是说，例如，可存在居间层、区或元件。
为了解释的便利，附图中的元件的大小可被夸大或缩小。例如，由于附图中的元件的大小和厚度为了解释的便利而被任意地图示，因此下面的实施方式不限于此。
如本文中所使用的，表述“A和/或B”是指A、B、或者A和B。另外，表述“A和B中的至少一个”是指A、B、或者A和B。
如本文中所使用的，当提到X和Y连接时，其可包括X和Y电连接的情况、X和Y功能性连接的情况以及X和Y直接连接的情况。在这方面，X和Y可包括对象，例如，设备、装置、电路、布线、电极、端子、导电层、层和其它对象。因此，连接不限于预设的连接关系，例如，不限于在附图中图示或详细描述的连接关系，并且可包括未在附图中图示或详细描述的其它连接关系。
X和Y电连接的情况可包括，例如，实现X和Y的电连接的至少一个装置(例如，开关、晶体管、电容元件、电感器、电阻元件、二极管和其它器件)连接在X与Y之间的情况。
如本文中所使用的，与元件状态相关联地使用的“导通(ON)”可表示元件的激活状态，并且“关断(OFF)”可表示元件的停用状态。与由元件接收的信号相关联地使用的“导通(ON)”可表示使元件激活的信号，并且“关断(OFF)”可表示使元件停用的信号。元件可由高电平电压或低电平电压激活。例如，P型晶体管(P沟道晶体管)由低电平电压激活，并且N型晶体管(N沟道晶体管)由高电平电压激活。因此，应理解，P沟道晶体管和N沟道晶体管的“导通(ON)”电压是相反的，例如，低电压电平对高电压电平。在下文中，用于使晶体管激活(例如导通)的电压和电压电平分别称为导通电压和导通电压电平，并且用于使晶体管停用(例如关断)的电压和电压电平分别称为关断电压和关断电压电平。
在下面的实施方式中，取决于晶体管的类型(例如，P沟道或N沟道)和/或操作条件，晶体管的第一端子可为源极端子或漏极端子，并且第二端子可为与第一端子不同的端子。例如，当第一端子为源极端子时，第二端子可为漏极端子。在实施方式中，源极端子和漏极端子可以分别可互换地称为源电极和漏电极。
图1是根据实施方式的信号发生电路SC。
参照图1，根据实施方式的信号发生电路SC可包括其中栅极g与漏极d二极管连接(diode-connected)的P沟道晶体管TP和电容器C'。信号发生电路SC可配置成基于施加到电容器C'的一端的输入信号SIN来生成输出信号SOUT，并且在电容器C'的另一端与P沟道晶体管TP的源极s连接的节点处输出输出信号SOUT。
输入信号SIN可为其中第一电压电平的第一电压VGH和第二电压电平的第二电压VGL被重复的方波信号。输出信号SOUT可与输入信号SIN相比具有恒定的负偏移电压VOFF并且可具有与输入信号SIN相同的波形。当施加输入信号SIN时，由于电容器C'的电压耦合，该节点处的输出信号SOUT的最大值可为施加到P沟道晶体管TP的漏极d的电压VD与P沟道晶体管TP的阈值电压(VTP)之间的差(VD-VTP)。
图2是示出根据实施方式的反相器电路INV的图。图3是示出图2的反相器电路INV的操作的时序图。
参照图2，根据实施方式的反相器电路INV可包括输出单元12和节点控制器13。反相器电路INV可包括其上已应用了图1的信号发生电路SC的节点控制器13，并且节点控制器13可接收作为图1的电压VD的示例的接地电压。
反相器电路INV可包括至少一个晶体管。至少一个晶体管可包括N沟道晶体管和/或P沟道晶体管。例如，如图2中所示，反相器电路INV的第一晶体管T11和第三晶体管T13可各自为P沟道晶体管，并且反相器电路INV的第二晶体管T12可为N沟道晶体管。P沟道晶体管可为P沟道硅半导体晶体管。N沟道晶体管可为N沟道氧化物半导体晶体管。N沟道氧化物半导体晶体管可为包括作为布置在半导体上方的顶栅的第一栅极和作为布置在半导体下方的底栅的第二栅极的双栅极晶体管。
输出单元12可包括第一晶体管T11和第二晶体管T12。
第一晶体管T11可包括与其上施加有输入信号IN的输入端子In连接的栅极、与其上施加有第一电压VGH的第一电压输入端子V1连接的第一端子以及与用于输出输出信号OUT的输出端子Out连接的第二端子。第一晶体管T11可为配置成在导通时将高电平的第一电压VGH传输到输出端子Out的上拉晶体管。
第二晶体管T12可包括与输入端子In连接的第一栅极和与控制节点INL连接的第二栅极。第二晶体管T12可包括与输出端子Out连接的第一端子和与其上施加有第二电压VGL的第二电压输入端子V2连接的第二端子。第二晶体管T12可为配置成在导通时将低电平的第二电压VGL传输到输出端子Out的下拉晶体管。
节点控制器13可包括电容器C和第三晶体管T13。节点控制器13可基于输入信号IN来控制控制节点INL的电压。可根据控制节点INL的电压来控制施加到第二晶体管T12的第二栅极的电压，以控制第二晶体管T12的阈值电压。
电容器C可包括与输入端子In连接的第一电极和与控制节点INL连接的第二电极。
第三晶体管T13可包括与接地端子GND连接的栅极、与控制节点INL连接的第一端子以及与接地端子GND连接的第二端子。第三晶体管T13可以其中栅极和第二端子连接到接地端子GND的二极管连接方式连接到控制节点INL。
参照图3，输入信号IN可为其中第一电压电平的第一电压VGH和第二电压电平的第二电压VGL被重复的方波信号。第一电压电平可高于第二电压电平。例如，第一电压VGH可具有正值，并且第二电压VGL可具有负值。在实施方式中，第一电压VGH可为使N沟道晶体管可在其处导通的高电平导通电压，并且第二电压VGL可为使P沟道晶体管可在其处导通的低电平导通电压。
控制节点INL可具有节点电压VINL，该节点电压VINL具有通过电容器C和第三晶体管T13被添加到输入信号IN的负偏移电压VOFF。节点电压VINL可具有与输入信号IN相同的波形并且可具有比输入信号IN的电压电平更低的电压电平的值。节点电压VINL的最大值可为第三晶体管T13的阈值电压(Vth)的负值(-Vth)。
当输入信号IN处于第二电压电平时，第二电压VGL可施加到第一晶体管T11的栅极和第二晶体管T12的第一栅极，以使第一晶体管T11导通并且使第二晶体管T12关断。在这点上，施加到与控制节点INL连接的第二晶体管T12的第二栅极的节点电压VINL可为VGL+VOFF，其可具有比第二电压VGL低的电压电平。相应地，第二晶体管T12的阈值电压可增加，从而使第二晶体管T12稳定地关断。另外，第一电压VGH可通过导通的第一晶体管T11传输到输出端子Out，并且因此，第一电压VGH的输出信号OUT可从输出端子Out输出。
当输入信号IN处于第一电压电平时，第一电压VGH可施加到第一晶体管T11的栅极和第二晶体管T12的第一栅极，以使第一晶体管T11关断并且使第二晶体管T12导通。在这点上，施加到与控制节点INL连接的第二晶体管T12的第二栅极的节点电压VINL可为VGH+VOFF，其可具有比第一电压VGH低的电压电平并且可具有比第二电压VGL高的电压电平。在实施方式中，当输入信号IN处于第一电压电平时，节点电压VINL可为具有比第一电压VGH低的电压电平的正电压。相应地，第二晶体管T12的阈值电压可降低，从而使第二晶体管T12稳定地导通。第二电压VGL可通过导通的第二晶体管T12传输到输出端子Out，并且因此，第二电压VGL的输出信号OUT可从输出端子Out输出。
图4是示出根据实施方式的传输门电路TG的图。图5是示出图4的传输门电路TG的操作的时序图。
参照图4，根据实施方式的传输门电路TG可包括开关单元22和节点控制器23。传输门电路TG可包括其上应用了图1的信号发生电路SC的节点控制器23。
传输门电路TG可包括至少一个晶体管。至少一个晶体管可包括N沟道晶体管和/或P沟道晶体管。例如，如图4中所示，传输门电路TG的第一晶体管T21和第三晶体管T23可各自为P沟道晶体管。传输门电路TG的第二晶体管T22可为N沟道晶体管。P沟道晶体管可为P沟道硅半导体晶体管。N沟道晶体管可为N沟道氧化物半导体晶体管。N沟道氧化物半导体晶体管可为包括作为布置在半导体上方的顶栅的第一栅极和作为布置在半导体下方的底栅的第二栅极的双栅极晶体管。
开关单元22可包括第一晶体管T21和第二晶体管T22。第一晶体管T21和第二晶体管T22可并联连接在输入端子In与输出端子Out之间。开关单元22可因第一时钟信号CK和第二时钟信号CKB而将施加到输入端子In的输入信号IN传输到输出端子Out，或者可阻止传输。
第一晶体管T21可包括与其上施加有第二时钟信号CKB的第二时钟端子ck2连接的栅极、与其上施加有输入信号IN的输入端子In连接的第一端子以及与用于输出输出信号OUT的输出端子Out连接的第二端子。
第二晶体管T22可包括与其上施加有第一时钟信号CK的第一时钟端子ck1连接的第一栅极和与控制节点CKL连接的第二栅极。第二晶体管T22可包括与输入端子In连接的第一端子和与输出端子Out连接的第二端子。
节点控制器23可包括电容器C和第三晶体管T23。节点控制器23可基于第一时钟信号CK来控制控制节点CKL的电压。可根据控制节点CKL的电压来控制施加到第二晶体管T22的第二栅极的电压，以控制第二晶体管T22的阈值电压。
电容器C可包括与第一时钟端子ck1连接的第一电极和与控制节点CKL连接的第二电极。
第三晶体管T23可包括与接地端子GND连接的栅极、与控制节点CKL连接的第一端子以及与接地端子GND连接的第二端子。第三晶体管T23可以其中栅极和第二端子连接到接地端子GND的二极管连接方式连接到控制节点CKL。
参照图5，第一时钟信号CK和第二时钟信号CKB可各自为其中第一电压电平的第一电压VGH和第二电压电平的第二电压VGL被重复的方波信号。第一时钟信号CK和第二时钟信号CKB可为具有相同的波形和移位的相位的信号。例如，第二时钟信号CKB可为具有与第一时钟信号CK相同的波形并且相对于第一时钟信号CK具有180度的相位差(例如，1/2周期的相位差)的反相信号。
控制节点CKL可具有节点电压VCKL，该节点电压VCKL具有通过电容器C和第三晶体管T23被添加到第一时钟信号CK的负偏移电压VOFF。节点电压VCKL可具有与第一时钟信号CK相同的波形并且可具有比第一时钟信号CK低的电压电平。节点电压VCKL的最大值可为第三晶体管T23的阈值电压(Vth)的负值(-Vth)。
当第一时钟信号CK处于第一电压电平并且第二时钟信号CKB处于第二电压电平时，第二电压VGL可施加到第一晶体管T21的栅极以使第一晶体管T21导通，并且第一电压VGH可施加到第二晶体管T22的第一栅极以使第二晶体管T22导通。节点电压VCKL可为VGH+VOFF，其可为具有比第一电压VGH低的电压电平的正电压。相应地，第二晶体管T22的阈值电压可降低，从而使第二晶体管T22稳定地导通。
当第一时钟信号CK处于第二电压电平并且第二时钟信号CKB处于第一电压电平时，第一电压VGH可施加到第一晶体管T21的栅极以使第一晶体管T21关断，并且第二电压VGL可施加到第二晶体管T22的第一栅极以使第二晶体管T22关断。节点电压VCKL可为VGL+VOFF，其可具有比第二电压VGL低的电压电平。相应地，第二晶体管T22的阈值电压可增加，从而使第二晶体管T22稳定地关断。
图6是根据实施方式的显示装置10的示意图。
根据一个或多个实施方式的显示装置10可实现为电子装置，诸如智能电话、移动电话、智能表、导航装置、游戏机、电视(TV)、汽车主机(automotive head unit)、笔记本计算机、膝上型计算机、平板计算机、个人媒体播放器(PMP)、个人数字助理(PDA)等。另外，电子装置可为柔性装置。
参照图6，根据实施方式的显示装置10可包括像素部分110、栅极驱动电路130、数据驱动电路150和控制器170。
像素部分110中可排列有多个像素PX和配置成向多个像素PX施加电信号的信号线。
多个像素PX可在第一方向(例如，方向x、行方向)和第二方向(例如，方向y、列方向)上重复排列。多个像素PX可以诸如条带形式、PenTile形式和马赛克形式的各种形式排列以显示图像。多个像素PX中的每个可包括作为显示元件的有机发光二极管，并且有机发光二极管可连接到像素电路。像素电路可包括多个晶体管和至少一个电容器。
在实施方式中，像素电路的晶体管可为N沟道晶体管。在实施方式中，像素电路的晶体管之中的一些可为P沟道晶体管，并且其它的可为N沟道晶体管。
在实施方式中，包括在像素部分110中的N沟道晶体管可为N沟道氧化物薄膜晶体管。例如，氧化物薄膜晶体管可为低温多晶氧化物(LTPO)薄膜晶体管。然而，这是示例，并且N沟道晶体管不限于此。例如，包括在晶体管中的有源图案(例如，半导体层)可包括无机半导体(例如，非晶硅、多晶硅)或有机半导体。
配置成向多个像素PX施加电信号的信号线可包括在第一方向x上延伸的多个栅极线GL1至GLn和在第二方向y上延伸的多个数据线DL1至DLm，其中n和m中的每个为正整数。多个栅极线GL1至GLn可在第二方向y上彼此分开并且可配置成将栅极信号传输到像素PX。多个数据线DL1至DLm可在第一方向x上彼此分开并且可配置成将数据信号传输到像素PX。多个像素PX中的每个可连接到多个栅极线GL1至GLn之中的至少一个对应的栅极线和多个数据线DL1至DLm之中对应的数据线。
栅极驱动电路130可连接到多个栅极线GL1至GLn，并且可响应于来自控制器170的栅极驱动控制信号GCS生成栅极信号，并且将栅极信号顺序地供给到栅极线GL1至GLn。栅极线GL1至GLn可连接到包括在像素PX中的晶体管的栅电极，并且栅极信号可控制其上连接有栅极线的晶体管的导通和关断。栅极信号可为其中使晶体管在其处可导通的导通电压和使晶体管在其处可关断的关断电压被重复的方波信号。
数据驱动电路150可连接到多个数据线DL1至DLm，并且可响应于来自控制器170的数据驱动控制信号DCS向数据线DL1至DLm供给数据信号。可将供给到数据线DL1至DLm的数据信号供给到其上供给有栅极信号的像素PX。
当显示装置10为有机发光二极管显示装置时，可将第一电源电压ELVDD和第二电源电压ELVSS供给到像素部分110的像素PX。第一电源电压ELVDD可为针对包括在每个像素PX中的有机发光二极管的第一电极(例如，像素电极或阳极)提供的高电平电压。第二电源电压ELVSS可为针对有机发光二极管的第二电极(例如，相对电极或阴极)提供的低电平电压。第一电源电压ELVDD和第二电源电压ELVSS为允许多个像素PX发射光的驱动电压。
控制器170可基于从外部输入的信号来生成栅极驱动控制信号GCS和数据驱动控制信号DCS。控制器170可将栅极驱动控制信号GCS供给到栅极驱动电路130并且可将数据驱动控制信号DCS供给到数据驱动电路150。
尽管图6示出了与一个栅极线连接的像素PX，但是这为示例，并且像素PX可连接到一个或多个栅极线。例如，栅极驱动电路130可连接到多个第一栅极线和多个第二栅极线。在实施方式中，一个栅极驱动电路130可以不同的时序生成第一栅极信号和第二栅极信号。在实施方式中，可独立地配置用于生成第一栅极信号的第一栅极驱动电路和用于生成第二栅极信号的第二栅极驱动电路。
图7A和图7B是示出根据实施方式的像素PX的等效电路图。
参照图7A，像素PX可包括像素电路PC和作为与像素电路PC连接的显示元件的有机发光二极管OLED。像素电路PC可包括第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。第一晶体管M1可为其中根据栅-源电压来确定源-漏电流的驱动晶体管，并且第二晶体管M2和第三晶体管M3可为根据栅极电压被导通/关断的开关晶体管。
第一晶体管M1可包括与第一节点Na连接的栅极、与第二节点Nb连接的第一端子和与第三节点Nc连接的第二端子。第一晶体管M1的第一端子可经由第三晶体管M3连接到配置成供给第一电源电压ELVDD的驱动电压线，并且第一晶体管M1的第二端子可连接到有机发光二极管OLED的第一电极(例如，像素电极、阳极)。第一晶体管M1可用作驱动晶体管并且可根据第二晶体管M2的开关操作来接收数据信号DATA以及控制向有机发光二极管OLED流动的驱动电流的电流量。
第二晶体管M2(例如，数据写入晶体管)可包括与第一栅极线GL1连接的栅极、与数据线DL连接的第一端子以及与第一节点Na和第一晶体管M1的栅极连接的第二端子。第二晶体管M2可根据通过第一栅极线GL1输入的第一栅极信号GS1而导通以将数据线DL和第一节点Na彼此电连接，并且将通过数据线DL输入的数据信号DATA传输到第一节点Na。
第三晶体管M3(例如，发射控制晶体管)可包括与第二栅极线GL2连接的栅极、与驱动电压线连接的第一端子以及与第二节点Nb和第一晶体管M1的第一端子连接的第二端子。第三晶体管M3可根据通过第二栅极线GL2传输的第二栅极信号GS2而导通，并且因此，电流可流过有机发光二极管OLED。
电容器Cst可连接在第一节点Na与第一晶体管M1的第二端子之间。电容器Cst可存储与从第二晶体管M2接收的电压与第一晶体管M1的第二端子的电位之间的差对应的电压。
有机发光二极管OLED可包括与第一晶体管M1的第二端子连接的第一电极(例如，像素电极、阳极)和其上施加有作为公共电压的第二电源电压ELVSS的第二电极(例如，相对电极、阴极)。有机发光二极管OLED可根据从第一晶体管M1供给的驱动电流来发射具有特定亮度的光。
在实施方式中，第三晶体管M3可连接在第一晶体管M1与有机发光二极管OLED之间。例如，如在图7B中所示的像素电路PC中，第三晶体管M3可包括与第二栅极线GL2连接的栅极、与第三节点Nc连接的第一端子以及与有机发光二极管OLED的第一电极连接的第二端子。
在图7A和图7B中，像素电路PC的第一晶体管M1至第三晶体管M3可为N沟道晶体管。例如，第一晶体管M1至第三晶体管M3可为氧化物薄膜晶体管。
图7A和图7B中所示的像素电路PC为示例，并且可将包括配置成接收至少一个栅极信号的至少一个晶体管的各种像素电路PC应用于一个或多个实施方式。例如，像素PX的像素电路PC可包括作为驱动晶体管的第一晶体管M1、配置成传输数据信号的第二晶体管M2以及配置成控制有机发光二极管OLED的光发射的第三晶体管M3，并且还可包括用于另一功能的至少一个晶体管。
图8是根据实施方式的栅极驱动电路130的示意图。
参照图8，栅极驱动电路130可包括用于顺序地生成并且输出栅极信号的移位寄存器(或级)。栅极驱动电路130可包括多个级ST1、ST2、ST3、ST4、……。多个级ST1、ST2、ST3、ST4、……可顺序地输出输出信号OUT[1]、OUT[2]、OUT[3]、OUT[4]、……。级ST1、ST2、ST3、ST4、……中的每个可对应于在像素部分110中提供的像素行，例如，像素线。栅极驱动电路130的级的数量可根据像素行的数量进行不同的修改。
级ST1、ST2、ST3、ST4、……可响应于起始信号来输出输出信号OUT[1]、OUT[2]、OUT[3]、OUT[4]、……。从级ST1、ST2、ST3、ST4、……中的每个输出的输出信号可为用于控制晶体管的导通和关断的栅极信号。级ST1、ST2、ST3、ST4、……中的每个可连接到对应的像素行的栅极线。在实施方式中，从级ST1、ST2、ST3、ST4、……中的每个输出的输出信号可为用于控制N沟道晶体管的导通和关断的栅极信号。例如，从级ST1、ST2、ST3、ST4、……中的每个输出的输出信号可为施加到与图7A和图7B的第三晶体管M3的栅极连接的第二栅极线GL2的第二栅极信号GS2。
级ST1、ST2、ST3、ST4、……中的每个可包括输入端子In、第一时钟端子ck1、第二时钟端子ck2、第一电压输入端子V1、第二电压输入端子V2、接地端子GND和输出端子Out。
输入端子In可接收外部信号STV或从前一级输出的进位信号(carry signal)作为起始信号。在实施方式中，外部信号STV可施加到第一级ST1的输入端子In，并且从第二级ST2开始，从前一级输出的进位信号(例如，前一进位信号)可施加到输入端子In。前一级可为至少一个前一级，并且下一级可为至少一个下一级。在实施方式中，前一进位信号可为从紧邻的前一级输出的进位信号。在实施方式中，进位信号可为从前一级输出的输出信号。例如，第一级ST1可因外部信号STV而开始驱动，并且从第一级ST1输出的输出信号OUT[1]可作为进位信号输入到第二级ST2的输入端子In。
第一时钟信号CK或第二时钟信号CKB可施加到第一时钟端子ck1和第二时钟端子ck2。第一时钟信号CK和第二时钟信号CKB可交替地施加到级ST1、ST2、ST3、ST4、……。例如，第一时钟信号CK可施加到奇数级的第一时钟端子ck1，并且第二时钟信号CKB可施加到奇数级的第二时钟端子ck2。另外，第二时钟信号CKB可施加到偶数级的第一时钟端子ck1，并且第一时钟信号CK可施加到偶数级的第二时钟端子ck2。
作为高电平电压的第一电压VGH可施加到第一电压输入端子V1，并且作为低电平电压的第二电压VGL可施加到第二电压输入端子V2。可从图6中所示的控制器170和/或未示出的电源来供给作为全局信号的第一电压VGH和第二电压VGL。
输出端子Out可输出输出信号OUT，并且输出信号OUT可作为栅极信号施加到与输出端子Out连接的栅极线。另外，输出信号OUT可作为进位信号施加到下一级的输入端子In。
图9和图10是示出根据实施方式的栅极驱动电路的级STn的图。
图11是用于解释图10的级STn的驱动的波形图。在下文中，与第n像素行的栅极线连接的第n级将被图示为奇数级。在下文中，为了描述的便利，高电平电压将称为高电压，并且低电平电压将称为低电压。
参照图9，根据实施方式的栅极驱动电路可包括多个级，并且每个级可包括信号传输单元132和反相器。信号传输单元132可为配置成接收作为时钟信号的第一时钟信号CK和作为反相时钟信号的第二时钟信号CKB并且将输入信号IN传输到第一节点A的电路。反相器可为配置成接收作为第一基准电压的第一电压和作为第二基准电压的第二电压，将第一节点A的电压的电压电平反相并且输出反相电压电平的电压的电路。反相器可包括第一反相器134和第二反相器136。第一反相器134可将第一节点A的电压的电压电平反相并且将反相电压电平的电压输出到第二节点B。第二反相器136可将第二节点B的电压的电压电平反相并且将反相电压电平的电压输出到输出端子Out。每个级还可包括连接在第一节点A与其上施加有第三电压VDC的第三电压供给端子之间的第四电容器C0。信号传输单元132、第一反相器134和第二反相器136中的每个可包括多个晶体管。多个晶体管中的一些可为P沟道晶体管，并且一些可为N沟道晶体管。
更具体地，参照图10，级STn可包括信号传输单元132、第一反相器134和第二反相器136。级STn还可包括连接在第一节点A与其上施加有第三电压VDC的端子之间的第四电容器C0。
信号传输单元132可连接在输入端子In与第一节点A之间并且可根据第一时钟信号CK和第二时钟信号CKB而将输入信号IN传输到第一节点A。第一节点A的信号可存储在第四电容器C0中。信号传输单元132可实现为图4的传输门电路TG。
第一反相器134可连接在第一节点A与第二节点B之间并且可将第一节点A的信号反相并且将反相信号输出到第二节点B。信号反相可意味着信号的电压电平的反相，并且反相信号可意味着具有反相电压电平的信号。第二反相器136可连接在第二节点B与输出端子Out之间并且可将第二节点B的信号反相并且将反相信号输出到输出端子Out。第一反相器134和第二反相器136可实现为图2的反相器电路INV。
信号传输单元132、第一反相器134和第二反相器136中的每个可包括至少一个晶体管。至少一个晶体管可包括N沟道晶体管和/或P沟道晶体管。例如，如图10中所示，级STn的第一晶体管T1、第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7和第九晶体管T9可为P沟道晶体管，并且级STn的第二晶体管T2、第五晶体管T5和第八晶体管T8可为N沟道晶体管。P沟道晶体管可为P沟道硅半导体晶体管。N沟道晶体管可为N沟道氧化物半导体晶体管。N沟道氧化物半导体晶体管可为包括作为布置在半导体上方的顶栅的第一栅极和作为布置在半导体下方的底栅的第二栅极的双栅极晶体管。
信号传输单元132可包括开关单元132A和第一节点控制器132B。信号传输单元132可以特定时间将施加到输入端子In的起始信号进行移位并且将经移位的信号传输到第一节点A。
开关单元132A可包括第一晶体管T1和第二晶体管T2。
第一晶体管T1和第二晶体管T2可并联连接在输入端子In与第一节点A之间。开关单元132A可根据第一时钟信号CK和第二时钟信号CKB将施加到输入端子In的输入信号IN传输到第一节点A。
第一晶体管T1可包括与第二时钟端子ck2连接的栅极、与输入端子In连接的第一端子以及与第一节点A连接的第二端子。
第二晶体管T2可包括与第一时钟端子ck1连接的第一栅极和与第一控制节点CKL连接的第二栅极。第二晶体管T2可包括与输入端子In连接的第一端子和与第一节点A连接的第二端子。
第一节点控制器132B可包括第一电容器C1和第三晶体管T3。第一节点控制器132B可基于第一时钟信号CK来控制第一控制节点CKL的电压。可根据第一控制节点CKL的电压来控制施加到第二晶体管T2的第二栅极的电压，以控制第二晶体管T2的阈值电压。
第一电容器C1可包括与第一时钟端子ck1连接的第一电极和与第一控制节点CKL连接的第二电极。
第三晶体管T3可包括与接地端子GND连接的栅极、与第一控制节点CKL连接的第一端子和与接地端子GND连接的第二端子。第三晶体管T3可以其中栅极和第二端子连接到接地端子GND的二极管连接方式连接到第一控制节点CKL。第三晶体管T3可为配置成与第一电容器C1一起控制第一控制节点CKL的电压的控制晶体管。
第四电容器C0可包括与第一节点A连接的第一电极和与其上施加有第三电压VDC的端子连接的第二电极。在实施方式中，第三电压VDC可为第一电压VGH或第二电压VGL。替代性地，其上施加有第三电压VDC的端子可为接地端子GND。第四电容器C0可存储第一控制节点CKL的电压。
第一反相器134可包括第一输出单元134A和第二节点控制器134B。
第一输出单元134A可包括第四晶体管T4和第五晶体管T5。
第四晶体管T4可包括与第一节点A连接的栅极、与第一电压输入端子V1连接的第一端子以及与第二节点B连接的第二端子。第四晶体管T4可为配置成在导通时将第一电压VGH传输到第二节点B的上拉晶体管。
第五晶体管T5可包括与第一节点A连接的第一栅极和与第二控制节点AL连接的第二栅极。第五晶体管T5可包括与第二节点B连接的第一端子和与第二电压输入端子V2连接的第二端子。第五晶体管T5可为配置成在导通时将第二电压VGL传输到第二节点B的下拉晶体管。
第二节点控制器134B可包括第二电容器C2和第六晶体管T6。第二节点控制器134B可基于第一节点A的电压来控制第二控制节点AL的电压。可根据第二控制节点AL的电压来控制施加到第五晶体管T5的第二栅极的电压，以控制第五晶体管T5的阈值电压。第六晶体管T6可为配置成与第二电容器C2一起控制第二控制节点AL的电压的控制晶体管。
第二电容器C2可包括与第一节点A连接的第一电极和与第二控制节点AL连接的第二电极。
第六晶体管T6可包括与接地端子GND连接的栅极、与第二控制节点AL连接的第一端子以及与接地端子GND连接的第二端子。第六晶体管T6可以其中栅极和第二端子连接到接地端子GND的二极管连接方式连接到第二控制节点AL。
第二反相器136可包括第二输出单元136A和第三节点控制器136B。
第二输出单元136A可包括第七晶体管T7和第八晶体管T8。第二输出单元136A可为输出缓冲器，并且第七晶体管T7和第八晶体管T8可为配置成输出输出信号OUT[n]的缓冲晶体管。
第七晶体管T7可包括与第二节点B连接的栅极、与第一电压输入端子V1连接的第一端子和与输出端子Out连接的第二端子。第七晶体管T7可为配置成在导通时将第一电压VGH传输到输出端子Out的上拉晶体管。
第八晶体管T8可包括与第二节点B连接的第一栅极和与第三控制节点BL连接的第二栅极。第八晶体管T8可包括与输出端子Out连接的第一端子和与第二电压输入端子V2连接的第二端子。第八晶体管T8可为配置成在导通时将第二电压VGL传输到输出端子Out的下拉晶体管。
第三节点控制器136B可包括第三电容器C3和第九晶体管T9。第三节点控制器136B可基于第二节点B的电压来控制第三控制节点BL的电压。可根据第三控制节点BL的电压来控制施加到第八晶体管T8的第二栅极的电压，以控制第八晶体管T8的阈值电压。第九晶体管T9可为配置成与第三电容器C3一起控制第三控制节点BL的电压的控制晶体管。
第三电容器C3可包括与第二节点B连接的第一电极和与第三控制节点BL连接的第二电极。
第九晶体管T9可包括与接地端子GND连接的栅极、与第三控制节点BL连接的第一端子和与接地端子GND连接的第二端子。第九晶体管T9可以其中栅极和第二端子连接到接地端子GND的二极管连接方式连接到第三控制节点BL。
参照图11，第一持续时间P1到第六持续时间P6中的每个的宽度可为一个水平时段1H。在图11中示出了第一时钟信号CK、第二时钟信号CKB、作为前一进位信号的前一输出信号OUT[n-1]、第一节点A的电压电平VA、第二节点B的电压电平VB和输出信号OUT[n]。
在第一持续时间P1期间，从前一级输入到输入端子In的前一输出信号OUT[n-1]可为高电压，输入到第一时钟端子ck1的第一时钟信号CK可为低电压，并且输入到第二时钟端子ck2的第二时钟信号CKB可为高电压。
随着第一晶体管T1由高电压的第二时钟信号CKB关断，并且第二晶体管T2由低电压的第一时钟信号CK关断，第一节点A可因在第一持续时间P1之前存储在第四电容器C0中的低电压而保持低电平状态。在这点上，具有比第二电压VGL低的电平的负电压可施加到与第一控制节点CKL连接的第二晶体管T2的第二栅极，并且因此，第二晶体管T2的阈值电压可增加，从而使第二晶体管T2稳定地关断。
具有与低电平的第一节点A连接的栅极的第四晶体管T4可导通，并且随着第一电压VGH通过导通的第四晶体管T4传输到第二节点B，第二节点B可保持高电平状态。具有与低电平的第一节点A连接的第一栅极的第五晶体管T5可关断，并且随着具有比第二电压VGL低的电平的负电压施加到与第二控制节点AL连接的第五晶体管T5的第二栅极，第五晶体管T5的阈值电压可增加，从而使第五晶体管T5稳定地关断。
具有与高电平的第二节点B连接的栅极的第七晶体管T7可关断，并且具有与高电平的第二节点B连接的第一栅极的第八晶体管T8可导通。在这点上，具有比第二电压VGL高的电平的正电压可施加到与第三控制节点BL连接的第八晶体管T8的第二栅极，并且因此，第八晶体管T8的阈值电压可降低，从而使第八晶体管T8稳定地导通。第二电压VGL可通过导通的第八晶体管T8传输到输出端子Out，以从输出端子Out输出低电压的输出信号OUT[n]。
在第二持续时间P2期间，前一输出信号OUT[n-1]可为高电压，第一时钟信号CK可为高电压，并且第二时钟信号CKB可为低电压。
第一晶体管T1可由低电压的第二时钟信号CKB导通，并且第二晶体管T2可由高电压的第一时钟信号CK导通。高电压的前一输出信号OUT[n-1]可通过导通的第一晶体管T1和第二晶体管T2传输到第一节点A，并且第一节点A可处于高电平状态。在这点上，具有比第二电压VGL高的电平的正电压可施加到与第一控制节点CKL连接的第二晶体管T2的第二栅极，并且因此，第二晶体管T2的阈值电压可降低，从而使第二晶体管T2稳定地导通。第一节点A的高电压可存储在第四电容器C0中。
具有与高电平的第一节点A连接的栅极的第四晶体管T4可关断，并且具有与高电平的第一节点A连接的第一栅极的第五晶体管T5可导通。在这点上，具有比第二电压VGL高的电平的正电压可施加到与第二控制节点AL连接的第五晶体管T5的第二栅极，并且因此，第五晶体管T5的阈值电压可降低，从而使第五晶体管T5稳定地导通。第二电压VGL可通过导通的第五晶体管T5传输到第二节点B，并且因此，第二节点B可处于低电平状态。
具有与低电平的第二节点B连接的栅极的第七晶体管T7可导通，并且第一电压VGH可通过导通的第七晶体管T7传输到输出端子Out，以从输出端子Out输出高电压的输出信号OUT[n]。具有与低电平的第二节点B连接的第一栅极的第八晶体管T8可关断，并且随着具有比第二电压VGL低的电平的负电压施加到与第三控制节点BL连接的第八晶体管T8的第二栅极，第八晶体管T8的阈值电压可增加，从而使第八晶体管T8稳定地关断。
在第三持续时间P3期间，前一输出信号OUT[n-1]可为高电压，第一时钟信号CK可为低电压，并且第二时钟信号CKB可为高电压。
随着第一晶体管T1由高电压的第二时钟信号CKB关断，并且第二晶体管T2由低电压的第一时钟信号CK关断，第一节点A可因在第二持续时间P2期间存储在第四电容器C0中的高电压而保持高电平状态。
具有与高电平的第一节点A连接的栅极的第四晶体管T4可关断，并且具有与高电平的第一节点A连接的第一栅极的第五晶体管T5可导通。第二电压VGL可通过导通的第五晶体管T5传输到第二节点B，并且因此，第二节点B可保持低电平状态。
具有与低电平的第二节点B连接的第一栅极的第八晶体管T8可关断。具有与低电平的第二节点B连接的栅极的第七晶体管T7可导通，并且第一电压VGH可通过导通的第七晶体管T7传输到输出端子Out，以从输出端子Out输出高电压的输出信号OUT[n]。
在第四持续时间P4期间，前一输出信号OUT[n-1]可为高电压，第一时钟信号CK可为高电压，并且第二时钟信号CKB可为低电压。
第一晶体管T1可由低电压的第二时钟信号CKB导通，并且第二晶体管T2可由高电压的第一时钟信号CK导通。高电压的前一输出信号OUT[n-1]可通过导通的第一晶体管T1和第二晶体管T2传输到第一节点A，并且第一节点A可处于高电平状态。第一节点A的高电压可存储在第四电容器C0中。
具有与高电平的第一节点A连接的栅极的第四晶体管T4可关断，并且具有与高电平的第一节点A连接的第一栅极的第五晶体管T5可导通。第二电压VGL可通过导通的第五晶体管T5传输到第二节点B，并且因此，第二节点B可处于低电平状态。
具有与低电平的第二节点B连接的第一栅极的第八晶体管T8可关断，并且具有与低电平的第二节点B连接的栅极的第七晶体管T7可导通。第一电压VGH可通过导通的第七晶体管T7传输到输出端子Out，以从输出端子Out输出高电压的输出信号OUT[n]。
在第五持续时间P5期间，前一输出信号OUT[n-1]可为低电压，第一时钟信号CK可为低电压，并且第二时钟信号CKB可为高电压。
随着第一晶体管T1由高电压的第二时钟信号CKB关断，并且第二晶体管T2由低电压的第一时钟信号CK关断，第一节点A可因在第四持续时间P4期间存储在第四电容器C0中的高电压而保持高电平状态。
具有与高电平的第一节点A连接的栅极的第四晶体管T4可关断，并且具有与高电平的第一节点A连接的第一栅极的第五晶体管T5可导通。第二电压VGL可通过导通的第五晶体管T5传输到第二节点B，并且因此，第二节点B可保持低电平状态。
具有与低电平的第二节点B连接的第一栅极的第八晶体管T8可关断。具有与低电平的第二节点B连接的栅极的第七晶体管T7可导通，并且第一电压VGH可通过导通的第七晶体管T7传输到输出端子Out，以从输出端子Out输出高电压的输出信号OUT[n]。
在第六持续时间P6期间，前一输出信号OUT[n-1]可为低电压，第一时钟信号CK可为高电压，并且第二时钟信号CKB可为低电压。
第一晶体管T1可由低电压的第二时钟信号CKB导通，并且第二晶体管T2可由高电压的第一时钟信号CK导通。低电压的前一输出信号OUT[n-1]可通过导通的第一晶体管T1和第二晶体管T2传输到第一节点A，并且第一节点A可处于低电平状态。第一节点A的低电压可存储在第四电容器C0中。
具有与低电平的第一节点A连接的第一栅极的第五晶体管T5可关断，并且具有与低电平的第一节点A连接的栅极的第四晶体管T4可导通。第一电压VGH可通过导通的第四晶体管T4传输到第二节点B，并且因此，第二节点B可处于高电平状态。
具有与高电平的第二节点B连接的栅极的第七晶体管T7可关断，并且具有与高电平的第二节点B连接的第一栅极的第八晶体管T8可导通。第二电压VGL可通过导通的第八晶体管T8传输到输出端子Out，以从输出端子Out输出低电压的输出信号OUT[n]。
由于与第一时钟信号CK的低电压时序和第二时钟信号CKB的高电压时序同步输入的高电压的前一输出信号OUT[n-1]，级STn可输出相对于前一输出信号OUT[n-1]移位1H的高电压的输出信号OUT。
偶数级与奇数级的不同之处在于第二时钟信号CKB施加到第一时钟端子ck1并且第一时钟信号CK施加到第二时钟端子ck2，并且偶数级的其它电路配置和操作与参照图10和图11描述的奇数级的电路配置和操作相同。
图12是示出根据实施方式的图10的级STn的图。图13是根据实施方式的N沟道晶体管的示意性剖面图。图14是示意性地示出图12的一部分的电路。
参照图12，第一时钟端子ck1可连接到第一时钟线CL1，并且第二时钟端子ck2可连接到第二时钟线CL2。第一电压输入端子V1可连接到第一电压线VL1，并且第二电压输入端子V2可连接到第二电压线VL2。接地端子GND可连接到接地线GNL。输入端子In可连接到进位线CRL，并且进位线CRL可连接到前一栅极线。输出端子Out可连接到输出线GOL，并且输出线GOL可连接到栅极线。输出线GOL可包括输出线GOL1、GOL2。
如图13中所示，第二晶体管T2、第五晶体管T5和第八晶体管T8中的每个可包括位于衬底SUB上方的包括沟道区CA、源区SA和漏区DA的半导体层ACT、位于半导体层ACT上方的第一栅极TG1以及与半导体层ACT的沟道区CA对应地位于半导体层ACT下方的第二栅极BG。源电极SE连接到半导体层ACT的源区SA，并且漏电极DE连接到半导体层ACT的漏区DA。第一绝缘层IL1可布置在第二栅极BG与半导体层ACT之间。第二绝缘层IL2可布置在半导体层ACT与第一栅极TG1之间。第三绝缘层IL3可布置在第一栅极TG1与源电极SE/漏电极DE之间。第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3可包括诸如氮化硅(SiNx)、氮氧化硅(SiON)和氧化硅(SiOx)的无机绝缘材料，并且可具有包括上述无机绝缘材料的单层或多层结构。
作为输出缓冲器的第二输出单元136A可包括第七晶体管T7和第八晶体管T8。在实施方式中，如图12和图14中所示，第七晶体管T7可包括并联连接在第一电压线VL1与输出线GOL之间的三个子晶体管。相应地，可显著地获得第七晶体管T7的沟道宽度，并且因此，可改善第七晶体管T7的信号输出。在实施方式中，第八晶体管T8可实现为具有双栅极结构的N沟道薄膜晶体管，并且可通过控制第二栅极BG的电压来改善第八晶体管T8的输出。相应地，不需要增加第八晶体管T8的沟道宽度，并且因此，与其中第八晶体管T8实现为P沟道薄膜晶体管的级相比，可实现具有相同性能和减小的面积的级。
根据本文中描述的实施方式，N沟道晶体管可具有包括底栅和顶栅的双栅极结构，并且可通过施加彼此不同的底栅电压和顶栅电压来控制晶体管的电流特性。在实施方式中，可通过使用电容器和具有二极管连接结构的P沟道晶体管来控制N沟道晶体管的底栅电压，并且因此，可控制N沟道晶体管的阈值电压(例如，顶栅的阈值电压)。相应地，N沟道晶体管可被稳定地导通和关断，并且因此，可在不增加N沟道晶体管的大小的情况下改善使用N沟道晶体管的信号输出。
根据上述实施方式中的一个或多个，可提供用于稳定地输出栅极信号的栅极驱动电路和包括栅极驱动电路的显示装置。本公开的效果不限于此并且可在不背离本公开的精神的情况下进行各种扩展。
应理解，本文中描述的实施方式应仅在描述性意义上来考虑，而不是出于限制的目的。每个实施方式内的特征或方面的描述通常应被视为可用于其它实施方式中的其它相似特征或方面。虽然已参照各图对一个或多个实施方式进行了描述，但是本领域普通技术人员将理解，在不背离如随附权利要求书所限定的精神和范围的情况下可在形式和细节上进行各种改变。

Claims (20)

1.一种栅极驱动电路，包括：
多个级，其中，所述多个级中的每个包括：
信号传输单元，所述信号传输单元连接在起始信号配置成施加到其上的输入端子与第一节点之间，并且配置成根据时钟信号向所述第一节点传输所述起始信号；
第一反相器，所述第一反相器配置成根据所述第一节点的电压电平来控制第二节点的电压电平；以及
第二反相器，所述第二反相器配置成根据所述第二节点的所述电压电平来输出第一电压电平的第一电压或第二电压电平的第二电压的输出信号，
其中，所述第二反相器包括：
第一上拉晶体管，所述第一上拉晶体管连接在第一电压输入端子与输出端子之间，并且包括与所述第二节点连接的栅极，所述第一电压输入端子配置成供给所述第一电压；
第一下拉晶体管，所述第一下拉晶体管连接在第二电压输入端子与所述输出端子之间，并且包括与所述第二节点连接的第一栅极和与第一控制节点连接的第二栅极，所述第二电压输入端子配置成供给所述第二电压；
第一电容器，所述第一电容器连接在所述第一下拉晶体管的所述第一栅极与所述第一控制节点之间；以及
第一控制晶体管，所述第一控制晶体管连接在所述第一控制节点与接地端子之间并且包括与所述接地端子连接的栅极。
2.根据权利要求1所述的栅极驱动电路，其中，所述第一下拉晶体管为N沟道氧化物晶体管。
3.根据权利要求2所述的栅极驱动电路，其中，所述第一下拉晶体管的所述第一栅极为半导体层上方的顶栅，并且所述第一下拉晶体管的所述第二栅极为所述半导体层下方的底栅。
4.根据权利要求1所述的栅极驱动电路，其中，所述第一反相器包括：
第二上拉晶体管，所述第二上拉晶体管连接在所述第一电压输入端子与所述第二节点之间并且包括与所述第一节点连接的栅极；
第二下拉晶体管，所述第二下拉晶体管连接在所述第二电压输入端子与所述第二节点之间并且包括与所述第一节点连接的第一栅极和与第二控制节点连接的第二栅极；
第二电容器，所述第二电容器连接在所述第二下拉晶体管的所述第一栅极与所述第二控制节点之间；以及
第二控制晶体管，所述第二控制晶体管连接在所述第二控制节点与所述接地端子之间并且包括与所述接地端子连接的栅极。
5.根据权利要求4所述的栅极驱动电路，其中，所述第二下拉晶体管为N沟道氧化物晶体管。
6.根据权利要求5所述的栅极驱动电路，其中，所述第二下拉晶体管的所述第一栅极为半导体层上方的顶栅，并且所述第二下拉晶体管的所述第二栅极为所述半导体层下方的底栅。
7.根据权利要求1或4所述的栅极驱动电路，其中，所述信号传输单元包括：
第一晶体管，所述第一晶体管连接在所述输入端子与所述第一节点之间并且包括与第二时钟端子连接的栅极；
第二晶体管，所述第二晶体管连接在所述输入端子与所述第一节点之间并且包括与第一时钟端子连接的第一栅极和与第三控制节点连接的第二栅极；
第三电容器，所述第三电容器连接在所述第二晶体管的所述第一栅极与所述第三控制节点之间；以及
第三控制晶体管，所述第三控制晶体管连接在所述第三控制节点与所述接地端子之间并且包括与所述接地端子连接的栅极。
8.根据权利要求7所述的栅极驱动电路，其中，配置成施加到所述第二时钟端子的第二时钟信号为配置成施加到所述第一时钟端子的第一时钟信号的反相信号。
9.根据权利要求7所述的栅极驱动电路，其中，所述第二晶体管为N沟道氧化物晶体管。
10.根据权利要求9所述的栅极驱动电路，其中，所述第二晶体管的所述第一栅极为半导体层上方的顶栅，并且所述第二晶体管的所述第二栅极为所述半导体层下方的底栅。
11.一种传输门电路，包括：
第一晶体管，所述第一晶体管连接在输入端子与输出端子之间并且包括与第二时钟端子连接的栅极；
第二晶体管，所述第二晶体管连接在所述输入端子与所述输出端子之间并且包括与第一时钟端子连接的第一栅极和与控制节点连接的第二栅极；
电容器，所述电容器连接在所述第二晶体管的所述第一栅极与所述控制节点之间；以及
第三晶体管，所述第三晶体管连接在所述控制节点与接地端子之间并且包括与所述接地端子连接的栅极。
12.根据权利要求11所述的传输门电路，其中，所述第二晶体管为N沟道氧化物晶体管。
13.一种反相器电路，包括：
第一晶体管，所述第一晶体管连接在第一电压电平的第一电压配置成施加到其上的第一电压输入端子与输出端子之间，并且包括与输入端子连接的栅极；
第二晶体管，所述第二晶体管连接在第二电压电平的第二电压配置成施加到其上的第二电压输入端子与所述输出端子之间，并且包括与所述输入端子连接的第一栅极和与控制节点连接的第二栅极；
电容器，所述电容器连接在所述第二晶体管的所述第一栅极与所述控制节点之间；以及
第三晶体管，所述第三晶体管连接在所述控制节点与接地端子之间并且包括与所述接地端子连接的栅极。
14.根据权利要求13所述的反相器电路，其中，所述第二晶体管为N沟道氧化物晶体管。
15.一种栅极驱动电路，包括：
传输电路，所述传输电路配置成接收时钟信号和反相时钟信号并且将输入信号传输到第一节点；以及
反相器电路，所述反相器电路配置成接收第一基准电压和第二基准电压，并且将所述第一节点的电压的电压电平反相并且输出，
其中，所述传输电路和所述反相器电路中的每个包括P沟道晶体管和N沟道晶体管。
16.根据权利要求15所述的栅极驱动电路，其中，所述传输电路包括：
第一晶体管，所述第一晶体管连接在输入端子与所述第一节点之间，并且包括与所述反相时钟信号配置成供给到其上的第二时钟端子连接的栅极；
第二晶体管，所述第二晶体管连接在所述输入端子与所述第一节点之间，并且包括与所述时钟信号配置成供给到其上的第一时钟端子连接的第一栅极和与第一控制节点连接的第二栅极；
第一电容器，所述第一电容器连接在所述第二晶体管的所述第一栅极与IPA2302KR0046
所述第一控制节点之间；以及
第一控制晶体管，所述第一控制晶体管连接在所述第一控制节点与接地端子之间并且包括与所述接地端子连接的栅极，
其中，所述第二晶体管为N沟道晶体管。
17.根据权利要求15或16所述的栅极驱动电路，其中，所述反相器电路包括：
第一反相器，所述第一反相器配置成将所述第一节点的所述电压的所述电压电平反相并且将反相电压电平的电压输出到第二节点；以及
第二反相器，所述第二反相器配置成将所述第二节点的电压的电压电平反相并且将反相电压电平的电压输出到输出端子。
18.根据权利要求17所述的栅极驱动电路，其中，所述第一反相器包括：
第四晶体管，所述第四晶体管连接在配置成供给所述第一基准电压的第一电压输入端子与所述第二节点之间并且包括与所述第一节点连接的栅极；
第五晶体管，所述第五晶体管连接在配置成供给所述第二基准电压的第二电压输入端子与所述第二节点之间并且包括与所述第一节点连接的第一栅极和与第二控制节点连接的第二栅极；
第二电容器，所述第二电容器连接在所述第五晶体管的所述第一栅极与所述第二控制节点之间；以及
第六晶体管，所述第六晶体管连接在所述第二控制节点与接地端子之间并且包括与所述接地端子连接的栅极，
其中，所述第五晶体管为N沟道晶体管。
19.根据权利要求17所述的栅极驱动电路，其中，所述第二反相器包括：
第七晶体管，所述第七晶体管连接在配置成供给所述第一基准电压的第一电压输入端子与所述输出端子之间并且包括与所述第二节点连接的栅极；
第八晶体管，所述第八晶体管连接在配置成供给所述第二基准电压的第IPA2302KR0046
二电压输入端子与所述输出端子之间并且包括与所述第二节点连接的第一栅极和与第三控制节点连接的第二栅极；
第三电容器，所述第三电容器连接在所述第八晶体管的所述第一栅极与所述第三控制节点之间；以及
第九晶体管，所述第九晶体管连接在所述第三控制节点与接地端子之间并且包括与所述接地端子连接的栅极，
其中，所述第八晶体管为N沟道晶体管。
20.根据权利要求15所述的栅极驱动电路，还包括：
第四电容器，所述第四电容器连接在所述第一节点与第三电压供给端子之间。
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