CN117594556A - 一种功率器件系统级封装方法及功率器件封装结构 - Google Patents

一种功率器件系统级封装方法及功率器件封装结构 Download PDF

Info

Publication number
CN117594556A
CN117594556A CN202311689123.6A CN202311689123A CN117594556A CN 117594556 A CN117594556 A CN 117594556A CN 202311689123 A CN202311689123 A CN 202311689123A CN 117594556 A CN117594556 A CN 117594556A
Authority
CN
China
Prior art keywords
lead frame
circuit lead
power device
carrier plate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311689123.6A
Other languages
English (en)
Inventor
韩杰
徐佳敏
银发友
邹松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Yunga Semiconductor Technology Co ltd
Original Assignee
Hangzhou Yunga Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Yunga Semiconductor Technology Co ltd filed Critical Hangzhou Yunga Semiconductor Technology Co ltd
Priority to CN202311689123.6A priority Critical patent/CN117594556A/zh
Publication of CN117594556A publication Critical patent/CN117594556A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及半导体技术领域，特别涉及一种功率器件系统级封装方法及功率器件封装结构。包括载板，在载板表面键合铜片，利用载板支撑铜片制成相应的电路引线框架以及后续的晶粒贴装、塑封等工艺，可以更好地防止翘曲问题，并且在塑封完成后再剥离载板，由于载板的支撑，使得所示载板表面的铜片制成结构更为复杂的电路引线框架，从而满足器件的布线需求，以及被动元器件对浮空岛设计的需求，又由于载板在塑封后被移除，使得器件结构中并没有载板，器件结构中全部为金属和塑封料，不仅降低了制造成本，还增加了功率器件的散热的能力，进一步防止了器件的翘曲问题。

Description

一种功率器件系统级封装方法及功率器件封装结构
技术领域
本发明涉及半导体技术领域，特别涉及一种功率器件系统级封装方法及功率器件封装结构。
背景技术
氮化镓(GaN)材料作为第三代半导体材料，与传统的MOSFET硅功率器件相比具有更高的效率和更强的功耗处理能力，因此在许多集成电路中GaN功率器件正在逐渐代替传统的MOSFET，GaN功率器件被应用于工业或者商业的电力和电机控制。在电机控制电路中，包括半桥逆变电路、GaN功率器件、控制芯片和被动元器件需要集成在一个封装系统中，这样的系统级封装结构能够有效缩小整个集成电路的体积，使得产品小型化，但现有的封装结构散热能力相对较差，易引起严重的翘曲问题，导致后续的加工工序存在困难。
发明内容
本发明为解决上述技术问题，提供一种功率器件系统级封装方法，包括：
提供载板，在所述载板表面键合铜片；
将所述铜片制成电路引线框架，其中，在所述铜片的表面形成具有电路引线框架图案的第一掩膜层，刻穿所述铜片将所述第一掩膜层的图案转移至所述铜片，形成电路引线框架，所述电路引线框架键合于所述载板的一面为所述电路引线框架的第一表面，相对应的，另一面为所述电路引线框架的第二表面；
将晶粒贴装在所述电路引线框架的第二表面，并将所述晶粒和所述电路引线框架电连接；
将所述晶粒、所述电路引线框架进行塑封；
移除所述载板，使得所述电路引线框架的第一表面暴露出来；
在所述电路引线框架的第一表面形成焊盘，所述电路引线框架的第一表面的其他区域形成阻焊油墨膜，最终获得功率器件系统级封装结构。
可选的，将所述铜片键合于载板表面的步骤包括：
在所述铜片的其中一面形成UV膜；
将所述UV膜键合于载板表面，使得所述铜片键合在所述载板表面。
可选的，所述晶粒包括：功率器件芯片、驱动控制器件芯片其中的一种或两种。
可选的，所述晶粒和所述电路引线框架通过金属引线进行电连接。
可选的，还包括：被动元器件；
将所述被动元器件贴装在所述电路引线框架的第二表面，并将所述被动元器件、晶粒和所述电路引线框架电连接；
将所述被动元器件、晶粒、所述电路引线框架进行塑封。
可选的，所述种子层材料为TiCu、TiWCu其中的一种。
可选的，在所述电路引线框架的第一表面形成焊盘，所述电路引线框架的第一表面的其他区域形成阻焊油墨膜的步骤包括：
在所述电路引线框架的第一表面形成一整层的种子层；
在所述一整层的种子层表面形成具有焊盘图案的第二掩膜层，所述焊盘图案位置不具有第二掩膜层；
在所述焊盘图案表面形成电镀层；
去除所述具有焊盘图案的第二掩膜层后，蚀刻所述一整层的种子层，使得所述电镀层遮挡的种子层被保留，相应的，其他区域的种子层被蚀刻，使得所述电路引线框架的第一表面形成焊盘本体区域和所述电路引线框架第一表面的其他区域；
在所述电路引线框架第一表面的其他区域形成阻焊油墨膜；
在所述焊盘本体区域的表面形成锡层后，获得焊盘。
可选的，所述电镀层材料为CuNiAu。
可选的，所述第一掩膜层的材料为光敏干膜。
本发明实施例还提供一种功率器件封装结构，利用上述的一种功率器件封装方法制备。
综上所述，本发明的优点及有益效果为：
本发明体统了一种功率器件系统级封装方法及功率器件封装结构。本发明提供载板，在所述载板表面键合铜片，利用载板支撑铜片制成相应的电路引线框架以及后续的晶粒贴装、塑封等工艺，可以更好地防止翘曲问题，并且在塑封完成后再剥离载板，由于所述载板的支撑，使得所示载板表面的铜片制成结构更为复杂的电路引线框架，从而满足器件的布线需求，以及被动元器件对浮空岛设计的需求，又由于所述载板在塑封后被移除，使得器件结构中并没有载板，所述器件结构中全部为金属和塑封料，不仅降低了制造成本，还增加了功率器件的散热的能力，进一步防止了器件的翘曲问题。
同时，在所述电路引线框架的第一表面采用锡层，利于成品切割，以提升产品的可靠性，且焊盘的形状可以灵活设计，提升后续SMT的可靠性。
附图说明
图1为本发明实施例的一种功率器件系统级封装方法的流程示意图；
图2～图17为本发明实施例的一种功率器件系统级封装方法的制备过程的剖面结构示意图；
图18为本发明实施例的一种功率器件封装结构的俯视图。
具体实施方式
目前GaN半桥逆变系统级封装芯片主要使用两种工艺结构：
一种为基板LGA工艺。基板LGA工艺可以实现系统级封装晶粒多、被动元器件多高集成度的特点，但是对于功率器件来说散热能力相对较差，以及回流焊后翘曲的问题是比较难以解决的缺陷。
另一种为MIS工艺。MIS工艺是一种一层或多层预包封的结构，但由于其预塑封的特点，铜与塑封料两种不同的材料在高温后会有不同的膨胀率，在实际加工中，多次的贴装晶粒和被动元器件会导致多次的升温降温，从而引起严重的翘曲问题，导致后续工序加工的困难，因此，本发明提供的一种功率器件系统级封装方法，增加功率器件的散热的能力，进一步的防止了器件的翘曲。
为了便于本领域技术人员的理解，下面将结合具体实施例对本发明作进一步详细说明。
本发明提供一种功率器件系统级封装方法，如图1所示，包括：
步骤S10，提供载板，在所述载板表面键合铜片；
步骤S20，将所述铜片制成电路引线框架，其中，在所述铜片的表面形成具有电路引线框架图案的第一掩膜层，刻穿所述铜片将所述第一掩膜层的图案转移至所述铜片，形成电路引线框架，所述电路引线框架键合于所述载板的一面为所述电路引线框架的第一表面，相对应的，另一面为所述电路引线框架的第二表面；
步骤S30，将晶粒贴装在所述电路引线框架的第二表面，并将所述晶粒和所述电路引线框架电连接；
步骤S40，将所述晶粒、所述电路引线框架进行塑封；
步骤S50，移除所述载板，使得所述电路引线框架的第一表面暴露出来；
步骤S60，在所述电路引线框架的第一表面形成焊盘，所述电路引线框架的第一表面的其他区域形成阻焊油墨，最终获得功率器件系统级封装结构。
具体的，执行步骤S10，如图2所示，提供载板10，在所述载板10表面键合铜片30。
在本发明实施例中，所述载板10材料为玻璃，在其他实施例中所述载板材料为硅、蓝宝石、氧化镓、碳化硅、砷化镓、氮化镓中的一种。
在本发明实施例中，将所述铜片30键合于载板10表面的步骤包括：
在所述铜片30的其中一面形成UV膜20；
将所述UV膜20键合于载板10表面，使得所述铜片30键合在所述载板10表面。
执行步骤S20，如图3～6图所示，将所述铜片30制成电路引线框架60，其中，在所述铜片30的表面形成具有电路引线框架图案的第一掩膜层50，刻穿所述铜片30将所述第一掩膜层的图案转移至所述铜片30，形成电路引线框架60，所述电路引线框架60键合于所述载板10的一面为所述电路引线框架60的第一表面，相对应的，另一面为所述电路引线框架60的第二表面。
在本发明实施例中，所述电路引线框架图案的第一掩膜层50的材料为光敏干膜。
在本发明实施例中，将所述第一掩膜层的图案转移至所述铜片30，形成电路引线框架60的步骤包括：
在所述铜片30的表面形成一整层第一掩膜；
通过曝光显影将所述一整层第一掩膜形成具有电路引线框架图案的第一掩膜层50；
刻穿所述铜片30，使得电路引线框架图案转移至所述铜片30，形成电路引线框架60结构；
去除所述具有电路引线框架图案的第一掩膜层50，获得所述电路引线框架60。
采用化学试剂将所述铜片30刻穿，所述化学试剂为过氧化氢和盐酸混合溶液、过氧化氢和硫酸混合溶液、过氧化氢和硫酸氢钠混合溶液其中的一种。
在本发明实施例中，采用含过氧化氢3％和含盐酸37％的混合溶液刻穿所述铜片。
在本发明实施例中，刻穿铜片30的步骤包括：
提供表面具有第一掩膜层的铜片30；
在所述具有第一掩膜层的铜片30表面喷涂过氧化氢和盐酸混合溶液；
当无掩膜遮挡的所述铜片30刻穿后，采用去离子水清洗后，获得电路引线框架。
获得的所述电路引线框架60由于具有所述载板10的支撑，使得制成的所述电路引线框架60的结构可以更为复杂，从而满足晶粒70特别是被动元器件72对浮空岛结构160的布线需求。
执行步骤S30，如图7～图8所示，将晶粒70贴装在所述电路引线框架60的第二表面，并将所述晶粒70和所述电路引线框架60电连接。
在本发明实施例中，所述晶粒70包括功率器件芯片、驱动控制器件芯片其中的一种或两种。
在本发明实施例中，所述晶粒70通过银浆粘合在所述电路引线框架60的第二表面。
所述晶粒70和所述电路引线框架60通过金属引线71进行电连接。
在其他实施例中，当所述晶粒与所述电路引线框架相接触的一面具有触点时，晶粒与所述电路引线框架相接触的一面直接电连接。
在本发明实施例中，还包括：被动元器件72；
将所述被动元器件72贴装在所述电路引线框架60的第二表面，并将所述被动元器件72、晶粒70和所述电路引线框架60电连接。
在本发明实施例中，所述被动元器件72为电阻元器件。
本发明实施例中，如图18所示，氮化镓功率器件芯片10、所述驱动控制器件芯片11均直接与设置于所述电路引线框架60的第二表面，所述被动元器件72搭于所述电路引线框架60的第二表面，即所述被动元器件72的两端设置于所述电路引线框架60的第二表面，所述被动元器件72其余部分(即中间区域)对应的所述电路引线框架60不有材料铜，使得所述被动元器件72的中间区域与相对应的所述引线框架之间具有空隙，从而形成浮空岛结构160，满足所述被动元器件72的设计需求，避免由于高温条件下的热量聚集，防止了器件由于高温而产生翘曲。
执行步骤S40，如图9所示，将所述晶粒70、所述电路引线框架60进行塑封。
在本发明实施例中，还包括将所述被动元器件72、晶粒70、所述电路引线框架60进行塑封。
在本发明实施例中，所述塑封的材料80为环氧树脂，在其他实施例中，所述塑封的材料为硅树脂、聚酰亚胺中的一种，所述聚酰亚胺具有的高温性能使其能够在高温环境中得到应用。
在本发明实施例中，使用环氧树脂注塑工艺将所述晶粒70，所述金属引线71和所述电路引线框架60进行封装。
执行步骤S50，如图10所示，移除所述载板10，使得所述电路引线框架60的第一表面暴露出来。
在本发明实施例中，通过对所述载板10不具有所述电路引线框架60的一面照射UV光，将所述UV膜20移除的同时，移除所述载板10。
由于所述载板10在塑封后被移除，使得功率器件封装结构中并没有载板10，所述功率器件封装结构中全部为金属和塑封料，不仅降低了制造成本，还增加了功率器件的散热的能力，进一步的防止了器件的翘曲问题。
执行步骤S60，如图10～图15所示，在所述电路引线框架60的第一表面形成焊盘，所述电路引线框架第一表面的其他区域形成阻焊油墨膜150，最终获得功率器件系统级封装结构。
在本发明实施例中，在所述电路引线框架60的第一表面形成焊盘的步骤包括：
步骤S61，在所述电路引线框架第一表面形成一整层种子层90；
在本发明实施例中，所述种子层120的材料为TiCu，其他实施例中，所述种子层的材料为TiWCu。
在本发明实施例中，在所述电路引线框架60的第一表面溅射TiCu，形成一整层种子层90。
在其他实施例中，在所述电路引线框架的第一表面溅射TiWCu，形成一整层种子层。
步骤S62，在所述一整层种子层90表面形成具有焊盘图案的第二掩膜层100，所述焊盘图案位置不具有第二掩膜层；
在本发明实施例中，形成具有焊盘图案的第二掩膜层100的步骤包括：
在所述一整层的种子层90的表面形成一整层第二掩膜层，通过曝光显影将所述焊盘图案转移至所述一整层第二掩膜层，形成具有焊盘图案的第二掩膜层100，所述焊盘图案的位置不具有第二掩膜层。
在本发明实施例中，所述具有焊盘图案的第二掩膜层100材料为光敏干膜。
步骤S63，在所述焊盘图案表面形成电镀层110；
在本发明实施例中，所述电镀层110材料为CuNiAu。
步骤S64，去除所述具有焊盘图案的第二掩膜层100后，蚀刻所述一整层种子层90，使得所述电镀层110遮挡的种子层120被保留，相应的，其他区域的种子层被蚀刻，使得所述电路引线框架第一表面形成焊盘本体区域和所述电路引线框架第一表面的其他区域。
在本发明实施例中，蚀刻其他区域的种子层的步骤包括：
在所述一整层种子层90表面喷涂过氧化氢和盐酸混合溶液，刻蚀无所述电镀层110遮挡的种子层120中的Cu；
采用去离子水清洗并干燥刻蚀Cu后的一整层种子层；
在刻蚀Cu后的一整层种子层表面喷涂过氧化氢溶液，刻蚀一整层种子层中的Ti；
再采用去离子水清洗并干燥后，使得所述电路引线框架第一表面形成焊盘本体区域和所述电路引线框架第一表面的其他区域。
在其他实施例中，刻蚀一整层种子层中的Ti采用氢氟酸溶液。
步骤S65，如图16～17所示，在所述电路引线框架第一表面的其他区域形成阻焊油墨膜150。
具体的，形成阻焊油墨膜150的步骤包括：
在所述焊盘本体区域和所述电路引线框架第一表面的其他区域形成阻焊油墨140；
在所述阻焊油墨膜150表面覆盖具有焊盘图案的遮光膜，所述焊盘本体区域不具有遮光膜；
利用UV光线固化被所述遮光膜遮挡的阻焊油墨140；
去除所述焊盘本体区域的阻焊油墨140及所述电路引线框架第一表面的其他区域的遮光膜，暴露出所述焊盘本体区域，使得所述电路引线框架第一表面的其他区域形成阻焊油墨膜150。
步骤S66，在所述焊盘本体区域的表面形成锡层130，形成焊盘，其中，所述焊盘依次为种子层120/电镀层110/锡层130。
所述锡层130保护所述焊盘不被氧化，并且增加SMT的可焊性，并且采用锡层130，利于成品切割，以及提升产品的可靠性，且焊盘的形状可以灵活设计，提升后续SMT的可靠性。
本发明实施例还提供一种功率器件封装结构，利用上述的一种功率器件封装方法制备。
最后说明，任何依靠本发明装置结构以及所述实施例的技术方案，进行的部分或者全部技术特征的修改或者等同替换，所得到的本质不脱离本发明的相应技术方案，都属于本发明装置结构以及所述实施方案的专利范围。

Claims (10)

1.一种功率器件系统级封装方法，其特征在于，包括：
提供载板，在所述载板表面键合铜片；
将所述铜片制成电路引线框架，其中，在所述铜片的表面形成具有电路引线框架图案的第一掩膜层，刻穿所述铜片将所述第一掩膜层的图案转移至所述铜片，形成电路引线框架，所述电路引线框架键合于所述载板的一面为所述电路引线框架的第一表面，相对应的，另一面为所述电路引线框架的第二表面；
将晶粒贴装在所述电路引线框架的第二表面，并将所述晶粒和所述电路引线框架电连接；
将所述晶粒、所述电路引线框架进行塑封；
移除所述载板，使得所述电路引线框架的第一表面暴露出来；
在所述电路引线框架的第一表面形成焊盘，所述电路引线框架的第一表面的其他区域形成阻焊油墨膜，最终获得功率器件系统级封装结构。
2.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，将所述铜片键合于载板表面的步骤包括：
在所述铜片的其中一面形成UV膜；
将所述UV膜键合于载板表面，使得所述铜片键合在所述载板表面。
3.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，所述晶粒包括：功率器件芯片、驱动控制器件芯片其中的一种或两种。
4.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，所述晶粒和所述电路引线框架通过金属引线进行电连接。
5.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，还包括：被动元器件；
将所述被动元器件贴装在所述电路引线框架的第二表面，并将所述被动元器件、晶粒和所述电路引线框架电连接；
将所述被动元器件、晶粒、所述电路引线框架进行塑封。
6.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，所述种子层材料为TiCu、TiWCu其中的一种。
7.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，在所述电路引线框架的第一表面形成焊盘，所述电路引线框架的第一表面的其他区域形成阻焊油墨膜的步骤包括：
在所述电路引线框架的第一表面形成一整层的种子层；
在所述一整层的种子层表面形成具有焊盘图案的第二掩膜层，所述焊盘图案位置不具有第二掩膜层；
在所述焊盘图案表面形成电镀层；
去除所述具有焊盘图案的第二掩膜层后，蚀刻所述一整层的种子层，使得所述电镀层遮挡的种子层被保留，相应的，其他区域的种子层被蚀刻，使得所述电路引线框架的第一表面形成焊盘本体区域和所述电路引线框架第一表面的其他区域；
在所述电路引线框架第一表面的其他区域形成阻焊油墨膜；
在所述焊盘本体区域的表面形成锡层后，获得焊盘。
8.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，所述电镀层材料为CuNiAu。
9.如权利要求1所述的一种功率器件系统级封装方法，其特征在于，所述第一掩膜层的材料为光敏干膜。
10.一种功率器件封装结构，其特征在于，利用权利要求1～9任意一项所述的一种功率器件封装方法制备。
CN202311689123.6A 2023-12-08 2023-12-08 一种功率器件系统级封装方法及功率器件封装结构 Pending CN117594556A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311689123.6A CN117594556A (zh) 2023-12-08 2023-12-08 一种功率器件系统级封装方法及功率器件封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311689123.6A CN117594556A (zh) 2023-12-08 2023-12-08 一种功率器件系统级封装方法及功率器件封装结构

Publications (1)

Publication Number Publication Date
CN117594556A true CN117594556A (zh) 2024-02-23

Family

ID=89911490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311689123.6A Pending CN117594556A (zh) 2023-12-08 2023-12-08 一种功率器件系统级封装方法及功率器件封装结构

Country Status (1)

Country Link
CN (1) CN117594556A (zh)

Similar Documents

Publication Publication Date Title
KR100369393B1 (ko) 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100220154B1 (ko) 반도체 패키지의 제조방법
US7993967B2 (en) Semiconductor package fabrication method
US8163604B2 (en) Integrated circuit package system using etched leadframe
US9130064B2 (en) Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier
KR101609016B1 (ko) 반도체 소자용 기판의 제조 방법 및 반도체 장치
US7298026B2 (en) Large die package and method for the fabrication thereof
JP2002190488A (ja) 半導体装置の製造方法および半導体装置
US20120306064A1 (en) Chip package
JPH08279591A (ja) 半導体装置とその製造方法
CN117594556A (zh) 一种功率器件系统级封装方法及功率器件封装结构
JP2006049694A (ja) 二重ゲージ・リードフレーム
JPH10154768A (ja) 半導体装置及びその製造方法
US11869831B2 (en) Semiconductor package with improved board level reliability
KR20180062479A (ko) 반도체 패키지 및 그 제조 방법
US20230187306A1 (en) Ic package with heat spreader
KR102365004B1 (ko) 반도체 패키지 및 그 제조 방법
JP2000307025A (ja) 電子部品とその製造方法および電子部品実装体
KR102340866B1 (ko) 반도체 패키지 및 그 제조 방법
JP2005328057A (ja) 半導体パッケージの製造法及び半導体パッケージ
JP2006294825A (ja) 半導体集積回路装置
JP3685203B2 (ja) 半導体素子搭載用基板
JP3685205B2 (ja) 半導体パッケージ及びその製造方法
JP2004172647A (ja) 半導体装置
KR100708033B1 (ko) 반도체 패키지용 섭스트레이트 및 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication