CN117594471A - 一种快速且低成本的可靠性测试器件制作方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 238000005476 soldering Methods 0.000 claims abstract description 11
- 239000004033 plastic Substances 0.000 claims description 10
- 229920003023 plastic Polymers 0.000 claims description 10
- 238000002844 melting Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000005245 sintering Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000000741 silica gel Substances 0.000 claims description 6
- 229910002027 silica gel Inorganic materials 0.000 claims description 6
- 239000004831 Hot glue Substances 0.000 claims description 5
- 238000003466 welding Methods 0.000 claims description 5
- 229910010293 ceramic material Inorganic materials 0.000 claims description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 238000012356 Product development Methods 0.000 abstract description 4
- 238000012795 verification Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 description 34
- 230000008569 process Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 7
- 238000011161 development Methods 0.000 description 5
- 239000005022 packaging material Substances 0.000 description 5
- 238000012858 packaging process Methods 0.000 description 5
- 229920001296 polysiloxane Polymers 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 239000000499 gel Substances 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012943 hotmelt Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000004848 polyfunctional curative Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明涉及一种快速且低成本的可靠性测试器件制作方法，包括：将芯片焊接在DBC基板上；使用键合线将芯片的电极连接到DBC基板上的指定端子；在DBC基板一侧的端子上焊接管脚；在芯片和端子的四周制作一圈围挡，只余管脚伸出围挡外；在围挡内注入绝缘隔离材料，使得绝缘隔离材料高度小于或等于围挡，并且充分覆盖芯片和键合线；固化缘隔离材料；拆除围挡；对所得器件进行电参数测试并上机进行可靠性考核。本发明可以有效地提高产品验证速度，缩短产品开发周期，该方法简单，成本低，可操作性强，结果可靠。
Description
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种快速且低成本的可靠性测试器件制作方法。
背景技术
芯片在芯片厂制作完成后被称为裸芯片，裸芯片在生产完成后会进行简单的功能性测试，但是此时的测试项目十分有限，并不能满足产品最终应用的测试和可靠性评估要求。特别是在产品开发阶段，需要对芯片功能和可靠性进行全面细致的评估。裸芯片是不能进行全部功能性和可靠性评估的，特别是可靠性考核的各种高压高湿条件会对裸芯片表面产生破坏性影响，所以最终芯片的测试和可靠性评估都是先将芯片进行特定形式的封装，封装形式是根据应用以及测试设备能力来定的，例如TO220,TO247，模块等等。传统封装过程如图1所示，其中关键点在于塑封，塑封需要特定的设备，塑封材料一般为环氧树脂塑封料，需要特定的设备将其融化，然后注入封装模具，最后冷却定型。
对于芯片开发来讲，可靠性测试是产品开发过程中必不可少的环节，是评估器件设计、工艺的有效手段，是评估芯片使用性能和寿命的最有效方法。功率器件可靠性一般过程是将芯片封装成成品(特定的封装形式)，然后使用成品进行可靠性测试。传统可靠性测试的测试考核流程如下：芯片流片完成后，经过测试筛选后送封装厂封装(封装形式可以是单管也可以是模块，根据芯片需求选择)，芯片封装完成后进行测试筛选，经过筛选后进行可靠性测试，如HTRB或是HTGB等，考核完成后对考核过程和测试结果进行评估来决定可靠性测试是否通过。
在可靠性评估整个过程中，对于芯片开发企业来讲，封装是主要影响因素。首先，是成本高，由于是新开发的芯片，封装代工厂需要新设计封装，重新制定工程工艺文件，如果是模块封装还需要重新设计封装材料，而开发阶段的封装封装量少，无法分摊成本，所以封装厂不仅仅会收取原材料费用，同时还会收取远高于材料费用的工程费，所以整个的代工成本就很高。其次，封装周期长，因为封装厂需要重新设计封装，订购材料以及指定封装文件，并且封装厂一般会把工程封装安排在量产产品封装的间隙进行作业，所以导致整个封装过程周期很长，短则数周，长则数月，严重影响了产品可靠性评估周期。特别是对于一些专注于产品设计的公司来讲，不仅成本高，而且周期过长，不利于产品快速开发，影响产品上市进度，进而影响产品销售，不利于企业快速抢占市场。
发明内容
本发明的目的在于解决当前可靠性测试受制于封装过程的问题，提供一种快速且低成本的可靠性测试器件制作方法，能够实现快速封装，缩短产品可靠性评估周期，进而帮助企业缩短产品开发周期。
本发明提出的快速且低成本的可靠性测试器件制作方法包括以下步骤：
步骤1、将芯片焊接在DBC基板上指定位置；
步骤2、使用键合线将芯片的电极连接到DBC基板上的指定端子；
步骤3、在DBC基板一侧的端子上分别焊接管脚，用于后续测试和连接；
步骤4、在芯片和端子的四周制作一圈围挡，围挡的高度高过芯片和键合线，只余管脚伸出围挡外；
步骤5、在围挡内注入调好的绝缘隔离材料，使得绝缘隔离材料高度小于或等于围挡，并且充分覆盖芯片和键合线；
步骤6、将步骤5得到的器件在设定温度下进行固化，使得缘隔离材料完全固化；
步骤7、如果最终的可靠性考核温度低于所述围挡所用材料的熔点，围挡可以保留不拆除；如果最终可靠性考核温度高于所述围挡所用材料的熔点，则拆除围挡；
步骤8、对步骤7成型后的器件进行电参数测试并上机进行可靠性考核。
具体的，步骤1中所述芯片的焊接使用焊锡焊接、焊片烧结或是锡膏烧结。
具体的，所述DBC基板所用材料可以采用氧化铝、氮化铝或碳化硅制作的陶瓷材料。
具体的，所述芯片主要是指功率器件芯片，如IGBT、MOS、二极管芯片。
具体的，所述围挡的材料可以采用塑料或热熔胶。步骤5所用的绝缘隔离材料可以采用硅胶。
本发明的有益效果是：
1、实现了快速封装，缩短产品封装时间，进而缩短了产品可靠性评估周期，提高产品开发效率，无需封装代工，使得封装周期由数周甚至数月缩短为一天之内。
2、降低了可靠性测试过程成本，所用材料和设备容易获得并且成本花费低(相比于代工封装成本可以忽略不计)，无需专门的封装公司即可完成，无需额外的工程费和封装费用。该方法实施简单，成本低，可操作性强，结果可靠。
附图说明
图1是传统封装过程示意图。
图2是本发明的可靠性测试器件制作及可靠性考核流程。
图3是DBC基板示意图。
图4是一种DBC基板侧视图。
图5是另一种DBC基板侧视图。
图6是焊接芯片后的器件。
图7是图6的侧视图。
图8是芯片打线后的器件。
图9是焊接管脚后的器件。
图10是放置围挡后的器件。
图11是图10的侧视图。
图12是注入硅胶后的器件。
图13是拆除围挡后的器件。
图14是图13的侧视图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明。
图2展示了本发明可靠性测试器件的制作和进行测试和考核的过程，其详细步骤如下。
1、DBC(Direct Bonding Copper)烧结。
将芯片3焊接在DBC基板上面，DBC基板如图3所示，一般由陶瓷材料1和其上图形化制作的铜层2构成，侧视图如图4所示。有的DBC基板背面还会有一层铜层，如图5所示。
DBC所用陶瓷材料1可以是氧化铝或氮化铝，也可以是碳化硅等。铜层2中制作的连接端子位于基板同侧。
芯片3可以是IGBT、MOS、二极管等功率器件芯片。芯片3的焊接可以使用焊锡焊接，焊片烧结或是锡膏烧结，最终如图6，图7所示。
2、打线。
使用键合线4(bonding线)将芯片的电极连接到DBC基板上的指定端子。
对于IGBT芯片，将芯片3的栅极和发射极打线连接到指定端子，集电极通过铜层2引出到端子。对于MOS芯片，将栅极和源极打线到指定端子，将漏极通过铜层2引到端子。对于二极管芯片，只要将阳极打线连接到指定端子，阴极通过铜层2引到端子。
键合线4可以使用铝线，也可以是其它材料bonding线。打线线径和条数可以根据需要选择，并没有特别的要求，打线结果如图8所示。
3、焊接管脚。
如图9所示，将测试管脚5分别焊接到DBC基板上的各个端子，以便于后续测试和连接。管脚5材料可以是和普通TO系列管脚一样的材料，或是其它可以易于连接和焊接的材料。
4、放置围挡。
在芯片3和端子的四周放置一周的围挡6，围挡6的高度要高过芯片打线(键合线4)，围挡6材料可以是普通的热熔胶，使用热熔枪即可完成，也可以是其它易融化和成型的塑料等材料；目的是为了使后续注入绝缘隔离材料的时候将其围在一定范围内，如图10，图11所示。
制作围挡6的材料采用塑料、热熔胶等可以固定定性的材料，易于融化，能够粘附在DBC基板上，易于成型能够固定阻挡内部的绝缘隔离材料。
5、注胶。
在围挡6内注入调好的绝缘隔离材料7(如硅胶)，使得绝缘隔离材料7高度低于或等于围挡6高度，并且充分覆盖芯片3和键合线4，如图12所示。
以硅胶为例，一般硅胶包含A组分和B组分，两者需要混和使用。A组份是环氧树脂、硅酮或丙烯酸改性环氧树脂，也可能是催化剂或其他添加剂；B组份是硬化剂、催化剂或其他添加剂，两组份不同。在使用过程中，A组份和B组份须按指定的重量比混合。
除了硅胶也可以选用其它填充物，但这种材料需要有和硅胶一样的电学特性，实现类似芯片封装的目的。
6、固化绝缘隔离材料。
将步骤5得到的器件在一定温度下进行固化，使得缘隔离材料7完全固化。固化温度和时间需要根据每个材料的实际使用说明。
7、拆除围挡。
硅胶等固化后围挡6便不再需要，此时可以将围挡6拆除，如图13，图14所示。
如果最终的可靠性考核温度低于围挡6所用材料的熔点，围挡6可以保留不拆除。如果最终可靠性考核温度高于围挡6所用材料的熔点，则围挡6必须拆除，以免考核过程中材料融化沾污设备，甚至发生火灾。
8、对步骤7成型后的器件进行电参数测试并上机进行可靠性考核，如HTRB(HighTemperature Reverse Bias)或是HTGB(High Temperature Gate Bias)等。
9、考核完成后对考核过程和结果进行评估，评估产品是否通过考核。
本发明解决了可靠性测试器件封装周期长和成本高的问题，本发明的封装过程不需要专业的塑封设备和模具，无需专业的封装厂代工，不受限于封装设备、模具和封装厂流程限制，企业自己即可完成所需器件的封装(仅需要购买所需DBC，热熔胶和硅胶等)，封装周期缩短为一天，成本极低。
Claims (6)
1.一种快速且低成本的可靠性测试器件制作方法，其特征是，包括以下步骤：
步骤1、将芯片焊接在DBC基板上指定位置；
步骤2、使用键合线将芯片的电极连接到DBC基板上的指定端子；
步骤3、在DBC基板一侧的端子上分别焊接管脚，用于后续测试和连接；
步骤4、在芯片和端子的四周制作一圈围挡，围挡的高度高过芯片和键合线，只余管脚伸出围挡外；
步骤5、在围挡内注入调好的绝缘隔离材料，使得绝缘隔离材料高度小于或等于围挡，并且充分覆盖芯片和键合线；
步骤6、将步骤5得到的器件在设定温度下进行固化，使得缘隔离材料完全固化；
步骤7、如果最终的可靠性考核温度低于所述围挡所用材料的熔点，围挡可以保留不拆除；如果最终可靠性考核温度高于所述围挡所用材料的熔点，则拆除围挡；
步骤8、对步骤7成型后的器件进行电参数测试并上机进行可靠性考核。
2.根据权利要求1所述的一种快速且低成本的可靠性测试器件制作方法，其特征是：步骤1中所述芯片的焊接使用焊锡焊接、焊片烧结或是锡膏烧结。
3.根据权利要求1所述的一种快速且低成本的可靠性测试器件制作方法，其特征是：所述DBC基板所用材料为氧化铝、氮化铝或碳化硅制作的陶瓷材料。
4.根据权利要求1所述的一种快速且低成本的可靠性测试器件制作方法，其特征是：所述芯片是指包括IGBT、MOS、二极管在内的功率器件芯片。
5.根据权利要求1所述的一种快速且低成本的可靠性测试器件制作方法，其特征是：所述围挡的材料采用塑料或热熔胶。
6.根据权利要求1所述的一种快速且低成本的可靠性测试器件制作方法，其特征是：步骤5所述绝缘隔离材料为硅胶。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311700406.6A CN117594471A (zh) | 2023-12-12 | 2023-12-12 | 一种快速且低成本的可靠性测试器件制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311700406.6A CN117594471A (zh) | 2023-12-12 | 2023-12-12 | 一种快速且低成本的可靠性测试器件制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117594471A true CN117594471A (zh) | 2024-02-23 |
Family
ID=89913331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311700406.6A Pending CN117594471A (zh) | 2023-12-12 | 2023-12-12 | 一种快速且低成本的可靠性测试器件制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117594471A (zh) |
-
2023
- 2023-12-12 CN CN202311700406.6A patent/CN117594471A/zh active Pending
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| PB01 | Publication | ||
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