CN117525024A - 一种硅基电容结构及其形成方法 - Google Patents
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Abstract
本发明公开一种硅基电容结构及形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成第一硬掩膜层、第二硬掩膜层和光阻层；在所述半导体衬底、所述第一硬掩膜层和所述第二硬掩膜层的堆栈结构中形成多个深沟槽；蚀刻并暴露出所述第一硬掩膜层；在所述第一硬掩膜层上和所述深沟槽中形成绝缘层、m周期的导电层和介电层堆叠、顶导电层的堆栈结构；化学机械研磨至所述第一硬掩膜层；回蚀所述导电层并暴露出所述介电层，形成介电层凸出结构；实施侧墙和金属化工艺；形成层间介质层、接触通孔和金属互连。所述硅基电容及形成方法减少了光罩数量，降低了制造成本，同时提升了电容面积利用率，降低了接触通孔的蚀刻负载效应。
Description
技术领域
本发明涉及电容器，具体涉及一种硅基电容结构及其形成方法。
背景技术
受终端市场驱动，集成电路的集成度不断提升，对各种模块和元器件提出小型化需求。电容器是集成电路中应用最广泛的无源器件，可应用于电路中的隔直通交、旁路、滤波、耦合、调谐回路、能量转换与存储等方面。集成电路中常用的电容器有：MOS管电容、多晶硅-绝缘体-多晶硅电容、金属-绝缘体-金属电容等。电容器的小型化可以采用集成无源器件（Intergrated Passive Device，IPD）技术实现，也可以通过增加电容器在单位面积上的电容容值来实现。深沟槽电容（Deep Trench Capacitor，DTC）是一种将深沟槽蚀刻到硅衬底中而形成的三维垂直电容器，可提供超高的单位面积上的电容容值。增加电容密度的方法诸如增加沟槽深度、增加导电层和介电层的堆叠层数、降低介电层厚度、选用高介电常数介电材料等。
需要指出的是，传统深沟槽电容器的导电层都是采用图案化方法形成导电层台阶，并经由接触通孔导出。当导电层和介电层的堆叠层数增加时，所述方法一方面需要增加光罩以实现导电层台阶的图案化，增加了工艺成本；另一方面，所述导电层台阶会占用过多的非沟槽区域面积，降低了电容面积利用率，还一方面，置于不同导电层的接触通孔高度差异较大，增加了接触通孔的蚀刻难度。
发明内容
为解决上述问题，本发明提出了一种硅基电容结构，减少了光罩使用数量，降低了工艺成本，提升了电容面积利用率。
本发明的技术方案：
一种硅基电容结构，所述硅基电容为深沟槽电容，其结构由半导体衬底、硬掩膜层、多个深沟槽、绝缘层、m周期堆叠的导电层和介电层、顶导电层、金属硅化物、层间介质层、接触通孔、金属互连结构组成；所述硅基电容结构的绝缘层、m周期堆叠的导电层和介电层、顶导电层位于硅基电容结构的深沟槽内部。
所述硅基电容结构的绝缘层、m周期堆叠的导电层和介电层、顶导电层的顶部为凹凸结构，所述硅基电容结构的导电层、顶导电层的高度低于绝缘层、介电层的高度。
所述硅基电容结构的绝缘层、介电层的顶部侧壁设置有侧墙，所述侧墙为低压化学气相沉积法形成的ON结构。
所述硅基电容结构的导电层、顶导电层的顶部平齐，所述硅基电容结构的接触通孔位于深沟槽的上方、高度一致；这样，降低了接触通孔的蚀刻负载效应，适用于导电层和介电层较厚的深沟槽电容器的工艺。
所述硅基电容结构的硬掩膜层为氮化硅。
上述硅基电容结构的形成方法，所述方法如下：
1）提供半导体衬底；
2）在半导体衬底上形成第一硬掩膜层、第二硬掩膜层；
3）在半导体衬底、第一硬掩膜层、第二硬掩膜层中形成多个深沟槽，并去除第二硬掩膜层，暴露出第一硬掩膜层；
4）在第一硬掩膜层上方和深沟槽的内部形成绝缘层、m周期堆叠的导电层和介电层、顶导电层;
5）化学机械研磨至第一硬掩膜层，回蚀导电层、顶导电层，暴露出介电层、绝缘层，于绝缘层、m周期堆叠的导电层和介电层、顶导电层的顶部形成凹凸结构；
6）在介电层、绝缘层顶部侧壁形成侧墙；
7）在导电层顶部实施金属化工艺，形成金属硅化物；
8）形成层间介质层，并实施化学机械研磨；
9）在层间介质层中形成接触通孔，接触通孔与金属硅化物连通；
10）形成金属互连结构。
所述导电层、顶导电层的沉积态是多晶硅或非晶硅时，执行1000~1150℃的快速热退火工艺。
步骤3）中采用光刻、刻蚀工艺在堆栈结构中形成多个深沟槽时，在步骤2）中还在半导体衬底上形成光阻层。
本发明的优点是，设计合理，构思巧妙，通过化学机械研磨和回蚀工艺形成导电接触区域，并经侧墙、金属化、接触通孔工艺导出电极，无传统沟槽电容的导电层台阶，形成过程中，极大减少了光罩使用数量，降低了工艺成本，同时提升了电容面积利用率。
附图说明
附图示出的仅为优选实施例，图中各种特征未按比例绘制，各个特征尺寸均可任意变化，这些均不认为是对本发明的限制。
图1是本申请一实施例的硬掩膜版和光阻的堆叠结构示意图。
图2是本申请一实施例的沟槽结构示意图。
图3是本申请一实施例的绝缘层、导电层和介电层的堆叠结构示意图。
图4是本申请一实施例的经化学机械研磨后的绝缘层、导电层和介电层的堆叠结构示意图。
图5是本申请一实施例的经回蚀工艺后的绝缘层、导电层和介电层的堆叠结构示意图。
图6是本申请一实施例的形成介质层的示意图。
图7是本申请一实施例的形成侧墙和金属硅化物的示意图。
图8是本申请一实施例的形成层间介质层和接触通孔的示意图。
图9是本申请一实施例的一个条形沟槽的MIMIM电容中导电层、接触通孔和后端金属的互连结构示意图。
具体实施方式
为使本发明的内容以及技术优势更加清楚易懂，下面将结合实施例中的附图，对本发明的内容进行更加清楚、更加完整的描述，应当理解，本发明并不局限于一些具体实施例，也就是说，所述的一些具体实施例仅仅是本发明的一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域内的技术人员所熟知的一般替换也包含在本发明的保护范围内。
图1至图9所示为本发明的一优选实施例的一种硅基电容的制造流程剖面图。为进一步详述本发明的制造方法，如下将结合示意图对制造步骤进行详细说明：
如图1所示，首先提供一半导体衬底100，所述半导体衬底100诸如是硅（Si）、锗（Ge）、硅锗（GeSi）、绝缘体上硅（SOI）、绝缘体上锗（GOI）、砷化镓（GaAs）、磷化铟（InP）、氮化镓（GaN）、碳化硅（SiC）、氧化锌（ZnO）等半导体相关材料。所述半导体衬底100的结构可以是单晶、多晶、非晶中的一种，所述半导体衬底100的结构可以有或没有外延层。所述半导体衬底100可以是初始的晶圆片，也可以是集成了CMOS、Flash等半导体器件的晶圆片。
进一步地，在所述半导体衬底100上沉积第一硬掩膜层101，在所述第一硬掩膜层101上沉积第二硬掩膜层102，在所述第二硬掩膜层102上形成光阻层103。在一些实施例中，所述第一硬掩膜层101的材料例如是氧化硅或氮化硅，所述第一硬掩膜层101的厚度为100nm至300nm。在一些实施例中，所述第二硬掩膜层102的材料例如是氧化硅或氮化硅，所述第二硬掩膜层102的厚度为300nm至600nm。在一些实施例中，所述第一硬掩膜层101和所述第二硬掩膜层102的形成方法例如是原子层沉积法（Atomic Layer Deposition，ALD）或化学气相沉积法（Chemical Vapor Deposition，CVD）等。
在所述结构中，所述第一硬掩膜层101比所述第二硬掩膜层102对所述半导体衬底100的蚀刻选择比高，所述第二硬掩膜层102主要用来保护所述第一硬掩膜层101，确保所述第一硬掩膜层中的沟槽开口垂直于所述半导体衬底100，确保后续导电层和介电层填充时，在顶部拐角处形成近似直角的薄膜，可以减小位于沟槽封口上方的未填充的倒三角型沟槽，降低后续化学机械研磨过程的负载效应。所述第一硬掩膜层101同时作为后续导电层和介电层的化学机械研磨的停止层。
进一步地，形成光阻层103，所述光阻层103厚度在2μm至6μm范围。在一些实施例中，所述第二硬掩膜层102和所述光阻层103的厚度均可依据沟槽的深度需求进行调整，也即是说，随沟槽深度变浅，所述第二硬掩膜层102和所述光阻层103的厚度均可以变薄，反之亦然。
执行光刻工艺，将沟槽光罩的图形转移至光阻层103上，执行蚀刻工艺，在所述半导体衬底100、所述第一硬掩膜层101和所述第二硬掩膜层102的堆栈结构上形成具有高深宽比的沟槽104。所述蚀刻工艺例如是湿法蚀刻工艺、干法蚀刻工艺、BOSCH蚀刻工艺等，在一些实施例中，优选地采用BOSCH蚀刻工艺进行深硅蚀刻，BOSCH蚀刻工艺通过交替转换蚀刻气体与钝化气体实现蚀刻与边壁钝化，其中蚀刻气体为SF6，钝化气体为C4F8，独特的蚀刻工艺特性使得BOSCH蚀刻工艺的蚀刻深宽比高达50:1。
进一步地，采用湿法蚀刻工艺去除光刻胶103及第二硬掩膜层102，暴露出第一硬掩膜层101。所述沟槽104的深宽比介于10:1~50:1，所述沟槽104的宽度介于500nm~1.5μm，所述沟槽104的深度介于100nm~50μm，所述沟槽104的宽度和深度的具体实施依据电容耐压和电容密度需求来设定。需要指出的是，多个沟槽104阵列相互并联以形成不同容值的电容器，但为清楚描述所述电容结构，仅选取一个沟槽进行说明，如图2所示。
进一步地，在所述第一硬掩膜层101表面和所述沟槽104的侧壁及底部执行堆叠层沉积，所述堆叠层为绝缘层、m周期的导电层和介电层堆叠、顶导电层的堆栈结构。在一些实施例中，所述堆叠层自下而上依次为绝缘层105、第一导电层106、第一介电层107、第二导电层108、第二介电层109、第三导电层110，所述堆叠层简述为MIMIM结构，如图3所示。本发明中所述导电层和介电层的组合不限定于此，可以依据电容密度的具体需求进行调整，例如MIM，MIMIMIM等，也就是说，当介电层的层数为m时，导电层的层数为m+1。
在一些实施例中，所述半导体衬底100经掺杂可作为导电层，此时，所述绝缘层105需要被移除，转而执行介电层和导电层的连续堆叠。
在一些实施例中，所述绝缘层105的材料可以是氮化硅或氧化硅，所述绝缘层105的形成方法可以是原子层沉积法或低压化学气相沉积法（Low Pressure Chemical VaporDeposition，LPCVD），所述绝缘层105的厚度介于15~50nm。
在一些实施例中，所述绝缘层105可抑制多晶硅导电层中掺杂元素的扩散，维持多晶硅导电层的导电率。在一些实施例中，当所述硅基电容集成于包含硅通孔（ThroughSilicon Via，TSV）结构的衬底中时，所述绝缘层105可以阻挡来自衬底的金属离子，确保介电层不受损伤。
在一些实施例中，所述导电层106、108、110的材料可以是掺杂多晶硅、金属以及金属化合物等导电材料，所述导电层106、108、110的形成方法例如是低压化学气相沉积法或物理气相沉积法（Physical Vapor Deposition，PVD）。
在本申请的一个具体实施例中，优选地，所述导电层106、108、110为低压化学气相沉积法形成的n型磷掺杂多晶硅，反应气体为硅烷和磷烷，生长温度为580~630℃，掺杂浓度为1.5E20~3E20cm-3。在另一个实施例中，所述生长温度为500~530℃，沉积态薄膜为非晶硅。需要说明的是，无论沉积态薄膜为多晶硅还是非晶硅，为进一步提升导电层的电导率，所述导电层106、108、110需要执行高温退火工艺，以激活杂质原子，提高薄膜的结晶率。在一些实施例中，高温退火工艺为快速热退火（Rapid Thermal Annealing，RTA），退火温度为1000~1150℃，退火时间为10~30s。
所述导电层106、108、110的厚度基于沟槽的特征宽度和堆叠层组合来调整，例如是100~200nm，值得注意的是，所述堆叠层需要将所述沟槽110开口关闭，以避免在后续湿法工艺中液体进入到沟槽缝隙而对导电层或介电层造成损伤。
在一些实施例中，所述介电层107、109的材料可以是氮化物、氧化物、氮氧复合物等，诸如SiO2、Si3N4、HfO2、Al2O3、ZrO2及其复合物等。所述介电层107、109的结构可以是氮化物或氧化物单层结构、氮化物和氧化物的多层堆叠结构、氮化物和氧化物的复合结构。所述介电层107、109的形成方法例如是原子层沉积法、低压化学气相沉积法以及物理气相沉积法等。
在本申请的一个具体实施例中，优选地，所述介电层107、109为低压化学气相沉积法沉积的氧化硅/氮化硅/氧化硅（Oxide-Nitride-Oxide，ONO）的多层堆叠结构。所述多层堆叠结构兼具了氧化硅的高稳定性和氮化硅的高介电特性，所述多层堆叠结构制备的电容器具有低漏电、高密度的特性。所述多层堆叠结构的厚度以及各堆叠层厚度的比例依据电容密度和耐压需求调整，所述多层堆叠结构的厚度为5~500nm，各堆叠层厚度的比例可以是1:1:1、1:2:1、1:3:1等。
在另一些实施例中，所述介电层107、109为低压化学气相沉积法沉积的氧化硅/氮化硅（Oxide-Nitride，ON）、氮化硅/氧化硅（Nitride-Oxide，NO）的堆叠结构。
在还一些实施例中，所述介电层107、109为原子层沉积法沉积的氮、氧化硅复合物（SiOxNy），所述复合物利用原子层沉积的特点，通过调节每一个周期中氧化硅和氮化硅的循环次数，以获取不同硅、氧、氮配比的复合物，所述复合物同样兼具氧化硅的稳定性和氮化硅的高介电特性。
进一步地，执行化学机械研磨工艺，完成对前述表面的第三导电层110、第二介电层109、第二导电层108、第一介电层107、第一导电层106、绝缘层105的研磨，在一些实施例中，通过调配化学机械研磨的选择比，并检测研磨液中相关物质的信号，可使研磨停止在所述第一硬掩膜层101上，随后，执行化学机械研磨后的清洗工艺，形成图4所示结构。
进一步地，执行选择性回蚀工艺，使所述导电层的高度低于所述介电层的高度，形成凹凸结构，如图5所示，所述导电层的高度低于所述介电层10~20nm，高度差值可基于介电层的厚度进行调整，以避免出现介电层劈落的问题。需要指出的是，所述蚀刻工艺为整体蚀刻，无需图案化处理。所述蚀刻工艺例如是高选择比的湿法蚀刻工艺，或者高选择比的干法蚀刻工艺。
在本申请的一个具体实施例中，优选地，采用高选择比的干法蚀刻工艺，具体而言，先执行预刻蚀，用以除去导电层表面的自然氧化层；接着执行主刻蚀，用以刻蚀所述导电层的多晶硅，而不损伤所述介电层，所述主蚀刻采用Cl2、HBr气体，基于蚀刻速率和高度差确定所述主蚀刻的时间。
进一步地，实施一层介质层111的沉积，如图6所示，所述介质层111可以是氧化硅、氮化硅、及其组合等，所述介质层111的结构可以是单层结构、或者多层堆叠结构，所述介质层111的形成方法可以是原子层沉积法、低压化学气相沉积法、物理气相沉积等，所述介质层111的厚度介于30~60nm。在本申请的一个具体实施例中，优选地，所述介质层111为氧化硅/氮化硅的堆叠结构，所述氧化硅/氮化硅的形成方法为低压化学气相沉积法，值得注意的是，在所述干法回蚀工艺过程中，高能的等离子会损伤置于导电层顶部两侧的介电层，从而削弱了电容的耐压性能和漏电性能，而通过低压化学气相沉积法实施所述氧化硅的沉积，可修复这一介电层损伤，进而提升了电容的稳定性。
参考图7，实施各向异性的干法蚀刻工艺，用以在导电层侧壁形成侧墙112，并暴露出所述导电层106、108、110。在一些实施例中，为进一步降低接触电阻，会对所述导电层106、108、110的顶部导电接触区域实施金属硅化物工艺。具体而言，执行物理气相沉积法在表面形成一层金属，所述金属可以是Ti、Co、NiPt等，接着，执行物理气相沉积法在所述金属上形成一层盖帽层TiN，所述盖帽层TiN可以防止金属在快速热退火过程的流动，接着，执行一次低温快速热退火，用以形成高阻态的金属硅化物，接着，执行选择性湿法刻蚀工艺，用以去除表面的TiN以及未反应的金属，最后，执行一次高温快速热退火，用以形成低阻态的金属硅化物113，所述硅化物例如是TiSi2、CoSi2、NiPtSi等。
如图8所示，继续执行层间介电层114（Inter Layer Dielectrics，ILD）的沉积，所述层间介电层114的形成方法可以是高密度等离子体化学气相沉积法（High DensityPlasma Chemical Vapor Deposition，HDP CVD）、亚常压化学气相沉积法（Sub-atmospheric Pressure Chemical Vapor Deposition，SACVD）等，所述层间介电层114的材料可以是正硅酸乙酯（Tetra Ethyl Ortho Silicate，TEOS）、氟或碳掺杂的氧化硅等，所述层间介电层114的厚度在0.5~1μm范围。接着，实施化学机械研磨工艺，消除所述层间介电层114的表面起伏，使所述层间介质层114平坦化，所述层间介质层114的厚度降低至0.3~0.8μm范围。
在一些实施例中，在执行层间介电层114的沉积之前，会先采用化学气相沉积法形成一层蚀刻阻挡层，所述阻挡层的材料例如是氮化硅，所述阻挡层的厚度介于100~200nm，所述阻挡层可用以降低接触通孔蚀刻的负载效应。
进一步地，执行光刻工艺和蚀刻工艺，将接触通孔图形转移至所述层间介电层114，形成连通金属硅化物113的接触通孔115。在所述接触通孔中填充金属，所述金属可以是铜、铝、钨等导电材料，所述金属的形成方法可以是电镀法、物理气相沉积法等。在本申请的一个具体实施例中，实施物理气相沉积法在所述接触通孔中填充阻挡层氮化钛（未示出）和金属钨，执行化学机械平坦化工艺去除表面上的阻挡层氮化钛和金属钨，所述接触通孔115包括连通所述第一导电层106的接触通孔115a、连通所述第二导电层108的接触通孔115b、连通所述第三导电层110的接触通孔115c。
需要指出的是，本申请的实施例中，弃用了传统的阶梯状导电接触台阶，使用置于同一水平的导电接触区，因而，不同导电层的接触通孔的高度可以保持一致。由于没有接触通孔的蚀刻负载效应，接触通孔的高度可以进一步降低，以减少因接触通孔而产生的等效串联电阻。
最后，形成电容器的后端金属互连结构，所述金属互连结构例如是铝线互连、铜线互连等工艺，所述金属互连结构至少由两层金属构成，用以降低等效串联电阻。图9示出了一个条形沟槽的MIMIM电容中导电层、接触通孔和后端金属的互连结构，所述接触通孔115a和所述接触通孔115c由第一层金属116导出电容器的一端口，所述接触通孔115b由第一层金属117导出电容器的另一端口，所述第一层金属116、117经第二层金属引出至铝垫。
综上所述，本技术发明采用化学机械研磨和回蚀工艺形成导电接触区域，极大减少了光罩使用数量，弃用了传统沟槽电容的导电层台阶，消除了台阶占用的面积，提升了电容面积利用率，并且接触通孔高度一致，降低了接触通孔的蚀刻难度，本技术发明特别适用于导电层和介电层较厚的深沟槽电容器的工艺实施。
需要说明的是，在上述的具体实施例中，在详述本发明具体实施方案时所用到的术语，诸如“在…上”、“在…下”、“水平”、“垂直”等描述方位或位置关系的术语，仅是指所述附图中的方位或位置关系，而不是指示或暗示所述的装置或元器件必须具有特定的方位、或以特定的方位构造和操作。此外，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
Claims (8)
1.一种硅基电容结构，所述硅基电容为深沟槽电容；其特征在于，所述硅基电容结构的绝缘层、m周期堆叠的导电层和介电层、顶导电层位于硅基电容结构的深沟槽内部。
2.根据权利要求1所述的一种硅基电容结构，其特征在于，所述硅基电容结构的绝缘层、m周期堆叠的导电层和介电层、顶导电层的顶部为凹凸结构，所述硅基电容结构的导电层、顶导电层的高度低于绝缘层、介电层的高度。
3.根据权利要求2所述的一种硅基电容结构，其特征在于，所述硅基电容结构的绝缘层、介电层的顶部侧壁设置有侧墙，所述侧墙为低压化学气相沉积法形成的ON结构。
4.根据权利要求1所述的一种硅基电容结构，其特征在于，所述硅基电容结构的导电层、顶导电层的顶部平齐，所述硅基电容结构的接触通孔位于深沟槽的上方、高度一致。
5.根据权利要求1所述的一种硅基电容结构，其特征在于，所述硅基电容结构的硬掩膜层为氮化硅。
6.权利要求3所述的一种硅基电容结构的形成方法，其特征在于，所述方法如下：
1）提供半导体衬底；
2）在半导体衬底上形成第一硬掩膜层、第二硬掩膜层；
3）在半导体衬底、第一硬掩膜层、第二硬掩膜层中形成多个深沟槽，并去除第二硬掩膜层，暴露出第一硬掩膜层；
4）在第一硬掩膜层上方和深沟槽的内部形成绝缘层、m周期堆叠的导电层和介电层、顶导电层；
5）化学机械研磨至第一硬掩膜层，回蚀导电层、顶导电层，暴露出介电层、绝缘层，于绝缘层、m周期堆叠的导电层和介电层、顶导电层的顶部形成凹凸结构；
6）在介电层、绝缘层顶部侧壁形成侧墙；
7）在导电层顶部实施金属化工艺，形成金属硅化物；
8）形成层间介质层，并实施化学机械研磨；
9）在层间介质层中形成接触通孔，接触通孔与金属硅化物连通；
10）形成金属互连结构。
7.根据权利要求6所述的形成方法，其特征在于，所述导电层、顶导电层的沉积态是多晶硅或非晶硅时，执行1000~1150℃的快速热退火工艺。
8.根据权利要求6所述的形成方法，其特征在于，步骤3）中采用光刻、刻蚀工艺在堆栈结构中形成多个深沟槽时，在步骤2）中还在半导体衬底上形成光阻层。
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