CN117524034A - 显示装置 - Google Patents

Abstract

本申请公开一种显示装置，所述显示装置包括显示面板、多个驱动模块以及控制模块。所述显示面板包括多个显示区块；多个所述驱动模块与多个所述显示区块一一对应设置，每一所述驱动模块设置在相应的所述显示区块中；所述控制模块分别与多个所述驱动模块连接，所述驱动模块用于在所述控制模块的控制下，驱动所述显示区块显示；其中，至少两个所述显示区块的帧频不相同。本申请可以对多个显示区块的帧频独立调节控制，满足不同应用场景的需求，同时降低显示装置的功耗。

Description

显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种显示装置。

背景技术

随着显示技术的不断发展，用户对显示装置的多场景应用提出了更高的要求。比如，用户希望同一显示装置可以同时显示不同的画面，以满足不同应用场景的需求。但是，目前的显示装置在满足不同应用场景的需求时，功耗较高。

发明内容

本申请提供一种显示装置，以解决现有技术中的显示装置在满足不同应用场景的需求时，功耗较高的技术问题。

本申请提供一种显示装置，包括：

显示面板，所述显示面板包括多个显示区块；

多个驱动模块，多个所述驱动模块与多个所述显示区块一一对应设置，每一所述驱动模块设置在相应的所述显示区块中；

控制模块，所述控制模块分别与多个所述驱动模块连接，所述驱动模块用于在所述控制模块的控制下，驱动所述显示区块显示；

其中，至少两个所述显示区块的帧频不相同。

可选的，在本申请一些实施例中，所述驱动模块包括顺序连接的移位寄存器、锁存器、电平转换器、译码器、数模转换器以及运算放大器；

所述显示区块包括显示区以及与所述显示区连接的边框区，所述驱动模块设置在所述显示区和/或所述边框区。

可选的，在本申请一些实施例中，所述锁存器用于锁存一帧显示画面对应的图像数据。

可选的，在本申请一些实施例中，所述显示区块包括多个子像素，多个所述子像素排列为m行n列，所述锁存器包括m个依次连接的子锁存器，每一所述子锁存器用于存储相应的一行所述子像素对应的图像数据；m为大于或等于2的整数，n为大于或等于1的整数。

可选的，在本申请一些实施例中，至少一所述子锁存器设置在相邻行所述子像素之间的空隙内。

可选的，在本申请一些实施例中，所述锁存器包括多个触发器，多个所述触发器排列为m行n列，每一所述触发器均包括触发端、输入端以及输出端；位于同一行的n个所述触发器构成一所述子锁存器；

位于同一行的所述触发器的所述触发端接入同一触发信号；在同一列所述触发器中，第一行的所述触发器的输入端连接于所述移位寄存器，第k行的所述触发器的输出端连接于第k+1行的所述触发器的输入端，第n行的所述触发器的输出端连接于所述电平转换器；k为大于或等于1且小于或等于m-1的整数。

可选的，在本申请一些实施例中，所述驱动模块包括m级移位寄存器和m组电平转换器，所述m级移位寄存器与位于第一行的m个所述触发器的输入端一一对应连接，所述m组电平转换器与位于第m行的n个所述触发器的输出端一一对应连接。

可选的，在本申请一些实施例中，所述显示区块的帧频小于或等于1赫兹。

可选的，在本申请一些实施例中，所述锁存器用于锁存一帧显示画面中的一行显示数据。

可选的，在本申请一些实施例中，所述控制模块用于输出时钟信号、图像数据以及触发信号至所述驱动模块，所述控制模块通过控制所述时钟信号、所述图像数据以及所述触发信号的脉冲频率，调整所述显示区块的帧频。

可选的，在本申请一些实施例中，所述显示面板还包括多个显示部，每一所述显示部包括多个显示区块，位于同一所述显示部中的多个所述显示区块的帧频相同，且多个所述显示部的帧频均不相同。

本申请提供一种显示装置，包括显示面板、多个驱动模块以及控制模块。显示面板包括多个显示区块；多个动模块与多个显示区块一一对应设置，每一驱动模块设置在相应的显示区块中；控制模块分别与多个驱动模块连接，驱动模块用于在控制模块的控制下，驱动显示区块显示；其中，至少两个显示区块的帧频不相同。本申请可以通过多个驱动模块对多个显示区块的帧频独立调节控制，使得显示装置可以分区帧频显示，满足不同应用场景的需求，同时降低显示装置的功耗。

附图说明

图1是本申请提供的显示装置的结构示意图；

图2是本申请提供的控制模块与显示区块的结构示意图；

图3是本申请提供的显示面板的第一结构示意图；

图4是本申请提供的显示面板的第二结构示意图；

图5是本申请提供的驱动模块的一种结构示意图；

图6是本申请提供的移位寄存器、锁存器以及电平转换器的结构示意图；

图7是本申请提供的显示装置在数据写入阶段的信号时序图；

图8是本申请提供的显示装置在数据读出阶段的信号时序图；

图9是本申请提供的显示装置的第一信号时序图；

图10是本申请提供的显示装置的第二信号时序图；

图11是本申请提供的显示装置的第三信号时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。

本申请提供一种显示装置，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。

请参阅图1和图2，图1是本申请提供的栅极驱动电路的第一结构示意图。图1是本申请提供的显示装置的结构示意图；图2是本申请提供的控制模块与显示区块的结构示意图。本申请实施例提供一种显示装置100。显示装置100包括显示面板10、多个驱动模块20以及控制模块30。

其中，显示面板10包括多个显示区块11。多个驱动模块20与多个显示区块11一一对应设置。每一驱动模块20设置在相应的显示区块11中。控制模块30分别与多个驱动模块20连接。驱动模块20用于在控制模块30的控制下，驱动显示区块11进行画面显示。其中，至少两个显示区块11的帧频不相同。

其中，帧频指的是显示面板10每秒钟显示的帧数或显示画面的数量。比如，帧频为120Hz的显示面板10每秒显示120帧显示画面。

其中，控制模块30用于输出控制信号、图像数据等至驱动模块20。驱动模块20用于根据接收到的控制信号对图像数据进行处理，以驱动显示面板10进行画面显示。

本申请实施例基于分立式SOP(System On Panel，面板上系统)的非等带宽数据分配方式，通过对应每一显示区块11设置一驱动模块20，然后控制模块30可以分别控制各个驱动模块20，实现对多个显示区块11的帧频独立调节控制，使得显示装置100可以分区帧频显示，从而实现了不同显示区块11的高低频自由搭配与切换的应用，满足了不同应用场景的需求，同时降低了显示装置100的功耗。

在本申请实施例中，显示面板10可以是高分辨率显示屏。显示面板10也可以是拼接显示屏。每一拼接屏包括至少一显示区块11。

在本申请实施例中，每一显示区块11可以包括至少一子像素110。比如，每一显示区块11可以包括多个子像素110。多个子像素110排列为m行n列。m和n均为大于或等于1的整数。需要说明的是，每一显示区块11包括的子像素110的数量可以相同也可以不同，本申请对此不作具体限定。

在本申请实施例中，控制模块30可以包括系统芯片、时序控制器等，以向驱动模块20以及显示面板10提供图像数据、时钟信号、控制信号等。图像数据可以是RGB显示数据。

其中，控制模块30可以绑定在显示面板10的非显示区。控制模块30也可以弯折只显示面板10的背面，或者直接设置在显示面板10的背面。控制模块30与多个驱动模块20之间的连线可以设置在显示面板10内，也可以通过背板打孔的方式实现走线排布。

其中，多个驱动模块20与同一控制模块30连接。也即，通过同一控制模块30同时控制多个驱动模块20，可以实现对显示面板10的系统化控制，简化时序。

当然，在本申请一些实施例中，当显示面板10的尺寸较大，显示区块11的数量较多时，也可以设置多个控制模块30，分别控制相应的显示区块11。

在本申请实施例中，驱动模块20包括顺序连接的移位寄存器21、锁存器22、电平转换器23、译码器24、数模转换器25以及运算放大器26。显示区块11包括显示区AA以及与显示区AA连接的边框区NA。驱动模块20设置在显示区AA和/或边框区NA。

比如，驱动模块20设置在显示区AA，可以减少边框区NA的宽度。驱动模块20设置在边框区NA可以避免影响显示区AA的画面显示。

其中，移位寄存器21与控制模块30连接。移位寄存器21用于采集控制模块30输出的图像数据。电平转换器23用于将锁存器22中的低压数位信号转换成参照伽马电压的中压数位信号。译码器24用于对锁存器22提供的图像数据进行解码。数模转换器25用于将译码器24处理后的数字信号转换为模拟图像数据。运算放大器26用于提升模拟图像数据的驱动能力，并将模拟图像数据输出至显示区AA内的数据线。

在一些实施例中，电平转换器23和/或译码器24可以集成设置在数模转换器25内部，本申请对此不作具体限定。

在本申请实施例中，显示装置100还可以包括电源芯片40。电源芯片40用于提供显示面板10以及驱动模块20正常工作所需的电源电压。

在本申请实施例中，显示装置100还可以包括栅极驱动电路。栅极驱动电路可以是栅极驱动芯片，也可以是GOA(Gate Driver On Array,阵列基板栅极驱动)电路。本申请实施例以显示装置100包括GOA电路50为例进行说明。GOA电路50可以设置在显示区块11的边框区NA。

在本申请实施例中，由于单个显示区块11的帧频可独立控制，因此控制模块30可以以不同的频率发送图像数据至不同的显示区块11对应的驱动模块20。极限情况下，每一显示区块11均可具有独立帧频，对应的图像数据分配均由控制模块30和驱动模块20完成。

具体的，请参阅图3，图3是本申请提供的显示面板的第一结构示意图。如图3所示，显示面板10还包括多个显示部12。每一显示部12包括多个显示区块11。位于同一显示部12中的多个显示区块11的帧频相同，且多个显示部12的帧频均不相同。

比如，以列向划分，每相邻两列显示区块11构成一显示部12。多个显示部12中的显示区块11的数量相同。沿行方向，第一个显示部12的帧频为1赫兹，图像数据以带宽1进行传输。第二个显示部12的帧频为30赫兹，图像数据以带宽2进行传输。第三个显示部12的帧频为60赫兹，图像数据以带宽3进行传输。第四个显示部12的帧频为120赫兹，图像数据以带宽4进行传输。第一个显示部12的帧频为240赫兹，图像数据以带宽5进行传输。

其中，带宽指单位时间内能传输的数据量，单位Mbps(兆比特位/秒)。因此，显示部12的帧频越大，图像数据的传输速率需求越大，则带宽越大。需要说明的是，带宽1、带宽2、带宽3、带宽4以及带宽5仅表示不同带宽的意思，具体带宽大小可根据实际需求进行设计。

又比如，请参阅图4，图4是本申请提供的显示面板的第二结构示意图。与图3所示的显示面板10的不同之处在于，在本实施例中，可以以任意方式将多个显示区块11划分为多个显示部12。多个显示部12中的显示区块11的数量可以不相同。如此划分显示部12，可以适应更多不同应用场景的需求。

当然，在本申请其他实施例中，也可以以行向划分显示部12。且显示部12可应用的帧频范围以及带宽并不局限于上述实施例。

在本申请实施例中，可以采用不同的方式实现不同显示区块11的不同帧频显示应用，同时达到节省功耗的目的。具体实施方式将在以下实施例中进行说明。

在本申请实施例中，锁存器22可以用于锁存一帧显示画面对应的图像数据。

其中，锁存器22相当于一个帧存储器(Frame Memory)。当锁存器22存储一帧显示画面对应的图像数据时，一帧显示画面对应的图像数据可以在锁存器22中存储足够长的时间，由此实现超低频显示。

在一些实施例中，显示区块11的帧频可以小于或等于1赫兹。比如，显示区块11的帧频可以为1赫兹、0.8赫兹、0.5赫兹、0.2赫兹等。

请参阅图1、图2以及图5，图5是本申请提供的驱动模块的一种结构示意图。当显示区块11包括m行n列的子像素110时，锁存器22可以包括m个依次连接的子锁存器220。每一子锁存器220用于存储相应的一行子像素110对应的图像数据。

本申请实施例将原来的一个锁存器22拓展为m个子锁存器220，相当于增设一个帧存储器，从而增加锁存器22的存储功能，使得锁存器22一次存储一帧显示画面对应的图像数据。

具体的，请参阅图6，图6是本申请提供的移位寄存器、锁存器以及电平转换器的结构示意图。在本申请实施例中，锁存器22包括多个触发器221。多个触发器221排列为m行n列。每一触发器221均包括触发端E、输入端D以及输出端Q。位于同一行的n个触发器E构成一子锁存器220。

位于同一行的触发器221的触发端E接入同一触发信号DE。比如，位于第一行的触发器221的触发端E接入第一触发信号DE1。位于第二行的触发器221的触发端E接入第二触发信号DE2。位于第三行的触发器221的触发端E接入第三触发信号DE3。

在同一列触发器221中，第一行的触发器221的输入端D连接于移位寄存器21，以接收相应的图像数据。第k行的触发器221的输出端Q连接于第k+1行的触发器221的输入端D，以顺序传输每一行子像素110对应的图像数据。第n行的触发器221的输出端Q连接于电平转换器23。k为大于或等于1且小于或等于m-1的整数。

其中，驱动模块20包括m级移位寄存器21和m组电平转换器23。m级移位寄存器21与位于第一行的m个触发器221的输入端D一一对应连接。m组电平转换器23与位于第m行的n个触发器221的输出端Q一一对应连接。

本申请实施例通过设置多个触发器221构成锁存器22，通过触发信号DE的控制以及多个触发器221的级传关系，可以将一帧显示画面的图像数据同时存储在锁存器22中。当然，本申请实施例中拓展后的锁存器22的架构并不限于此。

具体的，请参阅图2、图6以及图7，图7是本申请提供的显示装置在数据写入阶段的信号时序图。其中，时钟信号CLK、触发信号DE以及图像数据Date均由控制模块30输出。

在数据写入阶段，可通过时钟信号CLK、触发信号DE以及图像数据Data的配合完成一帧显示画面的图像数据的写入。具体的，通过第一触发信号DE1、第二触发信号DE2、第n-1触发信号DE n-1等的依次分时开启，可以完成图像数据Data的逐行传输，以保证各触发器221的图像数据Date正确写入。具体的，第一列触发器221用于存储第一列子像素110对应的显示数据Date-line1，第二列触发器221用于存储第二列子像素110对应的显示数据Date-line2，第n列触发器221用于存储第n列子像素110对应的显示数据Date-line n，在此不一一赘述。

请参阅图8，图8是本申请提供的显示装置在数据读出阶段的信号时序图。其中，扫描信号G(G1、G2、Gn等)由GOA电路50在控制模块30的控制下输出。

在数据输出阶段，可通过第n触发信号DEn、第n-1触发信号DE n-1以及第一触发信号DE1等的依次分时开启，结合第一扫描信号G1、第二扫描信号G2以及第n扫描信号Gn等的依次分时开启，控制每行子像素110对应的图像数据Date从最后一行触发器221的输出端Q依次输出。

其中，通过控制各信号的频率，就可以控制锁存器22的读出频率，若持续从锁存器22中读出图像数据Date的速率足够慢，即可实现超低帧频显示。

在本申请一些实施例中，驱动模块20的部分可以设置在显示区AA内。比如，由于锁存器22包括多个依次连接的子锁存器220。至少一子锁存器220设置在相邻行子像素110之间的空隙内。由此，可以减小显示区块11的边框区NA的宽度。

在本申请实施例中，锁存器22还可以用于锁存一帧显示画面中的一行显示数据。如此，控制模块30可以通过控制时钟信号CLK、图像数据Date、扫描信号G以及触发信号DE的脉冲频率，调整显示区块11的帧频。

具体的，请参阅图2、图6以及图9，图9是本申请提供的显示装置的第一信号时序图。在本申请实施例中，显示区块11的帧频为60赫兹，图像数据Date以带宽3进行传输。

具体的，可通过时钟信号CLK、触发信号DE以及图像数据Date的配合4控制的图像数据Date输出。其中，每一行子像素110对应的的图像数据Date的写入由时钟信号CLK与图像数据Data的速率搭配实现。每一行子像素110对应的的图像数据Date在为对应的触发信号DE生效后输出。第一扫描信号G1、第二扫描信号G2以及第n扫描信号Gn等与触发信号DE信号相互配合配，从而控制显示区AA进行显示。

进一步的，请参阅图10和图11，图10是本申请提供的显示装置的第二信号时序图，图11是本申请提供的显示装置的第三信号时序图。

在图10中，显示区块11的帧频为120赫兹，图像数据Date以带宽4进行传输。在图11中，显示区块11的帧频为240赫兹，图像数据Date以带宽5进行传输。图10和图11所示的驱动时序的工作机理与图9所示的驱动时序的工作机理相同，在此不一一赘述。

可知，当锁存器22一次仅锁存一帧显示画面中的一行显示数据Date时，可以通过控制各个显示区块11的时钟信号CLK、图像数据Date、扫描信号G以及触发信号DE的脉冲频率，即可实现不同显示区块11的不同帧频显示。比如，时钟信号CLK、图像数据Date、扫描信号G以及触发信号DE的脉冲频率越快，显示区块11的帧频越大。

以上对本申请实施例进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想，并非因此限制本申请的专利范围。凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种显示装置，其特征在于，包括：

显示面板，所述显示面板包括多个显示区块；

多个驱动模块，多个所述驱动模块与多个所述显示区块一一对应设置，每一所述驱动模块设置在相应的所述显示区块中；

控制模块，所述控制模块分别与多个所述驱动模块连接，所述驱动模块用于在所述控制模块的控制下，驱动所述显示区块显示；

其中，至少两个所述显示区块的帧频不相同。

2.根据权利要求1所述的显示装置，其特征在于，所述驱动模块包括顺序连接的移位寄存器、锁存器、电平转换器、译码器、数模转换器以及运算放大器；

所述显示区块包括显示区以及与所述显示区连接的边框区，所述驱动模块设置在所述显示区和/或所述边框区。

3.根据权利要求2所述的显示装置，其特征在于，所述锁存器用于锁存一帧显示画面对应的图像数据。

4.根据权利要求3所述的显示装置，其特征在于，所述显示区块包括多个子像素，多个所述子像素排列为m行n列，所述锁存器包括m个依次连接的子锁存器，每一所述子锁存器用于存储相应的一行所述子像素对应的图像数据；m为大于或等于2的整数，n为大于或等于1的整数。

5.根据权利要求4所述的显示装置，其特征在于，至少一所述子锁存器设置在相邻行所述子像素之间的空隙内。

6.根据权利要求4所述的显示装置，其特征在于，所述锁存器包括多个触发器，多个所述触发器排列为m行n列，每一所述触发器均包括触发端、输入端以及输出端；位于同一行的n个所述触发器构成一所述子锁存器；

位于同一行的所述触发器的所述触发端接入同一触发信号；在同一列所述触发器中，第一行的所述触发器的输入端连接于所述移位寄存器，第k行的所述触发器的输出端连接于第k+1行的所述触发器的输入端，第n行的所述触发器的输出端连接于所述电平转换器；k为大于或等于1且小于或等于m-1的整数。

7.根据权利要求6所述的显示装置，其特征在于，所述驱动模块包括m级移位寄存器和m组电平转换器，所述m级移位寄存器与位于第一行的m个所述触发器的输入端一一对应连接，所述m组电平转换器与位于第m行的n个所述触发器的输出端一一对应连接。

8.根据权利要求2所述的显示装置，其特征在于，所述显示区块的帧频小于或等于1赫兹。

9.根据权利要求2所述的显示装置，其特征在于，所述锁存器用于锁存一帧显示画面中的一行显示数据。

10.根据权利要求9所述的显示装置，其特征在于，所述控制模块用于输出时钟信号、图像数据以及触发信号至所述驱动模块，所述控制模块通过控制所述时钟信号、所述图像数据以及所述触发信号的脉冲频率，调整所述显示区块的帧频。

11.根据权利要求1所述的显示装置，其特征在于，所述显示面板还包括多个显示部，每一所述显示部包括多个显示区块，位于同一所述显示部中的多个所述显示区块的帧频相同，且多个所述显示部的帧频均不相同。