CN117500314A - 显示装置 - Google Patents

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CN117500314A
CN117500314A CN202310892822.4A CN202310892822A CN117500314A CN 117500314 A CN117500314 A CN 117500314A CN 202310892822 A CN202310892822 A CN 202310892822A CN 117500314 A CN117500314 A CN 117500314A
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CN
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transistor
light emitting
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electrode
pixel circuit
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卢珍永
徐海观
具本锡
林栽瑾
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Samsung Display Co Ltd
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Abstract

一种显示装置包括：第一发光元件；第三发光元件，在第一方向上邻近于所述第一发光元件；多个第二发光元件，在与所述第一方向交叉的第二方向上分别邻近于所述第一发光元件和所述第三发光元件；多个第一像素电路，分别在所述第一发光元件和所述第三发光元件下面；多个第二像素电路，分别在所述多个第二发光元件下面；以及虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述多个第二发光元件和所述第三发光元件以及所述多个第一像素电路和所述多个第二像素电路，其中，在所述第二方向上，所述虚设像素电路具有比所述多个第一像素电路中的每一个的宽度小的宽度。

Description

显示装置
相关申请的交叉引用
本申请要求于2022年8月2日提交的第10-2022-0095980号韩国专利申请的优先权和权益，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开的一些实施例的各方面涉及一种显示装置。
背景技术
向用户显示图像的电子装置(诸如智能电话、数码相机、笔记本计算机、导航单元和智能电视)包括用于显示图像的显示装置。显示装置生成图像并且通过显示装置的显示屏幕向用户显示图像。
显示装置包括生成图像的像素和驱动像素的驱动器。每个像素包括发光元件、连接到发光元件的多个晶体管、以及连接到晶体管的至少一个电容器。晶体管和电容器由驱动器驱动，以使发光元件发射光。
用于放置晶体管的电路设计被限定为布局。正在开发用于以各种方式放置晶体管的布局。可以期望用于减少晶体管的布置面积的技术的开发。
在本背景技术部分中公开的以上信息仅用于增强对背景的理解，并且，因此，在本背景技术部分中讨论的信息不一定构成现有技术。
发明内容
本公开的一些实施例的各方面包括一种能够减小虚设电路区域中的虚设像素电路的面积的显示装置。
根据本发明构思的一些实施例，一种显示装置包括：第一发光元件；第三发光元件，在第一方向上邻近于所述第一发光元件；多个第二发光元件，在与所述第一方向交叉的第二方向上分别邻近于所述第一发光元件和所述第三发光元件；多个第一像素电路，分别在所述第一发光元件和所述第三发光元件下面；多个第二像素电路，分别在所述多个第二发光元件下面；以及虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述多个第二发光元件和所述第三发光元件以及所述多个第一像素电路和所述多个第二像素电路。根据一些实施例，在所述第二方向上，所述虚设像素电路具有比所述多个第一像素电路中的每一个的宽度小的宽度。
根据本发明构思的一些实施例，一种显示装置包括：第一发光元件；第三发光元件，在第一方向上邻近于所述第一发光元件；多个第二发光元件，在与所述第一方向交叉的第二方向上分别邻近于所述第一发光元件和所述第三发光元件；多个第一像素电路，分别在所述第一发光元件和所述第三发光元件下面；多个第二像素电路，分别在所述多个第二发光元件下面；以及虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述多个第二发光元件和所述第三发光元件以及所述多个第一像素电路和所述多个第二像素电路。根据一些实施例，所述虚设像素电路具有比所述多个第一像素电路的面积的和小的面积。
根据本发明构思的一些实施例，一种显示装置包括：第一发光元件；第三发光元件，在第一方向上邻近于所述第一发光元件；第二发光元件，在与所述第一方向交叉的第二方向上邻近于所述第一发光元件；第一像素电路，在所述第一发光元件下面并且连接到所述第一发光元件；第二像素电路，在所述第二发光元件下面并且连接到所述第二发光元件；以及虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述第二发光元件和所述第三发光元件以及所述第一像素电路和所述第二像素电路。根据一些实施例，所述第一像素电路包括驱动所述第一发光元件的第一晶体管，所述虚设像素电路包括驱动所述第三发光元件的第一-第一晶体管，所述第一晶体管的源极区域、沟道区域和漏极区域在所述第二方向上布置，并且所述第一-第一晶体管的源极区域、沟道区域和漏极区域在所述第一方向上布置。
根据本公开的一些实施例，虚设电路区域中的虚设像素电路的宽度可以小于显示区域中的像素电路的宽度。随着虚设像素电路的面积减小，虚设电路区域的尺寸可以减小。
附图说明
在结合附图考虑时，通过参考以下详细描述，本公开的一些实施例的上面和其它方面将变得显而易见，在附图中：
图1是根据本公开的一些实施例的显示装置的透视图；
图2是根据本公开的一些实施例的图1中所示的显示装置的截面图；
图3是根据本公开的一些实施例的图2中所示的显示面板的截面图；
图4是根据本公开的一些实施例的图2中所示的显示面板的平面图；
图5是根据本公开的一些实施例的图4中所示的区域AA的放大平面图；
图6是根据本公开的一些实施例的图5中所示的连接到第一数据线的第一发光元件和连接到第三数据线的第三发光元件的视图；
图7是根据本公开的一些实施例的图5中所示的定位在第k行和第h列中的第一像素电路的电路图；
图8是根据本公开的一些实施例的图7中所示的信号的时序图；
图9是根据本公开的一些实施例的图5中所示的在第k+1行和第h+2列中的第三像素电路以及定位在第k+1行和第h+4列中的第一像素电路的电路图；
图10是根据本公开的一些实施例的图5中所示的在第k+1行和第h+4列中的第一像素电路以及邻近于第一像素电路的虚设像素电路的电路图；
图11是根据本公开的一些实施例的图7中所示的第一发光元件、第一晶体管和第六晶体管的截面图；
图12是根据本公开的一些实施例的图10中所示的虚设像素电路和第三发光元件之间的连接关系的截面图；
图13A至图13E是根据本公开的一些实施例的图7中所示的第一像素电路的结构的平面图；
图14A至图14D和图14F是根据本公开的一些实施例的图10中所示的虚设像素电路的结构的平面图；以及
图14E是根据本公开的一些实施例的沿着图14D中所示的线I-I'截取的截面图。
具体实施方式
在本公开中，将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、或者“耦接到”另一元件或层时，所述元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层、或者直接耦接到所述另一元件或层，或者可以存在居间元件或层。
同样的数字始终表示同样的元件。在附图中，为了技术内容的有效描述，夸大了组件的厚度、比例和尺寸。
如本文中所使用的，术语“和/或”可以包括一个或多个相关所列项的任意组合和所有组合。
将理解的是，尽管在本文中可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。除非上下文另外明确指出，否则如本文中所使用的，单数形式“一”、“一个(种/者)”和“所述(该)”旨在也包括复数形式。
为了易于描述，在本文中可以使用诸如“在……之下”、“在……下方”、“下”、“在……上方”和“上”等的空间相对术语，来描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)与本公开所属领域的普通技术人员所通常理解的具有相同的含义。将进一步理解的是，除非在本文中明确地如此定义，否则术语(诸如在通用词典中定义的术语)应当被解释为具有与它们在相关领域的背景中的含义相一致的含义，并且将不以理想化的或过于形式化的含义来解释所述术语。
将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在下文中，将参照附图描述本公开的一些实施例的各方面。
图1是根据本公开的一些实施例的显示装置DD的透视图。
参考图1，显示装置DD可以具有由在第一方向DR1上延伸的长边和在与第一方向DR1交叉的第二方向DR2上延伸的短边限定的矩形形状。然而，显示装置DD的形状不应限于矩形形状，并且显示装置DD可以具有各种形状，诸如圆形形状和其他多边形形状。
在下文中，与由第一方向DR1和第二方向DR2限定的平面基本上垂直的方向可以被称为第三方向DR3。在本公开中，表述“当在平面中观察时”或“在平面图中”可以表示在第三方向DR3上观察的状态。
显示装置DD的上表面可以被称为显示表面DS，并且可以是由第一方向DR1和第二方向DR2限定的平表面。由显示装置DD产生的图像IM可以通过显示表面DS提供给用户。
显示表面DS可以包括显示区域DA和在显示区域DA周围的非显示区域NDA。显示区域DA可以显示图像IM，并且非显示区域NDA可以不显示图像IM。非显示区域NDA可以围绕显示区域DA并且可以限定显示装置DD的用预定颜色印刷的边缘。
显示装置DD可以应用于大尺寸的电子产品(诸如电视机、监视器或户外广告牌)以及小尺寸和中尺寸的电子产品(诸如个人计算机、笔记本计算机、个人数字助理、汽车导航单元、游戏单元、智能电话、平板计算机或相机)。然而，这些仅仅是示例，并且显示装置DD可以应用于其它电子装置，只要它们不脱离本公开的概念即可。
图2是根据本公开的一些实施例的图1中所示的显示装置DD的截面图。
作为示例，图2示出了当在第一方向DR1上观察时的显示装置DD的截面。
参考图2，显示装置DD可以包括显示面板DP、输入感测单元ISP、抗反射层RPL、窗WIN、面板保护膜PPF、以及第一粘合层AL1和第二粘合层AL2。
显示面板DP可以是柔性显示面板。显示面板DP可以是发光型显示面板，然而，其不应被特别地限制。例如，显示面板DP可以是有机发光显示面板或无机发光显示面板。有机发光显示面板的发光层可以包括有机发光材料。无机发光显示面板的发光层可以包括量子点或量子棒。在下文中，将描述有机发光显示面板作为显示面板DP的代表性示例。
输入感测单元ISP可以定位在显示面板DP上。输入感测单元ISP可以包括用于通过电容方法感测外部输入的多个感测部分。当制造显示装置DD时，输入感测单元ISP可以直接制造在显示面板DP上，然而，其不应限于此或由此限制。根据一些实施例，输入感测单元ISP可以在被与显示面板DP分开制造之后通过粘合层附接到显示面板DP。
抗反射层RPL可以定位在输入感测单元ISP上。当制造显示装置DD时，抗反射层RPL可以直接制造在输入感测单元ISP上，然而，本公开不应限于此或由此限制。根据一些实施例，抗反射层RPL可以在被制造为单独的面板之后通过粘合层附接到输入感测单元ISP。
抗反射层RPL可以被限定为外部光反射防止膜。抗反射层RPL可以降低相对于从显示装置DD的上方入射到显示面板DP的外部光的反射率。通过抗反射层RPL，所述外部光可以不被用户感知到。
在其中行进到显示面板DP的外部光在被显示面板DP像镜子一样反射之后提供给用户的情况下，用户可能感知到外部光。抗反射层RPL可以包括显示与显示面板DP的像素的颜色相同的颜色的滤色器，以防止或减少上面提到的现象。
滤色器可以过滤外部光，使得外部光可以与像素具有相同的颜色。在这种情况下，外部光可以不被用户感知到。然而，本公开不应限于此或由此限制，并且抗反射层RPL可以包括延迟器和/或偏振器，以降低相对于外部光的反射率。
窗WIN可以定位在抗反射层RPL上。窗WIN可以保护显示面板DP、输入感测单元ISP和抗反射层RPL免受外部刮擦和冲击。
面板保护膜PPF可以定位在显示面板DP下面。面板保护膜PPF可以保护显示面板DP的下部部分。面板保护膜PPF可以包括诸如聚对苯二甲酸乙二醇酯(PET)的柔性塑料材料。
第一粘合层AL1可以定位在显示面板DP与面板保护膜PPF之间。显示面板DP和面板保护膜PPF可以通过第一粘合层AL1彼此耦接。第二粘合层AL2可以定位在窗WIN与抗反射层RPL之间，并且窗WIN和抗反射层RPL可以通过第二粘合层AL2彼此耦接。
图3是根据本公开的一些实施例的图2中所示的显示面板DP的截面图。
作为示例，图3示出了当在第一方向DR1上观察时的显示面板DP的截面。
参考图3，显示面板DP可以包括基底SUB、定位在基底SUB上的电路元件层DP-CL、定位在电路元件层DP-CL上的显示元件层DP-LE、以及定位在显示元件层DP-LE上的薄膜封装层TFE。
基底SUB可以包括显示区域DA和在显示区域DA周围的非显示区域NDA。基底SUB可以包括玻璃材料或诸如聚酰亚胺(PI)的柔性塑料材料。显示元件层DP-LE可以定位在显示区域DA中。
多个像素可以定位在电路元件层DP-CL和显示元件层DP-LE中。每个像素可以包括定位在电路元件层DP-CL中的晶体管和定位在显示元件层DP-LE中并且连接到所述晶体管的发光元件。
薄膜封装层TFE可以定位在电路元件层DP-CL上，以覆盖显示元件层DP-LE。薄膜封装层TFE可以保护像素免受湿气、氧气和外来物质的影响。
图4是根据本公开的一些实施例的图2中所示的显示面板DP的平面图。
参考图4，显示装置DD可以包括显示面板DP、扫描驱动器SDV、数据驱动器DDV、光发射驱动器EDV和多个焊盘PD1。
显示面板DP可以具有具备在第一方向DR1上延伸的长边和在第二方向DR2上延伸的短边的矩形形状，然而，显示面板DP的形状不应限于此或由此限制。显示面板DP可以包括显示区域DA和围绕显示区域DA的非显示区域NDA。
显示面板DP可以包括多个像素PX、多条扫描线SL1至SLm、多条数据线DL1至DLn、多条发射线EL1至ELm、第一控制线CSL1和第二控制线CSL2、第一电源线PL1和第二电源线PL2、以及连接线CNL。“m”和“n”中的每一者是大于零的自然数。
像素PX可以布置在显示区域DA中。扫描驱动器SDV和光发射驱动器EDV可以定位在分别邻近于显示面板DP的两个长边的非显示区域NDA中。数据驱动器DDV可以定位在非显示区域NDA中，以邻近于显示面板DP的两个短边中的一个短边。当在平面中观察时或在平面图中，数据驱动器DDV可以定位为邻近于显示面板DP的下端。
扫描线SL1至SLm可以在第二方向DR2上延伸并且可以连接到像素PX和扫描驱动器SDV。数据线DL1至DLn可以在第一方向DR1上延伸并且可以连接到像素PX和数据驱动器DDV。发射线EL1至ELm可以在第二方向DR2上延伸并且可以连接到像素PX和光发射驱动器EDV。
第一电源线PL1可以在第一方向DR1上延伸并且可以定位在非显示区域NDA中。第一电源线PL1可以定位在显示区域DA与光发射驱动器EDV之间，然而，根据本公开的实施例不限于此或由此限制。根据一些实施例，第一电源线PL1可以定位在显示区域DA与扫描驱动器SDV之间。
连接线CNL可以在第二方向DR2上延伸并且可以在第一方向DR1上布置。连接线CNL可以连接到第一电源线PL1和像素PX。第一电压可以经由第一电源线PL1和连接到第一电源线PL1的连接线CNL施加到像素PX。
第二电源线PL2可以定位在非显示区域NDA中。第二电源线PL2可以沿着显示面板DP的长边以及显示面板DP中的未定位有数据驱动器DDV的另一短边延伸。第二电源线PL2可以定位在扫描驱动器SDV和光发射驱动器EDV外侧。
根据一些实施例，第二电源线PL2可以朝向显示区域DA延伸并且可以连接到像素PX。具有比第一电压的电平低的电平的第二电压可以经由第二电源线PL2施加到像素PX。
第一控制线CSL1可以连接到扫描驱动器SDV并且可以朝向显示面板DP的下端延伸。第二控制线CSL2可以连接到光发射驱动器EDV并且可以朝向显示面板DP的下端延伸。数据驱动器DDV可以定位在第一控制线CSL1与第二控制线CSL2之间。
焊盘PD1可以定位在邻近于显示面板DP的下端的非显示区域NDA中。焊盘PD1可以定位为比数据驱动器DDV靠近显示面板DP的下端。数据驱动器DDV、第一电源线PL1和第二电源线PL2、第一控制线CSL1和第二控制线CSL2可以连接到焊盘PD1。数据线DL1至DLn可以连接到数据驱动器DDV，并且数据驱动器DDV可以连接到与数据线DL1至DLn对应的焊盘PD1。
根据一些实施例，显示装置DD还可以包括用于控制扫描驱动器SDV、数据驱动器DDV和光发射驱动器EDV的操作的时序控制器以及用于产生第一电压和第二电压的电压发生器。时序控制器和电压发生器可以安装在印刷电路板上并且可以通过所述印刷电路板连接到对应的焊盘PD1。
扫描驱动器SDV可以产生多个扫描信号，并且扫描信号可以通过扫描线SL1至SLm施加到像素PX。数据驱动器DDV可以产生多个数据电压，并且数据电压可以通过数据线DL1至DLn施加到像素PX。光发射驱动器EDV可以产生多个发射信号，并且发射信号可以通过发射线EL1至ELm施加到像素PX。
像素PX可以响应于扫描信号而接收数据电压。像素PX可以响应于发射信号而发射具有与所述数据电压对应的亮度的光，并且因此，可以显示图像。
图5是根据本公开的一些实施例的图4中所示的区域AA的放大平面图。图6是根据本公开的一些实施例的图5中所示的连接到第一数据线DLr的第一发光元件LE1和连接到第三数据线DLb的第三发光元件LE3的视图。
参考图5和图6，图4中所示的多个像素PX可以包括图5中所示的多个第一发光元件LE1、多个第一像素电路PC1、多个第二发光元件LE2、多个第二像素电路PC2、多个第三发光元件LE3和多个第三像素电路PC3。显示面板DP(见图4)还可以包括多个虚设像素电路DPC。
作为示例，在图5中，第一像素电路PC1、第二像素电路PC2和第三像素电路PC3以及虚设像素电路DPC被以用虚线表示的方框示出，以彼此区分开。作为示例，第一像素电路PC1、第二像素电路PC2和第三像素电路PC3以及虚设像素电路DPC在图5中被示出为用虚线表示的方框，并且以四个行Rk至Rk+3乘七个列COLh至COLh+6布置。根据一些实施例，“k”和“h”中的每一者是大于零的自然数。
第一发光元件LE1、第二发光元件LE2和第三发光元件LE3以及第一像素电路PC1、第二像素电路PC2和第三像素电路PC3可以定位在显示区域DA中。邻近于显示区域DA的右侧的区域可以被限定为虚设电路区域DCA。虚设电路区域DCA可以定位在显示区域DA与非显示区域NDA之间。虚设像素电路DPC可以定位在虚设电路区域DCA中。其中虚设像素电路DPC布置为驱动第三发光元件LE3的虚设电路区域DCA可以被限定为显示区域DA。
作为示例，第一发光元件LE1可以发射红光，第二发光元件LE2可以发射绿光，并且第三发光元件LE3可以发射蓝光。当在平面中观察时或在平面图中，多个第一发光元件LE1中的每一个可以具有比多个第二发光元件LE2中的每一个的尺寸大并且比多个第三发光元件LE3中的每一个的尺寸小的尺寸。
第一发光元件LE1和第三发光元件LE3可以在第一方向DR1上彼此交替地布置。此外，第一发光元件LE1和第三发光元件LE3可以在第二方向DR2上彼此交替地布置。第二发光元件LE2可以在第一方向DR1上布置。
在第二方向DR2上邻近于彼此的第一发光元件LE1和第二发光元件LE2可以形成第一像素组GP1。在第二方向DR2上邻近于彼此的第三发光元件LE3和第二发光元件LE2可以形成第二像素组GP2。第一像素组GP1可以在第一方向DR1和第二方向DR2上与第二像素组GP2交替地布置。
根据上面的结构，第一发光元件LE1和第三发光元件LE3可以沿着第一方向DR1彼此交替地布置在第h列COLh和第h+4列COLh+4中的每一者中。第一发光元件LE1和第三发光元件LE3可以沿着第一方向DR1彼此交替地布置在第h+2列COLh+2中。列可以对应于第一方向DR1。行可以对应于第二方向DR2。
第二发光元件LE2可以沿着第一方向DR1布置在第h+1列COLh+1、第h+3列COLh+3和第h+5列COLh+5中的每一者中。
布置在第h+2列COLh+2中的第一发光元件LE1和第三发光元件LE3可以相对于布置在第h列COLh和第h+4列COLh+4中的每一者中的第一发光元件LE1和第三发光元件LE3交错布置。作为示例，第一发光元件LE1和第三发光元件LE3可以按第一发光元件LE1和第三发光元件LE3的顺序布置在第h列COLh和第h+4列COLh+4中的每一者中，并且第一发光元件LE1和第三发光元件LE3可以按第三发光元件LE3和第一发光元件LE1的顺序布置在h+2列COLh+2中。
根据一些实施例，在第h列COLh和第h+4列COLh+4中，第一发光元件LE1可以布置在第k行Rk和第k+2行Rk+2中，并且第三发光元件LE3可以布置在第k+1行Rk+1和第k+3行Rk+3中。在第h+2列COLh+2中，第三发光元件LE3可以布置在第k行Rk和第k+2行Rk+2中，并且第一发光元件LE1可以布置在第k+1行Rk+1和第k+3行Rk+3中。
图4中所示的数据线DL1至DLn可以包括图5中所示的第一数据线DLr、第二数据线DLg、第三数据线DLb和虚设数据线DDL。
第一像素电路PC1可以布置在第h列COLh和第h+4列COLh+4中。第一像素电路PC1可以布置于在第h列COLh和第h+4列COLh+4中的每一者中布置的第一发光元件LE1和第三发光元件LE3下面。多条第一数据线DLr可以分别布置在第h列COLh和第h+4列COLh+4中。第一数据线DLr可以连接到第一像素电路PC1。
布置在第h列COLh和第h+4列COLh+4中的多个第一发光元件LE1可以分别连接到布置在第一发光元件LE1下面的多个第一像素电路PC1。布置在第h列COLh和第h+4列COLh+4中的第三发光元件LE3可以不连接到布置在第三发光元件LE3下面的第一像素电路PC1。在第h列COLh和第h+4列COLh+4中，第一数据线DLr可以经由连接到第一发光元件LE1的第一像素电路PC1连接到第一发光元件LE1。
第三像素电路PC3可以布置在第h+2列COLh+2中。第三像素电路PC3可以布置于在第h+2列COLh+2中布置的第一发光元件LE1和第三发光元件LE3下面。第三数据线DLb可以布置在第h+2列COLh+2中。第三数据线DLb可以连接到第三像素电路PC3。
布置在第h+2列COLh+2中的多个第三发光元件LE3可以分别连接到布置在第三发光元件LE3下面的多个第三像素电路PC3。布置在第h+2列COLh+2中的第一发光元件LE1可以不连接到布置在第一发光元件LE1下面的第三像素电路PC3。在第h+2列COLh+2中，第三数据线DLb可以经由连接到第三发光元件LE3的第三像素电路PC3连接到第三发光元件LE3。
布置在第h列COLh中的第三发光元件LE3可以连接到布置在第h+2列COLh+2中的第一发光元件LE1下面的第三像素电路PC3。布置在第h+2列COLh+2中的第三数据线DLb可以经由布置在第一发光元件LE1下面的第三像素电路PC3连接到布置在第h列COLh中的第三发光元件LE3。因此，如图6中所示，第三数据线DLb可以连接到发射相同颜色的光的多个第三发光元件LE3。
布置在第h列COLh中的第三发光元件LE3可以经由第一连接线CL1连接到布置在第h+2列COLh+2中的第三像素电路PC3。第一连接线CL1可以从第三发光元件LE3的阳极延伸。第一连接线CL1可以从布置在第h列COLh中的第三发光元件LE3延伸到布置在第h+2列COLh+2中的第三像素电路PC3。
布置在第h+2列COLh+2中的第三数据线DLb可以经由第二连接线CL2连接到第三像素电路PC3。第一连接线CL1和第二连接线CL2可以定位在彼此不同的层上。作为示例，第一连接线CL1可以定位在安置为高于第二连接线CL2的层上。
此外，在图5中，将发光元件LE1、LE2和LE3与像素电路PC1、PC2和PC3连接的线可以被限定为上面描述的第一连接线CL1，并且将数据线DLr、DLb和DLg与像素电路PC1、PC2和PC3连接的线可以被限定为上面描述的第二连接线CL2。此外，将第三发光元件LE3和虚设像素电路DPC连接的线可以被限定为上面描述的第一连接线CL1，并且将虚设数据线DDL和虚设像素电路DPC连接的线可以被限定为上面描述的第二连接线CL2。在图5中，第一连接线CL1由粗线表示，并且第二连接线CL2由细线表示。
布置在第h+2列COLh+2中的第一发光元件LE1可以连接到布置在第h+4列COLh+4中的第三发光元件LE3下面的第一像素电路PC1。在第h+4列COLh+4中，第一数据线DLr可以经由布置在第三发光元件LE3下面的第一像素电路PC1连接到布置在第h+2列COLh+2中的第一发光元件LE1。因此，如图6中所示，第一数据线DLr可以连接到发射相同颜色的光的多个第一发光元件LE1。
布置在第h+2列COLh+2中的第一发光元件LE1可以经由第一连接线CL1连接到布置在第h+4列COLh+4中的第三发光元件LE3下面的第一像素电路PC1。布置在第h+4列COLh+4中的第一数据线DLr可以经由第二连接线CL2连接到第一像素电路PC1。
第二像素电路PC2可以布置在第h+1列COLh+1、第h+3列COLh+3和第h+5列COLh+5中。第二像素电路PC2可以布置在第二发光元件LE2下面。
第二数据线DLg可以布置在第h+1列COLh+1、第h+3列COLh+3和第h+5列COLh+5中的每一者中。第二数据线DLg可以连接到第二像素电路PC2。第二数据线DLg可以经由第二像素电路PC2连接到第二发光元件LE2。
布置在第h+4列COLh+4中的第一像素电路PC1可以比布置在第h列COLh和第h+2列COLh+2中的第一像素电路PC1和第三像素电路PC3靠近虚设电路区域DCA。布置在第h+5列COLh+5中的第二像素电路PC2可以比布置在第h+1列COLh+1和第h+3列COLh+3中的第二像素电路PC2靠近虚设电路区域DCA。虚设像素电路DPC可以布置在第h+6列COLh+6中。虚设像素电路DPC可以连接到布置在第h+4列COLh+4中的第三发光元件LE3。虚设数据线DDL可以连接到虚设像素电路DPC。虚设数据线DDL可以经由虚设像素电路DPC连接到布置在第h+4列COLh+4中的第三发光元件LE3。
布置在第h+4列COLh+4中的第三发光元件LE3可以经由第一连接线CL1连接到虚设像素电路DPC。虚设数据线DDL可以经由第二连接线CL2连接到虚设像素电路DPC。
在下文中，将描述布置在图5的区域BB中的四个发光元件LE1、LE2和LE3以及虚设像素电路DPC的配置作为代表性示例，以更详细地说明邻近于虚设电路区域DCA的发光元件LE1、LE2和LE3与虚设像素电路DPC之间的连接关系。
布置在第h+4列COLh+4和第h+5列COLh+5以及第k行Rk和第k+1行Rk+1中的四个发光元件LE1、LE2和LE3可以布置在区域BB中。布置在区域BB中的四个发光元件LE1、LE2和LE3可以邻近于一个虚设像素电路DPC。
第三发光元件LE3可以在第一方向DR1上邻近于第一发光元件LE1。第二发光元件LE2可以在第二方向DR2上邻近于第一发光元件LE1和第三发光元件LE3中的每一者。第二发光元件LE2可以布置在第一发光元件LE1和第三发光元件LE3与虚设电路区域DCA之间。
多个第一像素电路PC1可以分别布置在第一发光元件LE1和第三发光元件LE3下面，并且多个第二像素电路PC2可以分别布置在多个第二发光元件LE2下面。第一发光元件LE1可以连接到布置在第一发光元件LE1下面的第一像素电路PC1，并且第三发光元件LE3可以连接到虚设像素电路DPC。多个第二发光元件LE2可以分别连接到第二像素电路PC2。虚设像素电路DPC可以与第一像素电路PC1和第二像素电路PC2定位在同一层上。
在第二方向DR2上，虚设像素电路DPC可以具有比多个第一像素电路PC1中的每一个的第二宽度W2小的第一宽度W1。在第二方向DR2上，虚设像素电路DPC的第一宽度W1可以小于多个第二像素电路PC2中的每一个的第二宽度W2。在第二方向DR2上，第三像素电路PC3可以与第一像素电路PC1和第二像素电路PC2具有相同的第二宽度W2。在第一方向DR1上，虚设像素电路DPC可以具有比第一像素电路PC1、第二像素电路PC2和第三像素电路PC3中的每一者的长度长的长度。
当在第二方向DR2上观察时，虚设像素电路DPC可以布置为与在第一方向DR1上布置的两个第一像素电路PC1重叠。虚设像素电路DPC可以定位在与在第一方向DR1上布置的所述两个第一像素电路PC1对应的区域中，并且可以具有比第一像素电路PC1的第二宽度W2小的第一宽度W1。
当在第二方向DR2上观察时，虚设像素电路DPC可以布置为与在第一方向DR1上布置的两个第二像素电路PC2或在第一方向DR1上布置的两个第三像素电路PC3重叠。
当在平面中观察时，虚设像素电路DPC的面积可以小于所述两个第一像素电路PC1的面积的和。此外，虚设像素电路DPC的面积可以小于所述两个第二像素电路PC2的面积的和或者所述两个第三像素电路PC3的面积的和。
定位在区域BB的第三发光元件LE3下面的第一像素电路PC1可以连接到布置在第k+1行Rk+1和第h+2列COLh+2中的第一发光元件LE1。布置在第k+1行Rk+1和第h+2列COLh+2中的第一发光元件LE1可以在第二方向DR2上与布置在区域BB中的第三发光元件LE3间隔开。
虚设像素电路DPC的数量可以小于布置在每一列中的像素电路的数量。作为示例，虚设像素电路DPC的数量可以小于布置在第h+4列COLh+4中的第一像素电路PC1的数量。根据一些实施例，虚设像素电路DPC的数量可以对应于布置在第h+4列COLh+4中的第一像素电路PC1的数量的一半。一个虚设像素电路DPC可以布置为对应于两个第一像素电路PC1。
在布置在虚设电路区域DCA中的虚设像素电路的数量和面积与布置在第h+4列COLh+4中的第一像素电路PC1的数量和面积相同的情况下，虚设电路区域DCA可能扩展。
然而，根据本公开，定位在虚设电路区域DCA中的虚设像素电路DPC的数量可以小于第一像素电路PC1的数量，并且虚设像素电路DPC的宽度可以小于第一像素电路PC1的宽度。作为示例，虚设像素电路DPC可以具有比第一像素电路PC1的第二宽度W2小的第一宽度W1，并且可以定位在与两个第一像素电路PC1对应的区域中。因此，用于虚设像素电路DPC的虚设电路区域DCA可以减小。
下面将更详细地描述第一像素电路PC1、第二像素电路PC2和第三像素电路PC3以及虚设像素电路DPC的电路配置和结构。
描述了其中第三发光元件LE3连接到虚设像素电路DPC的结构作为代表性示例，然而，本公开不应限于此或由此限制。作为示例，在去除第h+4列COLh+4和第h+5列COLh+5的情况下，布置在第h+2列COLh+2中的第一发光元件LE1可以连接到虚设像素电路DPC。
在其中显示区域DA的像素PX(见图4)以与图5中所示相同的方式布置的情况下，虚设像素电路DPC可以布置在邻近于显示区域DA的右侧的虚设电路区域DCA中，然而，本公开不应限于此或由此限制。根据一些实施例，在图4中所示的像素PX左右颠倒的情况下，虚设像素电路DPC可以定位在邻近于显示区域DA的左侧的虚设电路区域DCA中。
图7是根据本公开的一些实施例的图5中所示的定位在第k行Rk和第h列COLh中的第一像素电路PC1的电路图。图8是根据本公开的一些实施例的图7中所示的信号的时序图。图9是根据本公开的一些实施例的图5中所示的定位在第k+1行Rk+1和第h+2列COLh+2中的第三像素电路PC3以及定位在第k+1行Rk+1和第h+4列COLh+4中的第一像素电路PC1的电路图。
参考图7和图8，第一发光元件LE1可以连接到第一像素电路PC1并且可以由第一像素电路PC1驱动。第一像素电路PC1可以连接到第一数据线DLr。
第一像素电路PC1可以包括多个晶体管T1至T7和电容器CP。晶体管T1至T7和电容器CP可以响应于数据电压控制流过第一发光元件LE1的电流的量。第一发光元件LE1可以响应于提供到第一发光元件LE1的电流的量而以预定亮度发射光。
晶体管T1至T7中的每一者可以包括输入电极(或源极电极)、输出电极(或漏极电极)和控制电极(或栅极电极)。在以下描述中，为了便于说明，所述输入电极和所述输出电极中的一个电极可以被称为第一电极，并且所述输入电极和所述输出电极中的另一电极可以被称为第二电极。
晶体管T1至T7可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7。第一晶体管T1可以被限定为驱动晶体管，并且第二晶体管T2可以被限定为开关晶体管。第三晶体管T3可以被限定为补偿晶体管。第四晶体管T4和第七晶体管T7可以被限定为初始化晶体管。第五晶体管T5和第六晶体管T6可以被限定为发射控制晶体管。
第一发光元件LE1可以被限定为有机发光元件。第一发光元件LE1可以包括阳极和阴极。第一发光元件LE1的阳极可以经由第六晶体管T6、第一晶体管T1和第五晶体管T5连接到第一电源线PL1。第一电压ELVDD可以经由第一电源线PL1施加到第一发光元件LE1的阳极。
第一发光元件LE1的阴极可以接收第二电压ELVSS，第二电压ELVSS具有比第一电压ELVDD的电压电平低的电压电平。第二电压ELVSS可以经由图4中所示的第二电源线PL2施加到第一发光元件LE1。
第一晶体管T1可以连接到第五晶体管T5和第六晶体管T6。第一晶体管T1可以包括经由第五晶体管T5连接到第一电源线PL1的第一电极、经由第六晶体管T6连接到第一发光元件LE1的阳极的第二电极、以及连接到第一节点N1的控制电极。第一晶体管T1的第一电极可以连接到第五晶体管T5，并且第一晶体管T1的第二电极可以连接到第六晶体管T6。
第一晶体管T1的第一电极可以经由第五晶体管T5接收第一电压ELVDD。第一晶体管T1可以响应于施加到第一晶体管T1的控制电极的电压控制流过第一发光元件LE1的电流的量。
第二晶体管T2可以连接到第一数据线DLr和第一晶体管T1的第一电极。第二晶体管T2可以包括连接到第一数据线DLr的第一电极、连接到第一晶体管T1的第一电极的第二电极以及接收第i写入扫描信号GWi的控制电极。
第二晶体管T2可以响应于第i写入扫描信号GWi而导通，并且可以将第一数据线DLr和第一晶体管T1的第一电极电连接。第二晶体管T2可以执行开关操作以将经由第一数据线DLr施加到第二晶体管T2的数据电压施加到第一晶体管T1的第一电极。
第三晶体管T3可以连接到第一晶体管T1的第二电极和第一节点N1。第三晶体管T3可以包括连接到第一晶体管T1的第二电极的第一电极、连接到第一节点N1的第二电极、以及接收第i写入扫描信号GWi的控制电极。
第三晶体管T3可以响应于第i写入扫描信号GWi而导通，并且可以将第一晶体管T1的第二电极和第一晶体管T1的控制电极电连接。当第三晶体管T3导通时，第一晶体管T1可以以二极管配置连接。
第四晶体管T4可以连接到第一节点N1并且可以接收初始化电压Vint。第四晶体管T4可以包括连接到第一节点N1的第一电极、接收初始化电压Vint的第二电极、以及接收第i初始化扫描信号GIi的控制电极。第四晶体管T4可以响应于第i初始化扫描信号GIi而导通，并且可以将初始化电压Vint提供到第一节点N1。
第五晶体管T5可以连接到第一电源线PL1和第一晶体管T1。第五晶体管T5可以包括连接到第一电源线PL1的第一电极、连接到第一晶体管T1的第一电极的第二电极、以及接收第i发射信号ESi的控制电极。
第六晶体管T6可以连接到第一晶体管T1和第一发光元件LE1。第六晶体管T6可以包括连接到第一晶体管T1的第二电极的第一电极、连接到第一发光元件LE1的阳极的第二电极、以及接收第i发射信号ESi的控制电极。
第五晶体管T5和第六晶体管T6可以响应于第i发射信号ESi而导通。第一电压ELVDD可以通过导通的第五晶体管T5和第六晶体管T6提供到第一发光元件LE1，并且因此，驱动电流可以流过第一发光元件LE1。因此，第一发光元件LE1可以发射光。
第七晶体管T7可以接收初始化电压Vint并且可以连接到第一发光元件LE1。第七晶体管T7可以包括连接到第一发光元件LE1的阳极的第一电极、接收初始化电压Vint的第二电极、以及接收第i初始化扫描信号GIi的控制电极。
第七晶体管T7可以响应于第i初始化扫描信号GIi而导通，并且可以将初始化电压Vint提供到第一发光元件LE1的阳极。根据一些实施例，可以省略第七晶体管T7。
电容器CP可以连接到第一电源线PL1和第一节点N1。电容器CP可以包括连接到第一电源线PL1的第一电极和连接到第一节点N1的第二电极。当第五晶体管T5和第六晶体管T6导通时，可以根据在电容器CP中充电的电压确定流过第一晶体管T1的电流的量。
晶体管T1至T7中的每一者可以是PMOS晶体管，然而，其不应限于此或由此限制。根据一些实施例，晶体管T1至T7中的每一者可以是NMOS晶体管。
尽管上面的描述是参照第一像素电路PC1作出的，但是图5中的第二像素电路PC2和第三像素电路PC3也可以与第一像素电路PC1具有基本上相同的配置。
参考图9，第一发光元件LE1和第三像素电路PC3可以布置在第k+1行Rk+1和第h+2列COLh+2中。第一发光元件LE1可以不连接到第k+1行Rk+1和第h+2列COLh+2中的第三像素电路PC3。
第三发光元件LE3和第一像素电路PC1可以布置在第k+1行Rk+1和第h+4列COLh+4中。第三发光元件LE3可以不连接到第k+1行Rk+1和第h+4列COLh+4中的第一像素电路PC1。
布置在第k+1行Rk+1和第h+2列COLh+2中的第一发光元件LE1可以连接到布置在第k+1行Rk+1和第h+4列COLh+4中的第一像素电路PC1。第一发光元件LE1可以经由上面描述的第一连接线CL1连接到第一像素电路PC1。
图10是根据本公开的一些实施例的图5中所示的定位在第k+1行Rk+1和第h+4列COLh+4中的第一像素电路PC1以及邻近于第一像素电路PC1的虚设像素电路DPC的电路图。
参考图10，第三发光元件LE3和第一像素电路PC1可以布置在第k+1行Rk+1和第h+4列COLh+4中。在第k+1行Rk+1和第h+4列COLh+4中，第三发光元件LE3可以不连接到第一像素电路PC1。虚设像素电路DPC可以连接到布置在第k+1行Rk+1和第h+4列COLh+4中的第三发光元件LE3。第三发光元件LE3可以经由上面描述的第一连接线CL1连接到虚设像素电路DPC。第三发光元件LE3可以连接到虚设像素电路DPC并且可以由虚设像素电路DPC驱动。
虚设像素电路DPC可以包括多个晶体管T1-1至T7-1和电容器CP-1。虚设像素电路DPC的电路配置可以与图7中所示的第一像素电路PC1的电路配置基本上相同。因此，将简要地描述晶体管T1-1至T7-1和电容器CP-1之间的连接关系。
晶体管T1-1至T7-1可以包括第一-第一晶体管T1-1、第二-第一晶体管T2-1、第三-第一晶体管T3-1、第四-第一晶体管T4-1、第五-第一晶体管T5-1、第六-第一晶体管T6-1和第七-第一晶体管T7-1。第三发光元件LE3的阳极可以连接到第六-第一晶体管T6-1，并且第三发光元件LE3的阴极可以接收第二电压ELVSS。
第一-第一晶体管T1-1可以包括经由第五-第一晶体管T5-1连接到第一电源线PL1的第一电极、经由第六-第一晶体管T6-1连接到第三发光元件LE3的阳极的第二电极、以及连接到第二节点N2的控制电极。
第二-第一晶体管T2-1可以连接到虚设数据线DDL和第一-第一晶体管T1-1的第一电极。第二-第一晶体管T2-1可以包括连接到虚设数据线DDL的第一电极、连接到第一-第一晶体管T1-1的第一电极的第二电极、以及接收第i写入扫描信号GWi的控制电极。
第三-第一晶体管T3-1可以连接到第一-第一晶体管T1-1的第二电极和第二节点N2。第三-第一晶体管T3-1可以包括连接到第一-第一晶体管T1-1的第二电极的第一电极、连接到第二节点N2的第二电极、以及接收第i写入扫描信号GWi的控制电极。
第四-第一晶体管T4-1可以连接到第二节点N2并且可以接收初始化电压Vint。第四-第一晶体管T4-1可以包括连接到第二节点N2的第一电极、接收初始化电压Vint的第二电极、以及接收第i初始化扫描信号GIi的控制电极。
第五-第一晶体管T5-1可以连接到第一电源线PL1和第一-第一晶体管T1-1。第五-第一晶体管T5-1可以包括连接到第一电源线PL1的第一电极、连接到第一-第一晶体管T1-1的第一电极的第二电极、以及接收第i发射信号ESi的控制电极。
第六-第一晶体管T6-1可以连接到第一-第一晶体管T1-1和第三发光元件LE3。第六-第一晶体管T6-1可以包括连接到第一-第一晶体管T1-1的第二电极的第一电极、连接到第三发光元件LE3的阳极的第二电极、以及接收第i发射信号ESi的控制电极。
第七-第一晶体管T7-1可以接收初始化电压Vint并且可以连接到第三发光元件LE3。第七-第一晶体管T7-1可以包括连接到第三发光元件LE3的阳极的第一电极、接收初始化电压Vint的第二电极、以及接收第i+1初始化扫描信号GIi+1的控制电极。与第一像素电路PC1的第七晶体管T7不同，虚设像素电路DPC的第七-第一晶体管T7-1可以响应于第i+1初始化扫描信号GIi+1而导通。
结合图8，第i+1初始化扫描信号GIi+1可以与第i写入扫描信号GWi具有基本上相同的时序。基本上，第i+1初始化扫描信号GIi+1和第i写入扫描信号GWi可以由相同的信号形成。第i初始化扫描信号GIi可以是在第i+1初始化扫描信号GIi+1和第i写入扫描信号GWi之前的时序产生的信号。
电容器CP-1可以连接到第一电源线PL1和第二节点N2。电容器CP-1可以包括连接到第一电源线PL1的第一电极和连接到第二节点N2的第二电极。
晶体管T1-1至T7-1中的每一者可以是PMOS晶体管，然而，它们不应限于此或由此限制。根据一些实施例，晶体管T1-1至T7-1中的每一者可以是NMOS晶体管。
图11是根据本公开的一些实施例的图7中所示的第一发光元件LE1、第一晶体管T1和第六晶体管T6的截面图。
参考图11，第一发光元件LE1可以包括第一电极AE、第二电极CE、空穴控制层HCL、电子控制层ECL和发光层EML。第一电极AE可以是阳极，并且第二电极CE可以是阴极。
第一晶体管T1和第六晶体管T6以及第一发光元件LE1可以定位在基底SUB上。显示区域DA可以包括发光区域LA和在发光区域LA周围的非发光区域NLA。第一发光元件LE1可以定位在发光区域LA中。
因为第一晶体管T1和第六晶体管T6具有基本上相同的在截面中的结构，所以在下文中将更详细地描述第六晶体管T6的在截面中的结构，并且将省略第一晶体管T1的细节。
缓冲层BFL可以定位在基底SUB上，并且缓冲层BFL可以是无机层。半导体层可以定位在缓冲层BFL上。半导体层可以包括多晶硅、非晶硅或金属氧化物。
半导体层可以用N型掺杂剂或P型掺杂剂掺杂。半导体层可以包括高掺杂区和低掺杂区。高掺杂区可以具有比低掺杂区的导电率大的导电率，并且可以被形成为第六源极区域S6和第六漏极区域D6。低掺杂区可以被形成为第六沟道区域A6。
第六晶体管T6的第六源极区域S6、第六沟道区域A6和第六漏极区域D6可以由半导体层形成。第六源极区域S6和第六漏极区域D6可以基本上用作第六晶体管T6的源极电极和漏极电极。
第一绝缘层INS1可以定位在半导体层上。第六晶体管T6的第六栅极电极G6(或控制电极)可以定位在第一绝缘层INS1上。
第二绝缘层INS2可以定位在第六栅极电极G6上。虚设电极DME可以定位在第二绝缘层INS2上。虚设电极DME可以定位在第一晶体管T1的第一栅极电极G1(或控制电极)上，并且可以与第一栅极电极G1重叠。第三绝缘层INS3可以定位在第二绝缘层INS2上以覆盖虚设电极DME。
连接电极CNE可以定位在第六晶体管T6与第一发光元件LE1之间。连接电极CNE可以将第六晶体管T6和第一发光元件LE1连接。连接电极CNE可以包括第一连接电极CNE1和定位在第一连接电极CNE1上的第二连接电极CNE2。
第一连接电极CNE1可以定位在第六晶体管T6上并且可以连接到第六晶体管T6。第二连接电极CNE2可以定位在第一连接电极CNE1与第一电极AE之间并且可以连接到第一连接电极CNE1和第一电极AE。
第一连接电极CNE1可以定位在第三绝缘层INS3上并且可以经由穿过第一绝缘层INS1至第三绝缘层INS3限定的第一接触孔CH1连接到第六漏极区域D6。第四绝缘层INS4可以定位在第三绝缘层INS3上，以覆盖第一连接电极CNE1。第五绝缘层INS5可以定位在第四绝缘层INS4上。
第二连接电极CNE2可以定位在第五绝缘层INS5上。第二连接电极CNE2可以经由穿过第四绝缘层INS4和第五绝缘层INS5限定的第二接触孔CH2连接到第一连接电极CNE1。
第六绝缘层INS6可以定位在第二连接电极CNE2上。从缓冲层BFL到第六绝缘层INS6的层可以被限定为电路元件层DP-CL。第一绝缘层INS1到第六绝缘层INS6中的每一者可以是无机层或有机层。
第一电极AE可以定位在第六绝缘层INS6上。第一电极AE可以经由穿过第六绝缘层INS6限定的第三接触孔CH3连接到第二连接电极CNE2。暴露第一电极AE的预定部分的像素限定层PDL可以定位在第一电极AE和第六绝缘层INS6上。开口PX_OP可以穿过像素限定层PDL限定，以暴露第一电极AE的预定部分。
空穴控制层HCL可以定位在第一电极AE和像素限定层PDL上。空穴控制层HCL可以公共地定位在发光区域LA和非发光区域NLA中。空穴控制层HCL可以包括空穴传输层和空穴注入层。
发光层EML可以定位在空穴控制层HCL上。发光层EML可以布置在与开口PX_OP对应的区域中。发光层EML可以包括有机材料和/或无机材料。发光层EML可以发射红光、绿光和蓝光中的一种。
电子控制层ECL可以定位在发光层EML和空穴控制层HCL上。电子控制层ECL可以公共地定位在发光区域LA和非发光区域NLA中。电子控制层ECL可以包括电子传输层和电子注入层。
第二电极CE可以定位在电子控制层ECL上。第二电极CE可以遍及多个像素PX(见图4)公共地布置。薄膜封装层TFE可以定位在第一发光元件LE1上。其中定位第一发光元件LE1的层可以被限定为显示元件层DP-LE。
根据上面的堆叠结构，第一像素电路PC1可以比第一发光元件LE1定位在低的位置处。因此，在图5中，第一像素电路PC1、第二像素电路PC2和第三像素电路PC3可以定位在第一发光元件LE1、第二发光元件LE2和第三发光元件LE3下面。
根据一些实施例，图7中所示的其它晶体管T2至T5和T7可以比第一发光元件LE1定位在低的位置处。第一晶体管T1至第七晶体管T7可以分布并布置在图5的虚线框区域内的不同位置处。当在平面中观察时，一些晶体管可以与第一发光元件LE1重叠。
第一电压ELVDD(见图7)可以施加到第一电极AE，并且第二电压ELVSS(见图7)可以施加到第二电极CE。注入到发光层EML中的空穴和电子可以复合以产生激子，并且第一发光元件LE1可以通过从激发态返回到基态的激子发射光。第一发光元件LE1可以发射光，并且因此，可以显示图像。
图12是根据本公开的一些实施例的图10中所示的虚设像素电路DPC和第三发光元件LE3之间的连接关系的截面图。
参考图12，第三发光元件LE3、第一-第一晶体管T1-1和第六-第一晶体管T6-1可以具有与图11中所示的第一发光元件LE1、第一晶体管T1和第六晶体管T6的在截面中的结构基本上相同的在截面中的结构。因此，在下文中，将参照图12主要描述与图11中所示的配置不同的配置。在图12中，在第三发光元件LE3下面仅示出了第一晶体管T1作为示例。
第一-第一晶体管T1-1和第六-第一晶体管T6-1可以布置在虚设电路区域DCA中。根据一些实施例，图10中的虚设像素电路DPC的第二-第一晶体管T2-1至第五-第一晶体管T5-1和第七-第一晶体管T7-1也可以布置在虚设电路区域DCA中。
第三发光元件LE3可以定位在显示区域DA中。第三发光元件LE3的第一电极AE可以延伸到邻近于显示区域DA的虚设电路区域DCA。第一电极AE可以延伸，以形成第一连接线CL1。
延伸到虚设电路区域DCA的第一电极AE可以连接到第六-第一晶体管T6-1。作为示例，延伸到虚设电路区域DCA的第一连接线CL1可以经由包括第一连接电极CNE1'和第二连接电极CNE2'的连接电极CNE'连接到第六-第一晶体管T6-1的第六漏极区域D6'。因此，第三发光元件LE3可以连接到定位在虚设电路区域DCA中的虚设像素电路DPC。
在虚设电路区域DCA中，像素限定层PDL和薄膜封装层TFE可以定位在第一连接线CL1上。第三发光元件LE3可以不定位在虚设电路区域DCA中。
第一像素电路PC1的第一晶体管T1可以定位在第三发光元件LE3下面。
图13A至图13E是根据本公开的一些实施例的图7中所示的第一像素电路PC1的结构的平面图。
参考图13A，图13A中所示的半导体图案SMT可以定位在图11中所示的基底SUB上。半导体图案SMT可以具有基本上S形状。
第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的第一源极区域S1、第二源极区域S2、第三源极区域S3、第四源极区域S4、第五源极区域S5、第六源极区域S6和第七源极区域S7、第一漏极区域D1、第二漏极区域D2、第三漏极区域D3、第四漏极区域D4、第五漏极区域D5、第六漏极区域D6和第七漏极区域D7以及第一沟道区域A1、第二沟道区域A2、第三沟道区域A3、第四沟道区域A4、第五沟道区域A5、第六沟道区域A6和第七沟道区域A7可以由半导体图案SMT形成。第一沟道区域A1至第七沟道区域A7中的每一者可以被限定在第一源极区域S1至第七源极区域S7中的对应源极区域与第一漏极区域D1至第七漏极区域D7中的对应漏极区域之间。
第一晶体管T1的第一源极区域S1、第一沟道区域A1和第一漏极区域D1可以在第二方向DR2上布置。第二晶体管T2的第二漏极区域D2和第五晶体管T5的第五漏极区域D5可以从第一晶体管T1的第一源极区域S1延伸。第六晶体管T6的第六源极区域S6和第三晶体管T3的第三源极区域S3可以从第一晶体管T1的第一漏极区域D1延伸。
第四晶体管T4的第四源极区域S4可以从第三晶体管T3的第三漏极区域D3延伸。第七晶体管T7的第七漏极区域D7可以从第四晶体管T4的第四漏极区域D4延伸。
参考图13B，第一栅极图案GPT1可以定位在半导体图案SMT(见图13A)上。第一栅极图案GPT1可以包括第i初始化扫描线GILi、第i写入扫描线GWLi、第一栅极电极G1和第i发射线ELi。第i初始化扫描线GILi、第i写入扫描线GWLi和第i发射线ELi可以在第二方向DR2上延伸并且可以在第一方向DR1上布置。
第i初始化扫描线GILi可以接收上面描述的第i初始化扫描信号GIi(见图7)。第i写入扫描线GWLi可以接收上面描述的第i写入扫描信号GWi(见图7)。第i发射线ELi可以接收上面描述的第i发射信号ESi(见图7)。
第一栅极电极G1可以定位在第i发射线ELi与第i写入扫描线GWLi之间。第i写入扫描线GWLi可以定位在第一栅极电极G1与第i初始化扫描线GILi之间。
第一晶体管T1的第一栅极电极G1可以由第一栅极图案GPT1形成。第一栅极电极G1可以布置为与第一沟道区域A1重叠。
第i发射线ELi可以延伸为与半导体图案SMT交叉。第五晶体管T5的第五栅极电极G5和第六晶体管T6的第六栅极电极G6可以由第i发射线ELi形成。
当在平面中观察时，第i发射线ELi的与半导体图案SMT重叠的部分可以被限定为第五栅极电极G5和第六栅极电极G6。当在平面中观察时，第五栅极电极G5可以与第五沟道区域A5重叠，并且第六栅极电极G6可以与第六沟道区域A6重叠。
第i写入扫描线GWLi可以延伸为与半导体图案SMT交叉。第二晶体管T2的第二栅极电极G2和第三晶体管T3的第三栅极电极G3可以由第i写入扫描线GWLi形成。
当在平面中观察时，第i写入扫描线GWLi的与半导体图案SMT重叠的部分可以被限定为第二栅极电极G2和第三栅极电极G3。当在平面中观察时，第二栅极电极G2可以与第二沟道区域A2重叠，并且第三栅极电极G3可以与第三沟道区域A3重叠。
第i初始化扫描线GILi可以延伸为与半导体图案SMT交叉。第四晶体管T4的第四栅极电极G4和第七晶体管T7的第七栅极电极G7可以由第i初始化扫描线GILi形成。
当在平面中观察时，第i初始化扫描线GILi的与半导体图案SMT重叠的部分可以被限定为第四栅极电极G4和第七栅极电极G7。当在平面中观察时，第四栅极电极G4可以与第四沟道区域A4重叠，并且第七栅极电极G7可以与第七沟道区域A7重叠。
第二晶体管T2和第六晶体管T6可以布置为第一晶体管T1介于它们之间，并且可以相对于第一晶体管T1在第一斜线方向(diagonal direction)DDR1上布置。第三晶体管T3和第五晶体管T5可以布置为第一晶体管T1介于它们之间，并且可以相对于第一晶体管T1在第二斜线方向DDR2上布置。
第一斜线方向DDR1可以在由第一方向DR1和第二方向DR2限定的平面上与第一方向DR1和第二方向DR2交叉。第二斜线方向DDR2可以与第一斜线方向DDR1交叉。
第四晶体管T4和第七晶体管T7可以在第二方向DR2上布置，并且第二晶体管T2和第三晶体管T3可以在第一方向DR1上与第四晶体管T4和第七晶体管T7间隔开并且可以在第二方向DR2上布置。第五晶体管T5和第六晶体管T6可以在第一方向DR1上与第二晶体管T2和第三晶体管T3间隔开并且可以在第二方向DR2上布置。第二晶体管T2和第三晶体管T3可以定位在第四晶体管T4和第七晶体管T7与第五晶体管T5和第六晶体管T6之间。
在下文中，在图13C至图13E中将省略源极区域S1至S7、漏极区域D1至D7和沟道区域A1至A7的附图标记，以简要地示出配置，并且将示出晶体管T1至T7的附图标记。将参照图13B作出对源极区域S1至S7、漏极区域D1至D7、沟道区域A1至A7以及栅极电极G1至G7的描述。
参考图13B和图13C，第二栅极图案GPT2可以定位在第一栅极图案GPT1上。第二栅极图案GPT2可以包括虚设电极DME和初始化线VIL。虚设电极DME可以是图11中所示的虚设电极DME。虚设电极DME和初始化线VIL可以定位在同一层上。虚设电极DME和初始化线VIL可以通过对相同的材料图案化基本上同时形成。
当在平面中观察时，虚设电极DME可以与第一栅极电极G1部分地重叠。开口OP可以穿过虚设电极DME而限定。上面描述的电容器CP(见图7)可以由彼此重叠的虚设电极DME和第一栅极电极G1形成。
初始化线VIL可以在第一方向DR1上与虚设电极DME间隔开，并且可以在第二方向DR2上延伸。初始化线VIL可以邻近于第四晶体管T4和第七晶体管T7。初始化线VIL可以接收上面描述的初始化电压Vint(见图7)。
参考图13B和图13D，第一电极图案EPT1可以定位在第二栅极图案GPT2(见图13C)上。第一电极图案EPT1可以包括第一连接电极CNE1、第一-第一连接电极CNE1-1和第一-第二连接电极CNE1-2。
第一连接电极CNE1可以是图11中所示的第一连接电极CNE1。第一连接电极CNE1、第一-第一连接电极CNE1-1和第一-第二连接电极CNE1-2可以定位在同一层上。第一连接电极CNE1、第一-第一连接电极CNE1-1和第一-第二连接电极CNE1-2可以通过对相同的材料图案化基本上同时形成。
第一连接电极CNE1可以连接到第六晶体管T6。作为示例，第一连接电极CNE1可以经由第一接触孔CH1连接到第六漏极区域D6。第一接触孔CH1可以是图11中所示的第一接触孔CH1。
第一-第一连接电极CNE1-1可以将初始化线VIL连接到第四晶体管T4和第七晶体管T7。作为示例，第一-第一连接电极CNE1-1可以经由第一-第一接触孔CH1-1连接到初始化线VIL以及第四漏极区域D4和第七漏极区域D7。第一-第一接触孔CH1-1可以与第一接触孔CH1通过基本上相同的工艺形成。
第一-第二连接电极CNE1-2可以将第一晶体管T1连接到第三晶体管T3。作为示例，第一-第二连接电极CNE1-2可以经由第一-第二接触孔CH1-2连接到第一栅极电极G1和第三漏极区域D3。第一-第二连接电极CNE1-2可以经由第一-第二接触孔CH1-2之中的与开口OP重叠的第一-第二接触孔CH1-2连接到第一栅极电极G1。第一-第二接触孔CH1-2可以与第一接触孔CH1通过基本上相同的工艺形成。
参考图13B和图13E，第二电极图案EPT2可以定位在第一电极图案EPT1(见图13D)上。第二电极图案EPT2可以包括第二连接电极CNE2、数据线DL和第一电源线PL1。
第二连接电极CNE2可以是图11中所示的第二连接电极CNE2。第二连接电极CNE2、数据线DL和第一电源线PL1可以定位在同一层上。第二连接电极CNE2、数据线DL和第一电源线PL1可以通过对相同的材料图案化基本上同时形成。
第二连接电极CNE2可以连接到第一连接电极CNE1。作为示例，第二连接电极CNE2可以经由第二接触孔CH2连接到第一连接电极CNE1。第二接触孔CH2可以是图11中所示的第二接触孔CH2。根据一些实施例，第二连接电极CNE2可以连接到图11中所示的发光元件LE1的第一电极AE。
数据线DL可以连接到第二晶体管T2。作为示例，数据线DL可以经由第二-第一接触孔CH2-1连接到第二晶体管T2的第二源极区域S2。第二-第一接触孔CH2-1可以与第二接触孔CH2通过基本上相同的工艺形成。
第一电源线PL1可以连接到第五晶体管T5。作为示例，第一电源线PL1可以经由第二-第二接触孔CH2-2连接到第五晶体管T5的第五源极区域S5。第二-第二接触孔CH2-2可以与第二接触孔CH2通过基本上相同的工艺形成。
第一晶体管T1至第七晶体管T7可以分布并布置于在第二方向DR2上具有比虚设像素电路DPC(见图5)的宽度大的宽度的第一像素电路PC1中的上面描述的位置中。
图14A至图14D和图14F是根据本公开的一些实施例的图10中所示的虚设像素电路DPC的结构的平面图。图14E是根据本公开的一些实施例的沿着图14D中所示的线I-I'截取的截面图。
作为示例，在图14A至图14D和图14F中，邻近于虚设电路区域DCA并且与虚设像素电路DPC对应的两个第一像素电路PC1用虚线表示。
参考图14A，图14A中所示的半导体图案SMT可以定位在图12中所示的基底SUB上。在下文中，术语“宽度”可以表示在第二方向DR2上测量的值，并且术语“长度”可以表示在第一方向DR1上测量的值。
图14A中所示的半导体图案SMT可以具有比图13A中所示的半导体图案SMT的宽度小的宽度。此外，图14A中所示的半导体图案SMT可以具有比图13A中所示的半导体图案SMT的长度大的长度。因此，虚设像素电路DPC可以在第二方向DR2上具有比第一像素电路PC1的宽度小的宽度，并且可以在第一方向DR1上具有比第一像素电路PC1的长度大的长度。
第一-第一晶体管T1-1、第二-第一晶体管T2-1、第三-第一晶体管T3-1、第四-第一晶体管T4-1、第五-第一晶体管T5-1、第六-第一晶体管T6-1和第七-第一晶体管T7-1的第一源极区域S1'、第二源极区域S2'、第三源极区域S3'、第四源极区域S4'、第五源极区域S5'、第六源极区域S6'和第七源极区域S7'、第一漏极区域D1'、第二漏极区域D2'、第三漏极区域D3'、第四漏极区域D4'、第五漏极区域D5'、第六漏极区域D6'和第七漏极区域D7'以及第一沟道区域A1'、第二沟道区域A2'、第三沟道区域A3'、第四沟道区域A4'、第五沟道区域A5'、第六沟道区域A6'和第七沟道区域A7'可以由半导体图案SMT形成。第一沟道区域A1'至第七沟道区域A7'中的每一者可以定位在第一源极区域S1'至第七源极区域S7'中的对应源极区域与第一漏极区域D1'至第七漏极区域D7'中的对应漏极区域之间。
与第一晶体管T1不同，第一-第一晶体管T1-1的第一源极区域S1'、第一沟道区域A1'和第一漏极区域D1'可以在第一方向DR1上布置。第二-第一晶体管T2-1的第二漏极区域D2'和第五-第一晶体管T5-1的第五漏极区域D5'可以从第一-第一晶体管T1-1的第一源极区域S1'延伸。
第六-第一晶体管T6-1的第六源极区域S6'和第三-第一晶体管T3-1的第三源极区域S3'可以从第一-第一晶体管T1-1的第一漏极区域D1'延伸。第四-第一晶体管T4-1的第四源极区域S4'可以从第三-第一晶体管T3-1的第三漏极区域D3'延伸。第七-第一晶体管T7-1的第七源极区域S7'可以从第六-第一晶体管T6-1的第六漏极区域D6'延伸。
参考图14B，第一栅极图案GPT1可以定位在半导体图案SMT(见图14A)上。第一栅极图案GPT1可以包括第一栅极电极G1'、第i初始化扫描线GILi、第i写入扫描线GWLi、第i发射线ELi、第i+1初始化扫描线GILi+1、第i+1写入扫描线GWLi+1和第i+1发射线ELi+1。
第i初始化扫描线GILi、第i写入扫描线GWLi、第i+1初始化扫描线GILi+1、第i+1写入扫描线GWLi+1和第i+1发射线ELi+1可以在第二方向DR2上延伸并且可以在第一方向DR1上布置。第i发射线ELi可以在第二方向DR2上延伸并且可以被划分为多个部分，且第一-第一晶体管T1-1介于所述多个部分之间。
在第i发射线ELi延伸为与第一-第一晶体管T1-1的半导体层交叉的情况下，可能形成额外的晶体管。根据一些实施例，第i发射线ELi可以被划分为多个部分，使得第i发射线ELi可以不延伸为与第一-第一晶体管T1-1交叉。因此，第i发射线ELi可以不与第一-第一晶体管T1-1重叠。
第一栅极电极G1'和第i发射线ELi可以定位在第i写入扫描线GWLi与第i+1初始化扫描线GILi+1之间。第i写入扫描线GWLi可以定位在第i初始化扫描线GILi与第i发射线ELi之间。
第i+1初始化扫描线GILi+1可以定位在第i发射线ELi与第i+1写入扫描线GWLi+1之间。第i+1写入扫描线GWLi+1可以定位在第i+1初始化扫描线GILi+1与第i+1发射线ELi+1之间。
第i初始化扫描线GILi、第i写入扫描线GWLi和第i发射线ELi可以朝向布置在左侧处的两个第一像素电路PC1之中的定位在相对高的位置处的一个第一像素电路PC1延伸，并且可以连接到所述两个第一像素电路PC1之中的定位在相对高的位置处的所述一个第一像素电路PC1。
第i+1初始化扫描线GILi+1、第i+1写入扫描线GWLi+1和第i+1发射线ELi+1可以朝向布置在左侧处的所述两个第一像素电路PC1之中的定位在相对低的位置处的另一第一像素电路PC1延伸并且可以连接到所述两个第一像素电路PC1之中的定位在相对低的位置处的所述另一第一像素电路PC1。
根据一些实施例，第i+1初始化扫描线GILi+1、第i+1写入扫描线GWLi+1和第i+1发射线ELi+1可以分别接收第i+1初始化扫描信号GIi+1(见图10)、第i+1写入扫描信号和第i+1发射信号。
第一-第一晶体管T1-1的第一栅极电极G1'可以由第一栅极图案GPT1形成。第一栅极电极G1'可以布置为与第一沟道区域A1'重叠。
第i发射线ELi可以延伸为与半导体图案SMT交叉。第五-第一晶体管T5-1的第五栅极电极G5'和第六-第一晶体管T6-1的第六栅极电极G6'可以由第i发射线ELi形成。
当在平面中观察时，第i发射线ELi的与半导体图案SMT重叠的部分可以被限定为第五栅极电极G5'和第六栅极电极G6'。当在平面中观察时，第五栅极电极G5'可以与第五沟道区域A5'重叠，并且第六栅极电极G6'可以与第六沟道区域A6'重叠。
第i写入扫描线GWLi可以延伸为与半导体图案SMT交叉。第三-第一晶体管T3-1的第三栅极电极G3'可以由第i写入扫描线GWLi形成。
当在平面中观察时，第i写入扫描线GWLi的与半导体图案SMT重叠的部分可以被限定为第三栅极电极G3'。当在平面中观察时，第三栅极电极G3'可以与第三沟道区域A3'重叠。
第i初始化扫描线GILi可以延伸为与半导体图案SMT交叉。第四-第一晶体管T4-1的第四栅极电极G4'可以由第i初始化扫描线GILi形成。
当在平面中观察时，第i初始化扫描线GILi的与半导体图案SMT重叠的部分可以被限定为第四栅极电极G4'。当在平面中观察时，第四栅极电极G4'可以与第四沟道区域A4'重叠。
第i+1初始化扫描线GILi+1可以延伸为与半导体图案SMT交叉。第二-第一晶体管T2-1的第二栅极电极G2'和第七-第一晶体管T7-1的第七栅极电极G7'可以由第i+1初始化扫描线GILi+1形成。
当在平面中观察时，第i+1初始化扫描线GILi+1的与半导体图案SMT重叠的部分可以被限定为第二栅极电极G2'和第七栅极电极G7'。当在平面中观察时，第二栅极电极G2'可以与第二沟道区域A2'重叠，并且第七栅极电极G7'可以与第七沟道区域A7'重叠。
在图10中，第二-第一晶体管T2-1可以接收第i写入扫描信号GWi，并且第七-第一晶体管T7-1可以接收第i+1初始化扫描信号GIi+1。然而，第i写入扫描信号GWi和第i+1初始化扫描信号GIi+1可以是彼此基本上相同的信号。因此，第二-第一晶体管T2-1可以经由第i+1初始化扫描线GILi+1接收与第i写入扫描信号GWi相同的第i+1初始化扫描信号GIi+1并且可以正常地操作。
图13B中所示的第一源极区域S1、第一沟道区域A1和第一漏极区域D1在第二方向DR2上布置，然而，图14B中所示的第一源极区域S1'、第一沟道区域A1'和第一漏极区域D1'可以在第一方向DR1上布置。因此，第一-第一晶体管T1-1可以在第二方向DR2上具有比第一晶体管T1的宽度小的宽度，并且可以在第一方向DR1上具有比第一晶体管T1的长度长的长度。根据上面描述的结构，虚设像素电路DPC的宽度可以减小。
第一-第一晶体管T1-1可以布置为与虚设像素电路DPC的和在第一像素电路PC1之间的边界对应的部分重叠。作为示例，第一-第一晶体管T1-1可以与在第一像素电路PC1之间的边界处在虚设像素电路DPC中延伸的边界线BNL重叠。
第一-第一晶体管T1-1和第二-第一晶体管T2-1可以在第一方向DR1上布置。第五-第一晶体管T5-1和第六-第一晶体管T6-1可以布置为在第二方向DR2上邻近于彼此。
第四-第一晶体管T4-1、第三-第一晶体管T3-1、第五-第一晶体管T5-1和第六-第一晶体管T6-1、以及第七-第一晶体管T7-1可以在第一方向DR1上布置。根据上面描述的结构，在虚设像素电路DPC中沿着第一方向DR1布置的晶体管的数量可以大于在图13B中所示的第一像素电路PC1中沿着第一方向DR1布置的晶体管的数量。
第四-第一晶体管T4-1、第三-第一晶体管T3-1、第五-第一晶体管T5-1和第六-第一晶体管T6-1、以及第七-第一晶体管T7-1可以定位在第一-第一晶体管T1-1与显示区域DA之间。
第三-第一晶体管T3-1、第四-第一晶体管T4-1、第五-第一晶体管T5-1和第六-第一晶体管T6-1可以布置在虚设像素电路DPC的邻近于定位在第一发光元件LE1(例如，见图5)下面的第一像素电路PC1的区域中。第二-第一晶体管T2-1和第七-第一晶体管T7-1可以布置在虚设像素电路DPC的邻近于定位在第三发光元件LE3(例如，见图5)下面的第一像素电路PC1的区域中。
当比较图13B与图14B时，在虚设像素电路DPC中，晶体管T1-1至T7-1可以在被在第一方向DR1上分布得较长的同时布置。此外，第一-第一晶体管T1-1可以形成为在第一方向DR1上具有相对长的长度。结果，虚设像素电路DPC的在第二方向DR2上的宽度可以小于第一像素电路PC1的在第二方向DR2上的宽度。
在下文中，在图14C、图14D和图14F中将省略源极区域S1'至S7'、漏极区域D1'至D7'、沟道区域A1'至A7'和栅极电极G1'至G7'的附图标记，以简要地示出配置，并且将示出晶体管T1-1至T7-1的附图标记。将参照图14B作出对源极区域S1'至S7'、漏极区域D1'至D7'、沟道区域A1'至A7'以及栅极电极G1'至G7'的描述。
参考图14B和图14C，第二栅极图案GPT2可以定位在第一栅极图案GPT1上。第二栅极图案GPT2可以包括虚设电极DME'和初始化线VIL。虚设电极DME'可以是图12中所示的虚设电极DME'。虚设电极DME'和初始化线VIL可以定位在同一层上。虚设电极DME'和初始化线VIL可以通过对相同的材料图案化基本上同时形成。
当在平面中观察时，虚设电极DME'可以与第一栅极电极G1'部分地重叠。虚设电极DME'可以提供有开口OP'，开口OP'穿过虚设电极DME'而限定。上面描述的电容器CP-1(见图10)可以由彼此重叠的虚设电极DME'和第一栅极电极G1'形成。
初始化线VIL可以在第二方向DR2上延伸。虚设电极DME'可以定位在初始化线VIL之间。初始化线VIL中的一条可以邻近于第四-第一晶体管T4-1，并且初始化线VIL中的另一条可以邻近于第七-第一晶体管T7-1。
邻近于第七-第一晶体管T7-1的初始化线VIL可以连接到第七-第一晶体管T7-1。初始化线VIL可以经由接触孔CH连接到第七-第一晶体管T7-1的第七漏极区域D7'。初始化线VIL可以定位在第二绝缘层INS2(见图12)上作为图12中所示的虚设电极DME'。根据一些实施例，接触孔CH可以穿过图12中所示的第一绝缘层INS1和第二绝缘层INS2而限定。
参考图14B和图14D，第一电极图案EPT1可以定位在第二栅极图案GPT2(见图14C)上。第一电极图案EPT1可以包括第一连接电极CNE1'、第一-第一连接电极CNE1-1'、第一-第二连接电极CNE1-2'和第一-第三连接电极CNE1-3。
第一连接电极CNE1'可以是图12中所示的第一连接电极CNE1'。第一连接电极CNE1'、第一-第一连接电极CNE1-1'、第一-第二连接电极CNE1-2'和第一-第三连接电极CNE1-3可以定位在同一层上。第一连接电极CNE1'、第一-第一连接电极CNE1-1'、第一-第二连接电极CNE1-2'和第一-第三连接电极CNE1-3可以通过对相同的材料图案化基本上同时形成。
第一连接电极CNE1'可以连接到第六-第一晶体管T6-1。作为示例，第一连接电极CNE1'可以经由第一接触孔CH1'连接到第六漏极区域D6'。
第一接触孔CH1'可以是图12中所示的第一接触孔CH1'。
第一-第一连接电极CNE1-1'可以将邻近于第四-第一晶体管T4-1的初始化线VIL连接到第四-第一晶体管T4-1。作为示例，第一-第一连接电极CNE1-1'可以经由第一-第一接触孔CH1-1'连接到邻近于第四-第一晶体管T4-1的初始化线VIL和第四漏极区域D4'。第一-第一接触孔CH1-1'可以与第一接触孔CH1'通过基本上相同的工艺形成。
第一-第二连接电极CNE1-2'可以将第一-第一晶体管T1-1连接到第三-第一晶体管T3-1。作为示例，第一-第二连接电极CNE1-2'可以经由第一-第二接触孔CH1-2'连接到第一栅极电极G1'和第三漏极区域D3'。第一-第二连接电极CNE1-2'可以经由第一-第二接触孔CH1-2'之中的与开口OP'重叠的第一-第二接触孔CH1-2'连接到第一栅极电极G1'。第一-第二接触孔CH1-2'可以与第一接触孔CH1'通过基本上相同的工艺形成。
参考图14D和图14E，第i发射线ELi的所述多个部分可以通过定位在第一-第一晶体管T1-1上的第一-第三连接电极CNE1-3彼此连接。第一-第三连接电极CNE1-3可以定位在第三绝缘层INS3上。第一-第三连接电极CNE1-3可以经由穿过第一绝缘层INS1至第三绝缘层INS3而限定的第一-第三接触孔CH1-3连接到划分后的第i发射线ELi。第一-第三接触孔CH1-3可以与第一接触孔CH1'通过基本上相同的工艺形成。
参考图14B和图14F，第二电极图案EPT2可以定位在第一电极图案EPT1(见图14D)上。第二电极图案EPT2可以包括第二连接电极CNE2'、虚设数据线DDL和第一电源线PL1。
第二连接电极CNE2'可以是图12中所示的第二连接电极CNE2'。第二连接电极CNE2'、虚设数据线DDL和第一电源线PL1可以定位在同一层上，并且可以通过对相同的材料图案化基本上同时形成。
第二连接电极CNE2'可以连接到第一连接电极CNE1'。作为示例，第二连接电极CNE2'可以经由第二接触孔CH2'连接到第一连接电极CNE1'。第二接触孔CH2'可以是图12中所示的第二接触孔CH2'。根据一些实施例，第二连接电极CNE2'可以连接到图12中所示的第三发光元件LE3的第一电极AE。
虚设数据线DDL可以连接到第二-第一晶体管T2-1。作为示例，虚设数据线DDL可以经由第二-第一接触孔CH2-1'连接到第二-第一晶体管T2-1的第二源极区域S2'。第二-第一接触孔CH2-1'可以与第二接触孔CH2'通过基本上相同的工艺形成。
第一电源线PL1可以连接到第五-第一晶体管T5-1。作为示例，第一电源线PL1可以经由第二-第二接触孔CH2-2'连接到第五-第一晶体管T5-1的第五源极区域S5'。第二-第二接触孔CH2-2'可以与第二接触孔CH2'通过基本上相同的工艺形成。
如上面所描述的，当与图13B中的第一像素电路PC1的晶体管T1至T7相比时，第一-第一晶体管T1-1至第七-第一晶体管T7-1可以布置为在虚设像素电路DPC中沿着第一方向DR1分布得较长。因此，虚设像素电路DPC的在第二方向DR2上的宽度可以小于第一像素电路PC1的在第二方向DR2上的宽度，并且因此，虚设电路区域DCA可以减小。
尽管已经描述了本公开的一些实施例的各方面，但是应当理解的是，本公开不应限于这些实施例，而是在如所要求保护的本公开的精神和范围内，可以由本领域普通技术人员进行各种改变和修改。因此，所公开的主题不应限于本文中所描述的任何单一实施例，并且本发明构思的范围应当根据所附权利要求书和它们的等同物来确定。

Claims (19)

1.一种显示装置，其中，所述显示装置包括：
第一发光元件；
第三发光元件，在第一方向上邻近于所述第一发光元件；
多个第二发光元件，在与所述第一方向交叉的第二方向上分别邻近于所述第一发光元件和所述第三发光元件；
多个第一像素电路，分别在所述第一发光元件和所述第三发光元件下面；
多个第二像素电路，分别在所述多个第二发光元件下面；以及
虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述多个第二发光元件和所述第三发光元件以及所述多个第一像素电路和所述多个第二像素电路，
其中，在所述第二方向上，所述虚设像素电路具有比所述多个第一像素电路中的每一个的宽度小的宽度。
2.根据权利要求1所述的显示装置，其中，所述第一发光元件连接到所述第一发光元件下面的所述第一像素电路，并且所述多个第二发光元件在所述第一发光元件和所述第三发光元件与所述虚设像素电路之间并且分别连接到所述多个第二像素电路。
3.根据权利要求2所述的显示装置，其中，所述显示装置还包括：在所述第二方向上与所述第三发光元件间隔开并且连接到所述第三发光元件下面的第一像素电路的第一发光元件。
4.根据权利要求1所述的显示装置，其中，在从所述第二方向观察时，所述虚设像素电路与所述多个第一像素电路重叠。
5.根据权利要求1所述的显示装置，其中，所述虚设像素电路包括：
第一-第一晶体管，包括连接到电源线的第一电极、连接到所述第三发光元件的第二电极、以及连接到节点的控制电极；以及
第二-第一晶体管，包括连接到虚设数据线的第一电极、连接到所述第一-第一晶体管的所述第一电极的第二电极、以及配置为接收第i写入扫描信号的控制电极，并且
其中，所述第一-第一晶体管的源极区域、沟道区域和漏极区域在所述第一方向上布置。
6.根据权利要求5所述的显示装置，其中，所述第一-第一晶体管与所述虚设像素电路的对应于所述多个第一像素电路之间的边界的部分重叠。
7.根据权利要求5所述的显示装置，其中，所述第一-第一晶体管和所述第二-第一晶体管在所述第一方向上布置。
8.根据权利要求5所述的显示装置，其中，所述虚设像素电路还包括：
第五-第一晶体管，包括连接到所述电源线的第一电极、连接到所述第一-第一晶体管的所述第一电极的第二电极、以及配置为接收第i发射信号的控制电极；以及
第七-第一晶体管，包括连接到所述第三发光元件的第一电极、配置为接收初始化电压的第二电极、以及配置为接收第i+1初始化扫描信号的控制电极。
9.根据权利要求8所述的显示装置，其中，所述虚设像素电路还包括：
第三-第一晶体管，包括连接到所述第一-第一晶体管的所述第二电极的第一电极、连接到所述节点的第二电极、以及配置为接收所述第i写入扫描信号的控制电极；
第四-第一晶体管，包括连接到所述节点的第一电极、配置为接收所述初始化电压的第二电极、以及配置为接收第i初始化扫描信号的控制电极；以及
第六-第一晶体管，包括连接到所述第一-第一晶体管的所述第二电极的第一电极、连接到所述第三发光元件的第二电极、以及配置为接收所述第i发射信号的控制电极。
10.根据权利要求9所述的显示装置，其中，所述第五-第一晶体管和所述第六-第一晶体管邻近于所述第一-第一晶体管，并且所述第四-第一晶体管、所述第三-第一晶体管、所述第五-第一晶体管和所述第六-第一晶体管、以及所述第七-第一晶体管在所述第一方向上布置。
11.根据权利要求10所述的显示装置，其中，所述第四-第一晶体管、所述第三-第一晶体管、所述第五-第一晶体管和所述第六-第一晶体管、以及所述第七-第一晶体管在所述第一-第一晶体管与所述显示区域之间。
12.根据权利要求9所述的显示装置，其中，所述第三-第一晶体管、所述第四-第一晶体管、所述第五-第一晶体管和所述第六-第一晶体管布置在所述虚设像素电路的邻近于所述第一发光元件下面的所述第一像素电路的区域中，并且所述第二-第一晶体管和所述第七-第一晶体管布置在所述虚设像素电路的邻近于所述第三发光元件下面的所述第一像素电路的区域中。
13.根据权利要求8所述的显示装置，其中，形成所述第五-第一晶体管的所述控制电极和第六-第一晶体管的控制电极并被配置为接收所述第i发射信号的第i发射线被划分为多个部分，且所述第一-第一晶体管介于所述多个部分之间。
14.根据权利要求13所述的显示装置，其中，所述第i发射线的所述多个部分通过所述第一-第一晶体管上的连接电极彼此连接。
15.根据权利要求1所述的显示装置，其中，连接到所述第一发光元件的所述第一像素电路包括：
第一晶体管，包括连接到电源线的第一电极、连接到所述第一发光元件的第二电极、以及连接到节点的控制电极；以及
第二晶体管，包括连接到数据线的第一电极、连接到所述第一晶体管的所述第一电极的第二电极、以及配置为接收第i写入扫描信号的控制电极，并且
所述第一晶体管的源极区域、沟道区域和漏极区域在所述第二方向上布置。
16.根据权利要求15所述的显示装置，其中，连接到所述第一发光元件的所述第一像素电路还包括：
第五晶体管，包括连接到所述电源线的第一电极、连接到所述第一晶体管的所述第一电极的第二电极、以及配置为接收第i发射信号的控制电极；以及
第七晶体管，包括连接到所述第一发光元件的第一电极、配置为接收初始化电压的第二电极、以及配置为接收第i初始化扫描信号的控制电极。
17.根据权利要求16所述的显示装置，其中，连接到所述第一发光元件的所述第一像素电路还包括：
第三晶体管，包括连接到所述第一晶体管的所述第二电极的第一电极、连接到所述节点的第二电极、以及配置为接收所述第i写入扫描信号的控制电极；
第四晶体管，包括连接到所述节点的第一电极、配置为接收所述初始化电压的第二电极、以及配置为接收所述第i初始化扫描信号的控制电极；以及
第六晶体管，包括连接到所述第一晶体管的所述第二电极的第一电极、连接到所述第一发光元件的第二电极、以及配置为接收所述第i发射信号的控制电极，所述第二晶体管和所述第六晶体管相对于所述第一晶体管在第一斜线方向上布置，且所述第一晶体管介于所述第二晶体管与所述第六晶体管之间，所述第三晶体管和所述第五晶体管相对于所述第一晶体管在第二斜线方向上布置，且所述第一晶体管介于所述第三晶体管与所述第五晶体管之间，所述第一斜线方向被限定为在由所述第一方向和所述第二方向限定的平面上与所述第一方向和所述第二方向交叉的方向，并且所述第二斜线方向与所述第一斜线方向交叉。
18.根据权利要求17所述的显示装置，其中，所述第四晶体管和所述第七晶体管在所述第二方向上布置，所述第二晶体管和所述第三晶体管在所述第二方向上布置并且在所述第一方向上与所述第四晶体管和所述第七晶体管间隔开，并且所述第五晶体管和所述第六晶体管在所述第二方向上布置并且在所述第一方向上与所述第二晶体管和所述第三晶体管间隔开。
19.一种显示装置，其中，所述显示装置包括：
第一发光元件；
第三发光元件，在第一方向上邻近于所述第一发光元件；
多个第二发光元件，在与所述第一方向交叉的第二方向上分别邻近于所述第一发光元件和所述第三发光元件；
多个第一像素电路，分别在所述第一发光元件和所述第三发光元件下面；
多个第二像素电路，分别在所述多个第二发光元件下面；以及
虚设像素电路，在邻近于显示区域的虚设电路区域中并且连接到所述第三发光元件，在所述显示区域中布置所述第一发光元件、所述多个第二发光元件和所述第三发光元件以及所述多个第一像素电路和所述多个第二像素电路，其中，所述虚设像素电路具有比所述多个第一像素电路的面积的和小的面积。
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