CN117497577A - 可改善击穿特性的沟槽型功率器件及制备方法 - Google Patents
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Abstract
本发明涉及一种沟槽型功率器件及制备方法，尤其是一种可改善击穿特性的沟槽型功率器件及制备方法。按照本发明提供的技术方案，一种可改善击穿特性的沟槽型功率器件，所述沟槽型功率器件包括：半导体基板，呈第一导电类型；有源区，制备于所述半导体基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；在第二导电类型基区内设置第一导电类型载流子存储层，所述第一导电类型载流子存储层与相应元胞沟槽的外侧壁接触。本发明改善功率器件的击穿特性，降低功率器件的导通损耗，提高开关速度，有效降低导通压降。
Description
技术领域
本发明涉及一种沟槽型功率器件及制备方法，尤其是一种可改善击穿特性的沟槽型功率器件及制备方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为新一代的电力电子器件，因其结合了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而发展成为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域，极大地改善了电力电子系统的性能。
从IGBT面世以来的30多年间，如何降低IGBT的开关损耗，改善器件的导通压降和关断损耗的折中关系，一直是人们研究的重点。IGBT从第一代的平面栅穿通型IGBT(PT-IGBT)到第六代的场阻止型沟槽IGBT(FST-IGBT)，研究人员通过不断改进IGBT的正面结构和背面结构，以使得IGBT的性能不断得到提升，然而，对于第六代FST-IGBT，其性能仍然可以进一步改进，在此基础上，第七代沟槽电荷存储型IGBT(CST-IGBT)被发明出来。
相比于FST-IGBT，对CST-IGBT，由于在P型基区下方引入了一层N型电荷存储层，N型电荷存储层的引入提供了空穴势垒，使得器件表面空穴载流子浓度增强，改善了器件漂移区载流子的分布，增强了电导调制效应，减小了器件的正向导通压降，进而优化了器件的导通压降与关断损耗之间的折中关系。然而，载流子存储层的引入会使漂移区中的耗尽层扩展区变小，不能有效的屏蔽栅氧化层附近的高电场，使得器件的击穿特性发生退化。
为了保证IGBT器件的击穿特性不发生退化，沟槽的深度要做的比较深，然而，深的沟槽栅会使器件的栅电容，尤其是密勒电容(Cgc)增大，进而使栅集电荷(Qgc)增大，这将使得器件在开启和关断时的速度变慢，进而增大器件的开关损耗。
另外，在IGBT器件关断过程中，漂移区存储电荷的移除需要一定的时间，这导致IGBT在关断时的拖尾电流严重，大大增加了器件的关断损耗，通过减小漂移区载流子的寿命可以降低关断损耗，但同时会伴随导通压降的增加，虽然新一代IGBT的整体性能已经得到改善，但导通压降仍有进一步下降的可能性，如何优化降低导通压降，改善导通损耗，仍然是需要解决的难题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种可改善击穿特性的沟槽型功率器件及制备方法，其改善功率器件的击穿特性，降低功率器件的导通损耗，提高开关速度，有效降低导通压降。
按照本发明提供的技术方案，一种可改善击穿特性的沟槽型功率器件，所述沟槽型功率器件包括：
半导体基板，呈第一导电类型；
有源区，制备于所述半导体基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
在第二导电类型基区内设置第一导电类型载流子存储层，所述第一导电类型载流子存储层与相应元胞沟槽的外侧壁接触。
对任一元胞沟槽，包括元胞主沟槽以及对称分布于所述元胞主沟槽两侧的元胞辅沟槽单元，其中，
所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
在元胞柱沟槽内填充栅极体，所述栅极体通过覆盖元胞主沟槽内壁的主沟槽氧化层与所在的元胞主沟槽内壁绝缘隔离；
在元胞辅沟槽内填充源极体，所述源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
栅极体与栅极金属电连接，且所有元胞辅沟槽内的源极体均与源极金属电连接；
第一导电类型载流子存储层至少分布于元胞主沟槽与邻近所述元胞主沟槽的元胞辅沟槽之间的第二导电类型基区内。
所述第一导电类型载流子存储层还分布于相邻元胞辅沟槽之间的第二导电类型基区内；
在所述沟槽型功率器件的截面上，在元胞主沟槽的两侧还设置第一导电类型源区以及第二导电类型源区，其中，
对第一导电类型源区以及第二导电类型源区，分布于元胞主沟槽与邻近元胞主沟槽的元胞辅沟槽之间的第二导电类型基区内，第一导电类型源区与元胞主沟槽的外侧壁以及邻近所述元胞主沟槽的元胞辅沟槽的外侧壁接触；
第二导电类型源区位于第一导电类型源区的下方，且源极金属与第一导电类型源区以及第二导电类型源区均欧姆接触。
对相邻元胞辅沟槽之间的第二导电类型基区，将所述第二导电类型基区配置为浮空状态，或者将所述第二导电类型基区与源极金属欧姆接触。
第一导电类型载流子存储层设置于第二导电类型基区后，将所在的第二导电类型基区分隔成第二导电类型第一子基区以及第二导电类型第二子基区，其中，
在所述功率半导体器件的截面上，第二导电类型第一子基区的深度与第二导电类型第二子基区的深度相同，且第一导电类型载流子存储层的深度小于第二导电类型第一子基区以及第二导电类型第二子基区相应的深度。
在元胞主沟槽以及每个元胞辅沟槽的下方均设置第一导电类型埋层，其中，
第一导电类型埋层包覆所对应元胞主沟槽或元胞辅沟槽的槽底。
一种可改善击穿特性的沟槽型功率器件的制备方法，用于制备上述的沟槽型功率器件，所述制备方法包括：
提供具有第一导电类型的半导体基板，并对所述半导体基板的正面进行正面元胞工艺，其中，
对半导体基板的正面进行正面元胞工艺时，在半导体基板的中心区制备有源区，所述有源区包括若干并联成一体的元胞；
有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
在第二导电类型基区内设置第一导电类型载流子存储层，所述第一导电类型载流子存储层与相应元胞沟槽的外侧壁接触。
对半导体基板的正面进行正面元胞工艺时，所述正面元胞工艺包括：
对半导体基板的正面进行沟槽刻蚀，以在半导体基板内制备得到元胞沟槽，其中，对任一元胞沟槽，包括元胞主沟槽以及对称分布于所述元胞主沟槽两侧的元胞辅沟槽单元，所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
对上述的半导体基板进行热氧化工艺，以得到覆盖在元胞主沟槽内壁的主沟槽氧化层以及覆盖在元胞辅沟槽内壁的辅沟槽氧化层；
在上述半导体基板的正面进行电极材料沉积，以得到填充在元胞主沟槽内的栅极体以及填充在元胞辅沟槽内的源极体，其中，栅极体通过覆盖元胞主沟槽内壁的主沟槽氧化层与所在的元胞主沟槽内壁绝缘隔离，源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
在上述半导体基板的正面上方进行杂质离子注入，以制备得到横贯有源区的第二导电类型基区、分布于所述第二导电类型基区内的第一导电类型载流子存储层以及分布于元胞主沟槽两侧的第一导电类型源区；
在上述半导体基板的正面进行金属沉积，以制备得到源极金属以及栅极金属，其中，栅极金属与栅极体电连接，源极金属与所有的源极体电连接，且源极金属还与第一导电类型源区以及至少与第一导电类型源区所在的第二导电类型基区欧姆接触。
在制备得到元胞沟槽后，在半导体基板正面的上方进行第一导电类型杂质离子注入，以制备得到第一导电类型埋层，其中，
第一导电类型埋层与元胞主沟槽以及所有的元胞辅沟槽呈一一对应，且第一导电类型埋层包覆所对应元胞主沟槽或元胞辅沟槽的槽底。
对半导体基板进行正面元胞工艺后，对所述半导体基板的背面进行背面工艺，以在背面工艺后形成背面结构，其中，
基于所形成的背面结构以及有源区，以使得所述沟槽型功率器件为MOSFET型器件或IGBT型器件。
本发明的优点：第一导电类型载流子存储层位于第二导电类型基区内，并将第二导电类型基区分隔形成在第二导电类型第一子基区、第二导电类型第二子基区，功率器件在反向击穿时，第一导电类型载流子存储层被第二导电类型基区隔离，消除了第一导电类型载流子存储层对功率器件击穿特性的影响；同时，第一导电类型载流子存储层的存在，可以使空穴载流子的浓度增大，增强电导调制作用，减小导通压降。
在元胞内包括元胞主沟槽以及若干元胞辅沟槽，元胞辅沟槽内的源极体与源极金属电连接，基于所形成的元胞，可以有效的减小密勒电容Cgc和栅集电荷Qgc，使功率器件的开关速度更快。
同时，可将部分第二导电类型基区配置处于浮空状态，利用处于浮空状态的第二导电类型基区，可有效增强电导调制，降低导通压降。通过在元胞沟槽的底部引入第一导电类型埋层，利用第一导电类型埋层可阻挡第一导电类型漂移区中的空穴载流子，增强电导调制，进一步降低导通压降。
附图说明
图1为本发明沟槽型功率器件的一种实施例示意图。
图2～图8为针对图1中沟槽型功率器件的一种具体实施工艺步骤剖视图，其中，
图2为本发明制备得到元胞主沟槽以及元胞辅沟槽单元的一种实施例剖视图。
图3为本发明制备得到N型埋层的一种实施例剖视图。
图4为本发明制备得到主沟槽氧化层以及辅沟槽氧化层后的一种实施例剖视图。
图5为本发明制备得到栅极体以及源极体后的一种实施例剖视图。
图6为本发明制备得到P型基区、N型载流子存储层以及N+源区后的一种实施例剖视图。
图7为本发明制备得到源极金属后的一种实施例剖视图。
图8为本发明制备得到背面结构的一种实施例剖视图。
图9为本发明沟槽型功率器件的另一种实施例示意图。
附图标记说明：1-集电极金属、2-P+集电区、3-N型缓冲层、4-N型漂移区、5-N型埋层、6-辅沟槽第一氧化层、7-辅沟槽第一源极体、8-元胞第三辅沟槽、9-P型基区、9-1-P型第一子基区、9-2-P型第二子基区、10-N型载流子存储层、11-N+源区、12-P+源区、13-源极金属、14-绝缘介质层、15-主沟槽氧化层、16-栅极体、17-元胞主沟槽、18-元胞第一辅沟槽、19-元胞第二辅沟槽、20-辅沟槽第二氧化层、21-辅沟槽第二源极体、22-辅沟槽第三源极体、23-辅沟槽第三氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
为了能改善功率器件的击穿特性，降低功率器件的导通损耗，对可改善击穿特性的沟槽型功率器件，以第一导电类型为N为例，本发明的一种实施例中，所述沟槽型功率器件包括：
半导体基板，呈N导电类型；
有源区，制备于所述半导体基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内P型基区9的下方；
在P型基区9内设置N型载流子存储层10，所述N型载流子存储层10与相应元胞沟槽的外侧壁接触。
对半导体基板，可采用现有常用的材料，如硅等，半导体基板的材料可根据需要选择；半导体基板的导电类型为N型。本技术领域人员可知，第一导电类型为N型时，则第二导电类型即为P型。
图1、图8和图9中示出了半导体基板的一种实施例，图中，半导体基板包括N型漂移区4以及N型缓冲层3，N型漂移区4支撑在N型缓冲层3上，且N型漂移区4与N型缓冲层3邻接，一般地，N型漂移区4的掺杂浓度低于N型缓冲层3的掺杂浓度，N型漂移区4的深度大于N型缓冲层3的深度；此时，利用N型漂移区4相对应的表面形成半导体基板的正面，利用N型缓冲层3相对应的表面形成半导体基板的背面。N型漂移区4的深度具体是指图中沿N型漂移区4指向N型缓冲层3方向的高度，下述中的深度均是指相同的含义，具体可参考此处的说明，不再一一赘述。
对功率器件，一般包括有源区，利用有源区形成功率器件的功能区，有源区一般位于半导体基板的中心区，在有源区的外圈一般可设置终端保护区，终端保护区、有源区间的具体位置关系以及作用等均与现有相一致。功率器件的有源区内一般包括若干元胞，有源区内的元胞一般并联成一体。本发明的一种实施例中，元胞采用沟槽结构，当元胞采用沟槽形式时，则至少包括元胞沟槽；此外，在有源区内一般也需要设置P型基区9，P型基区9横贯分布整个有源区，在有源区内同时设置P型基区9以及元胞沟槽时，元胞沟槽的槽底位于P型基区9的下方，元胞沟槽的槽口一般与半导体基板的正面对应。
由上述说明可知，为了能提供空穴势垒，一般在有源区内可设置N型载流子存储层10，现有技术中，N型载流子存储层10一般位于P型基区9的下方，也即此处的N型载流子存储层10与背景技术中提到的N型电荷存储层相对应。本发明的一种实施例中，将N型载流子存储层10设置于P型基区9内，N型载流子存储层10与相应元胞沟槽的侧壁接触，此时，N型载流子存储层10依然能够提供空穴势垒。
本发明的一种实施例中，N型载流子存储层10设置于P型基区9后，将所在的P型基区9分隔成P型第一子基区9-1以及P型第二子基区9-2，其中，
在所述功率半导体器件的截面上，P型第一子基区9-1的深度与P型第二子基区9-2的深度相同，且N型载流子存储层10的深度小于P型第一子基区9-1以及P型第二子基区9-2相应的深度。
图1中，P型第一子基区9-1、N型载流子存储层10以及P型第二子基区9-2依次排列，N型载流子存储层10分别与P型第一子基区9-1以及P型第二子基区9-2邻接。
具体实施时，N型载流子存储层10位于P型基区9内时，功率器件在反向击穿时，N型载流子存储层10被P型第一子基区9-1以及P型第二子基区9-2隔离，此时，不会减少耗尽层的扩展，也即可消除N型载流子存储层10对功率器件击穿特性的影响。同时，N型载流子存储层10的存在，可以使空穴载流子的浓度增大，增强电导调制作用，减小导通压降。此外，利用N型载流子存储层10下方的P型第二子基区9-2，可以有效的减小密勒电容和栅集电荷，使功率器件在开启和关断时具有更快的速度。
本发明的一种实施例中，对任一元胞沟槽，包括元胞主沟槽17以及对称分布于所述元胞主沟槽17两侧的元胞辅沟槽单元，其中，
所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
在元胞柱沟槽17内填充栅极体16，所述栅极体16通过覆盖元胞主沟槽17内壁的主沟槽氧化层15与所在的元胞主沟槽17内壁绝缘隔离；
在元胞辅沟槽内填充源极体，所述源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
栅极体16与栅极金属电连接，且所有元胞辅沟槽内的源极体均与源极金属13电连接；
N型载流子存储层10至少分布于元胞主沟槽17与邻近所述元胞主沟槽17的元胞辅沟槽之间的P型基区9内。
为了能进一步减少大幅减小栅集电容Cgc和栅集电荷Qgc，提升开关速度，对任一元胞沟槽，一般可是指元胞主沟槽17以及对称分布于元胞主沟槽17两侧的元胞辅沟槽单元，每个元胞辅沟槽单元至少包括一个元胞辅沟槽，如元胞辅沟槽单元内包括一个元胞辅沟槽时，则在元胞主沟槽17的两侧各存在一个元胞辅沟槽，此时，元胞沟槽共包括三个沟槽，当元胞辅沟槽单元内包括其他数量的元胞辅沟槽时，可参考此处说明。
下面结合图1、图8和图9对元胞沟槽、以及N型载流子存储层10的分布情况进行具体说明。图1和图8中，在元胞辅沟槽单元内设置两个元胞辅沟槽，此时，在元胞主沟槽17的两侧均分布有两个元胞沟槽，图中，两个元胞辅沟槽包括元胞第一辅沟槽18以及元胞第二辅沟槽19，元胞第一辅沟槽18邻近元胞主沟槽17，元胞第二辅沟槽19位于元胞第一辅沟槽18的外侧；图9中，在元胞辅沟槽内设置三个元胞辅沟槽，此时，与图1以及图8相比，还包括元胞第三辅沟槽8，元胞第三辅沟槽8位于元胞第二辅沟槽19的外侧，元胞辅沟槽单元内元胞辅沟槽的数量为其他数量时，可参考图示以及上述说明。
一般地，元胞主沟槽17、元胞辅沟槽均呈长条形，元胞主沟槽17的长度方向与元胞辅沟槽的长度相互平行。为了形成元胞，在元胞主沟槽17内设置栅极体16，栅极体16可为导电多晶硅或金属栅，栅极体16所采用的材料可根据需要选择，以能满足实际的应用需求为准。栅极体16在元胞主沟槽17内通过主沟槽氧化层15与所在元胞主沟槽17的内壁绝缘隔离，主沟槽氧化层15一般为二氧化硅层。栅极体16一般与栅极金属的电连接，利用栅极金属与栅极体16间的电连接，即可形成功率器件的栅电极，此时，对应形成的功率器件一般为MOSFET型器件；当然，功率器件为IGBT型器件时，可形成功率器件的门电极。
本发明的一种实施例中，在元胞辅沟槽内均填充源极体，源极体通过辅沟槽氧化层与所在的元胞辅沟槽的内壁绝缘隔离，源极体、辅沟槽氧化层的情况可参考栅极体16、主沟槽氧化层15的说明，此处不再赘述。与上述元胞主沟槽17不同的时，源极体与源极金属13电连接，此时，本技术领域人员可知，利用所述元胞，也可以进一步有效的减小密勒电容Cgc和栅集电荷Qgc，使功率器件的开关速度更快。
本发明的一种实施例中，所述N型载流子存储层10还分布于相邻元胞辅沟槽之间的P型基区9内；
在所述沟槽型功率器件的截面上，在元胞主沟槽17的两侧还设置N+源区11以及P+源区12，其中，
对N+源区11以及P+源区12，分布于元胞主沟槽17与邻近元胞主沟槽17的元胞辅沟槽之间的P型基区9内，N+源区11与元胞主沟槽17的外侧壁以及邻近所述元胞主沟槽17的元胞辅沟槽的外侧壁接触；
P+源区12位于N+源区11的下方，且源极金属13与N+源区11以及P+源区12均欧姆接触。
对上述的元胞，N型载流子存储层10可至少分布于元胞主沟槽17与邻近元胞主沟槽17的元胞辅沟槽之间的P型基区9内，由上述说明可知，N型载流子存储层10可至少分布于元胞主沟槽17与元胞第一辅沟槽18之间的P型基区9内。图1、图8和图9中示出了在每个P型基区9内均设置N型载流子存储层10的一种实施例，N型载流子存储层10的分布位置可根据需要选择。
为了能形成导电沟道，在还需要设置N+源区11，图1、图8和图9中，N+源区11分布于元胞主沟槽17的外侧，也即N+源区11位于元胞主沟槽17与元胞第一辅沟槽18之间的P型基区9内，N+源区11需与元胞主沟槽17邻近元胞第一辅沟槽18的外壁，以及元胞第一辅沟槽18邻近元胞主沟槽17的侧壁接触。
此外，在设置N+源区11的P型基区9内还可设置P+源区12，P+源区12的掺杂浓度一般大于所在P型基区9的掺杂浓度，P+源区12位于N+源区11的下方，且N+源区11接触。源极金属13通过N+源区11以及P+源区12欧姆接触，此时，基于源极金属13可配置形成MOSFET型器件的源电极，或者形成IGBT型器件的发射极。
本发明的一种实施例中，对相邻元胞辅沟槽之间的P型基区9，将所述P型基区9配置为浮空状态，或者将所述P型基区9与源极金属13欧姆接触。
图1、图8和图9中，将元胞第一辅沟槽18与元胞第二辅沟槽19之间的P型基区10配置为浮空状态，所述浮空状态，即为在P型基区9上方不存在接触孔，源极金属13不与所述P型基区10欧姆接触，此时，利用处于浮空状态的P型基区9，可有效增强电导调制，降低功率器件的导通压降。此外，P型基区9与源极金属13欧姆接触时，可为上述源极金属13通过P+源区12接触的形式，或者源极金属13通过接触孔与P型基区13直接欧姆接触的形式，具体可根据实际需要选择接触的形式，图1、图8和图9中均示出了在P型基区9内设置P+源区12，源极金属13通过与P+源区12接触，进而实现与P型基区9欧姆接触的实施例。
本发明的一种实施例中，在元胞主沟槽17以及每个元胞辅沟槽的下方均设置N型埋层5，其中，
N型埋层5包覆所对应元胞主沟槽17或元胞辅沟槽的槽底。
具体地，N型埋层5位于N型漂移区4内，N型埋层5与元胞主沟槽17以及元胞辅沟槽均一一对应，也即在元胞主沟槽17的槽底以及每个元胞辅沟槽的槽底下方均设置一N型埋层5，N型埋层5的掺杂浓度大于N型漂移区4的掺杂浓度，利用N型埋层5可阻挡部分N型漂移区5中的空穴载流子，进一步增强电导调制，降低导通压降。
对上述的沟槽型功率器件，可通过下述的工艺步骤制备得到，具体地，所述制备方法包括：
提供具有N导电类型的半导体基板，并对所述半导体基板的正面进行正面元胞工艺，其中，
对半导体基板的正面进行正面元胞工艺时，在半导体基板的中心区制备有源区，所述有源区包括若干并联成一体的元胞；
有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内P型基区9的下方；
在P型基区9内设置N型载流子存储层10，所述N型载流子存储层10与相应元胞沟槽的外侧壁接触。
对半导体基板，以及制备得到有源区的情况可参考上述说明，下面结合图2～图8对本发明的正面元胞工艺的具体工艺步骤进行说明。
本发明的一种实施例中，对半导体基板的正面进行正面元胞工艺时，所述正面元胞工艺包括：
对半导体基板的正面进行沟槽刻蚀，以在半导体基板内制备得到元胞沟槽，其中，对任一元胞沟槽，包括元胞主沟槽17以及对称分布于所述元胞主沟槽两侧的元胞辅沟槽单元，所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
对上述的半导体基板进行热氧化工艺，以得到覆盖在元胞主沟槽17内壁的主沟槽氧化层15以及覆盖在元胞辅沟槽内壁的辅沟槽氧化层；
在上述半导体基板的正面进行电极材料沉积，以得到填充在元胞主沟槽17内的栅极体16以及填充在元胞辅沟槽内的源极体，其中，栅极体16通过覆盖元胞主沟槽17内壁的主沟槽氧化层15与所在的元胞主沟槽17内壁绝缘隔离，源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
在上述半导体基板的正面上方进行杂质离子注入，以制备得到横贯有源区的P型基区9、分布于所述P型基区9内的N型载流子存储层10以及分布于元胞主沟槽17两侧的N+源区11；
在上述半导体基板的正面进行金属沉积，以制备得到源极金属13以及栅极金属，其中，栅极金属与栅极体16电连接，源极金属13与所有的源极体电连接，且源极金属13还与N+源区11以及至少与N+源区11所在的P型基区9欧姆接触。
图2中的半导体基板包括N型漂移区4，在N型漂移区4的表面进行沟槽刻蚀，以刻蚀得到元胞沟槽，元胞沟槽的情况可参考上述说明。图2中，元胞包括元胞主沟槽17、分布于元胞主沟槽17两侧的元胞第一辅沟槽18以及分布于元胞主沟槽17两侧的元胞第二辅沟槽19，一般地，元胞主沟槽17与元胞辅沟槽采用同一沟槽刻蚀工艺得到，元胞主沟槽17的深度以及元胞辅沟槽的槽深相一致。
图3中，在制备得到元胞沟槽后，在半导体基板正面的上方进行N型杂质离子注入，以制备得到N型埋层5，其中，
N型埋层5与元胞主沟槽17以及所有的元胞辅沟槽呈一一对应，且N型埋层5包覆所对应元胞主沟槽17或元胞辅沟槽的槽底。
具体地，N型埋层5与元胞主沟槽17、元胞辅沟槽间的对应情况，可参考上述说明，N型埋层5可采用现有的工艺制备形成，具体以能制备得到所需的N型埋层5为准。
图4中，采用本技术领域常用的氧化工艺，以制备得到覆盖元胞主沟槽17内壁的主沟槽氧化层15，主沟槽氧化层15覆盖元胞主沟槽17的侧壁以及底壁。同时，在元胞辅沟槽内同时制备得到辅沟槽氧化层，图中，在元胞第一辅沟槽18的内壁形成辅沟槽第一氧化层6，在元胞第二辅沟槽19的内壁形成辅沟槽第二氧化层21。
图5中，进行电极材料沉积，即可制备得到栅极体16以及源极体，电极材料可为导电多晶硅或金属，电极材料的形式可根据需要选择。图中，在元胞第一辅沟槽18内形成的源极体为辅沟槽第一源极体7；在元胞第二辅沟槽19内形成的源极体为辅沟槽第二源极体20，栅极体16、辅沟槽第一源极体7以及辅沟槽第二源极体20的情况可参考上述说明。
在制备得到栅极体16以及源极体后，在N型漂移区4的正面上方进行杂质离子注入，以制备P型基区9、分布于所述P型基区9内的N型载流子存储层10以及分布于元胞主沟槽17两侧的N+源区11；此外，还可以在相应的P型基区9内制备P+源区12，如图6所示。具体工艺时，可先进行P型杂质离子注入，以制备得到P型基区9，然后通过配置离子注入工艺制备形成N型载流子存储层10，N型载流子存储层10分布于P型基区9内，N型载流子存储层10在P型基区9内的分布情况等可参考上述说明。
在制备得到N型载流子存储层10后，可再次进行P型杂质离子注入，以制备得到P+源区12，此后，进行N型杂质离子注入，以形成N+源区11。当然，具体实施时，具体离子注入的顺序、离子注入的条件以及过程均可根据需要选择，以能制备形成所需的P型基区9、N型载流子存储层10、N+源区11以及P+源区12为准。
在制备得到N+源区12后，在N型漂移区4的正面进行绝缘介质层沉积，以制备得到绝缘介质层14，绝缘介质层14可采用现有常用的绝缘介质材料，绝缘介质层14覆盖在N型漂移区4的正面，并能对元胞沟槽的槽口遮挡。
为了能满足源极金属13的电连接，需要对绝缘介质层14进行接触孔刻蚀，以得到源极接触孔，源极接触孔的分布位置以及深度等均可根据需要选择，以能满足源极金属13的电连接需求为准。
在制备得到源极接触孔后，进行金属沉积，金属覆盖在绝缘介质层14，金属一般包括源极金属13以及栅极金属，如图7所示，图中，栅极金属未示出，栅极金属与栅极体16间的连接以及分布情况可与现有相一致。源极金属13覆盖在绝缘介质层14上，并填充在源极接触孔内，利用填充在源极接触孔内的源极金属13，可实现源极金属13与有的源极体电连接，且源极金属13还与N+源区11以及至少与N+源区11所在的P型基区9欧姆接触，具体电连接、欧姆接触的情况可参考上述说明。
图2～图7示出了图1中实施例中功率器件正面元胞工艺的一种实施例，当功率器件采用图9中的实施例时，两者的区别为，在制备元胞沟槽时，会在元胞第二辅沟槽19外侧同时形成元胞第三辅沟槽8，此后，在元胞第三辅沟槽8的槽底设置N型埋层5，在元胞第三辅沟槽8内设置辅沟槽第三氧化层23与辅沟槽第三源极体22，具体工艺过程可参考上述说明，此处不再一一列举说明。
对半导体基板进行正面元胞工艺后，对所述半导体基板的背面进行背面工艺，以在背面工艺后形成背面结构，其中，
基于所形成的背面结构以及有源区，以使得所述沟槽型功率器件为MOSFET型器件或IGBT型器件。
对MOSFET型器件、IGBT器件而言，两者可采用相同的有源区，但两者的背面结构不同。图1、图8和图9中示出了功率器件为IGBT型器件时的背面结构的一种实施例，图中，背面结构包括N型缓冲层3、设置于所述N型缓冲层3上的P+集电区2以及设置于P+集电区2上的集电极金属1，集电极金属1与P+集电区2欧姆接触，基于集电极金属1可形成IGBT型器件的集电极。
对MOSFET型器件，可直接省去P+集电区2，此时，图1、图8和图9中的集电极金属1与N型缓冲层3欧姆接触。当然，背面结构还可以采用其他的形式，具体可根据需要选择，以能满足实际的应用需求为准。
综上，N型载流子存储层10位于P型基区9内，并将P型基区9分隔形成在P型第一子基区9-1、P型第二子基区9-2，功率器件在反向击穿时，N型载流子存储层10被P型基区9隔离，消除了N型载流子存储层10对功率器件击穿特性的影响；N型载流子存储层10下方的P型第二子基区9-2可以有效的减小密勒电容和栅集电荷，使功率器件在开启和关断时速度更快。
在元胞内包括元胞主沟槽17以及若干元胞辅沟槽，元胞辅沟槽内的源极体与源极金属13电连接，基于所形成的元胞，可以有效的减小密勒电容Cgc和栅集电荷Qgc，使功率器件的开关速度更快。
同时，可将部分P型基区9配置处于浮空状态，利用处于浮空状态的P型基区9，可有效增强电导调制，降低导通压降。通过在元胞沟槽的底部引入N型埋层5，利用N型埋层5可阻挡N型漂移区4中的空穴载流子，增强电导调制，进一步降低导通压降。
Claims (10)
1.一种可改善击穿特性的沟槽型功率器件，其特征是，所述沟槽型功率器件包括：
半导体基板，呈第一导电类型；
有源区，制备于所述半导体基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
在第二导电类型基区内设置第一导电类型载流子存储层，所述第一导电类型载流子存储层与相应元胞沟槽的外侧壁接触。
2.根据权利要求1所述的可改善击穿特性的沟槽型功率器件，其特征是：对任一元胞沟槽，包括元胞主沟槽以及对称分布于所述元胞主沟槽两侧的元胞辅沟槽单元，其中，
所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
在元胞柱沟槽内填充栅极体，所述栅极体通过覆盖元胞主沟槽内壁的主沟槽氧化层与所在的元胞主沟槽内壁绝缘隔离；
在元胞辅沟槽内填充源极体，所述源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
栅极体与栅极金属电连接，且所有元胞辅沟槽内的源极体均与源极金属电连接；
第一导电类型载流子存储层至少分布于元胞主沟槽与邻近所述元胞主沟槽的元胞辅沟槽之间的第二导电类型基区内。
3.根据权利要求2所述的可改善击穿特性的沟槽型功率器件，其特征是：所述第一导电类型载流子存储层还分布于相邻元胞辅沟槽之间的第二导电类型基区内；
在所述沟槽型功率器件的截面上，在元胞主沟槽的两侧还设置第一导电类型源区以及第二导电类型源区，其中，
对第一导电类型源区以及第二导电类型源区，分布于元胞主沟槽与邻近元胞主沟槽的元胞辅沟槽之间的第二导电类型基区内，第一导电类型源区与元胞主沟槽的外侧壁以及邻近所述元胞主沟槽的元胞辅沟槽的外侧壁接触；
第二导电类型源区位于第一导电类型源区的下方，且源极金属与第一导电类型源区以及第二导电类型源区均欧姆接触。
4.根据权利要求2所述的可改善击穿特性的沟槽型功率器件，其特征是：对相邻元胞辅沟槽之间的第二导电类型基区，将所述第二导电类型基区配置为浮空状态，或者将所述第二导电类型基区与源极金属欧姆接触。
5.根据权利要求3所述的可改善击穿特性的沟槽型功率器件，其特征是：第一导电类型载流子存储层设置于第二导电类型基区后，将所在的第二导电类型基区分隔成第二导电类型第一子基区以及第二导电类型第二子基区，其中，
在所述功率半导体器件的截面上，第二导电类型第一子基区的深度与第二导电类型第二子基区的深度相同，且第一导电类型载流子存储层的深度小于第二导电类型第一子基区以及第二导电类型第二子基区相应的深度。
6.根据权利要求2至4任一项所述的可改善击穿特性的沟槽型功率器件，其特征是：在元胞主沟槽以及每个元胞辅沟槽的下方均设置第一导电类型埋层，其中，
第一导电类型埋层包覆所对应元胞主沟槽或元胞辅沟槽的槽底。
7.一种可改善击穿特性的沟槽型功率器件的制备方法，其特征是，用于制备上述权利要求1～权利要求6中任一项的沟槽型功率器件，所述制备方法包括：
提供具有第一导电类型的半导体基板，并对所述半导体基板的正面进行正面元胞工艺，其中，
对半导体基板的正面进行正面元胞工艺时，在半导体基板的中心区制备有源区，所述有源区包括若干并联成一体的元胞；
有源区内的元胞采用沟槽结构，所述元胞沟槽的槽底位于横贯有源区内第二导电类型基区的下方；
在第二导电类型基区内设置第一导电类型载流子存储层，所述第一导电类型载流子存储层与相应元胞沟槽的外侧壁接触。
8.根据权利要求7所述的可改善击穿特性的沟槽型功率器件的制备方法，其特征是，对半导体基板的正面进行正面元胞工艺时，所述正面元胞工艺包括：
对半导体基板的正面进行沟槽刻蚀，以在半导体基板内制备得到元胞沟槽，其中，对任一元胞沟槽，包括元胞主沟槽以及对称分布于所述元胞主沟槽两侧的元胞辅沟槽单元，所述元胞辅沟槽单元至少包括一个元胞辅沟槽；
对上述的半导体基板进行热氧化工艺，以得到覆盖在元胞主沟槽内壁的主沟槽氧化层以及覆盖在元胞辅沟槽内壁的辅沟槽氧化层；
在上述半导体基板的正面进行电极材料沉积，以得到填充在元胞主沟槽内的栅极体以及填充在元胞辅沟槽内的源极体，其中，栅极体通过覆盖元胞主沟槽内壁的主沟槽氧化层与所在的元胞主沟槽内壁绝缘隔离，源极体通过覆盖元胞辅沟槽内壁的辅沟槽氧化层与所在的元胞辅沟槽内壁绝缘隔离；
在上述半导体基板的正面上方进行杂质离子注入，以制备得到横贯有源区的第二导电类型基区、分布于所述第二导电类型基区内的第一导电类型载流子存储层以及分布于元胞主沟槽两侧的第一导电类型源区；
在上述半导体基板的正面进行金属沉积，以制备得到源极金属以及栅极金属，其中，栅极金属与栅极体电连接，源极金属与所有的源极体电连接，且源极金属还与第一导电类型源区以及至少与第一导电类型源区所在的第二导电类型基区欧姆接触。
9.根据权利要求8所述的可改善击穿特性的沟槽型功率器件的制备方法，其特征是，在制备得到元胞沟槽后，在半导体基板正面的上方进行第一导电类型杂质离子注入，以制备得到第一导电类型埋层，其中，
第一导电类型埋层与元胞主沟槽以及所有的元胞辅沟槽呈一一对应，且第一导电类型埋层包覆所对应元胞主沟槽或元胞辅沟槽的槽底。
10.根据权利要求8所述的可改善击穿特性的沟槽型功率器件的制备方法，其特征是，对半导体基板进行正面元胞工艺后，对所述半导体基板的背面进行背面工艺，以在背面工艺后形成背面结构，其中，
基于所形成的背面结构以及有源区，以使得所述沟槽型功率器件为MOSFET型器件或IGBT型器件。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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